JP2818611B2 - 半導体リレー回路 - Google Patents
半導体リレー回路Info
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- JP2818611B2 JP2818611B2 JP2055822A JP5582290A JP2818611B2 JP 2818611 B2 JP2818611 B2 JP 2818611B2 JP 2055822 A JP2055822 A JP 2055822A JP 5582290 A JP5582290 A JP 5582290A JP 2818611 B2 JP2818611 B2 JP 2818611B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、光結合によるアイソレーションを用いた半
導体リレー回路に関するものである。
導体リレー回路に関するものである。
［従来の技術］ 第４図は従来の半導体リレー回路（特開昭63−153916
号公報参照）の回路図である。以下、その回路構成につ
いて説明する。リレー入力端子I1,I2の間には発光ダイ
オード１が接続されている。発光ダイオード１には光起
電力ダイオードアレイ２が光学的に結合されている。光
起電力ダイオードアレイ２の正極は、抵抗３を介してNM
OSタイブのエンハンスメントモードの出力用FET4のゲー
トに接続されている。また、光起電力ダイオードアレイ
２の負極は、出力用FET4のソースに接続されている。出
力用FET4のゲート及びソースには、デプレッションモー
ドの制御用FET5のソース及びドレインがそれぞれ接続さ
れている。この制御用FET5のゲートは、光起電力ダイオ
ードアレイ２の正極に接続されている。リレー出力端子
O1,O2には、出力用FET4のドレイン及びソースがそれぞ
れ接続されている。なお、抵抗３にはツェナダイオード
８が図示された極性で並列接続されている。
号公報参照）の回路図である。以下、その回路構成につ
いて説明する。リレー入力端子I1,I2の間には発光ダイ
オード１が接続されている。発光ダイオード１には光起
電力ダイオードアレイ２が光学的に結合されている。光
起電力ダイオードアレイ２の正極は、抵抗３を介してNM
OSタイブのエンハンスメントモードの出力用FET4のゲー
トに接続されている。また、光起電力ダイオードアレイ
２の負極は、出力用FET4のソースに接続されている。出
力用FET4のゲート及びソースには、デプレッションモー
ドの制御用FET5のソース及びドレインがそれぞれ接続さ
れている。この制御用FET5のゲートは、光起電力ダイオ
ードアレイ２の正極に接続されている。リレー出力端子
O1,O2には、出力用FET4のドレイン及びソースがそれぞ
れ接続されている。なお、抵抗３にはツェナダイオード
８が図示された極性で並列接続されている。
リレー入力端子I1,I2間には、外部回路として信号源
Ｓが抵抗Ｒを介して接続されている。リレー出力端子
O1,O2間には、外部回路として負荷Ｚと直流電源Ｅの直
列回路が図示された極性で接続されている。今、信号源
Ｓから抵抗Ｒを介して発光ダイオード１に入力電流が流
れると、発光ダイオード１が光信号を発生する。この光
信号を受けて光起電力ダイオードアレイ２が電流を発生
する。この電流は常時は低インピーダンス状態にある制
御用FET5のソース・ドレイン間を介して抵抗３に流れ
る。抵抗３で発生する電圧が、制御用FET5のスレショル
ド電圧を越えると、制御用FET5が高インピーダンス状態
となる。これによって、光起電力ダイオードアレイ２か
らの電流は、出力用FET4のゲート・ソース間を充電し、
その充電電圧が出力用FET4のスレショルド電圧を越える
と、出力用FET4がオン状態となり、リレー出力端子O1,O
2間が導通する。これによって、負荷Ｚには直流電源Ｅ
から負荷電流が流れる。この後は、制御用FET5のソース
・ドレイン間を介して僅かな電流が抵抗３に流れ、抵抗
３に生じるバイアス電圧によって制御用FET5が高インピ
ーダンス状態に保持されるようになっている。
Ｓが抵抗Ｒを介して接続されている。リレー出力端子
O1,O2間には、外部回路として負荷Ｚと直流電源Ｅの直
列回路が図示された極性で接続されている。今、信号源
Ｓから抵抗Ｒを介して発光ダイオード１に入力電流が流
れると、発光ダイオード１が光信号を発生する。この光
信号を受けて光起電力ダイオードアレイ２が電流を発生
する。この電流は常時は低インピーダンス状態にある制
御用FET5のソース・ドレイン間を介して抵抗３に流れ
る。抵抗３で発生する電圧が、制御用FET5のスレショル
ド電圧を越えると、制御用FET5が高インピーダンス状態
となる。これによって、光起電力ダイオードアレイ２か
らの電流は、出力用FET4のゲート・ソース間を充電し、
その充電電圧が出力用FET4のスレショルド電圧を越える
と、出力用FET4がオン状態となり、リレー出力端子O1,O
2間が導通する。これによって、負荷Ｚには直流電源Ｅ
から負荷電流が流れる。この後は、制御用FET5のソース
・ドレイン間を介して僅かな電流が抵抗３に流れ、抵抗
３に生じるバイアス電圧によって制御用FET5が高インピ
ーダンス状態に保持されるようになっている。
リレー入力端子I1,I2間の入力電流が遮断されて、発
光ダイオード１からの光信号がなくなると、光起電力ダ
イオードアレイ２からの出力電流がなくなる。このた
め、制御用FET5のゲート・ソース間電圧が下がり、制御
用FET5が低インピーダンス状態となって、出力用FET4の
ゲート・ソース間容量に蓄積されていた電荷が制御用FE
T5を通って急速に放電される。これによって、出力用FE
T4はオフ状態となり、リレー出力端子O1,O2間が遮断さ
れる。
光ダイオード１からの光信号がなくなると、光起電力ダ
イオードアレイ２からの出力電流がなくなる。このた
め、制御用FET5のゲート・ソース間電圧が下がり、制御
用FET5が低インピーダンス状態となって、出力用FET4の
ゲート・ソース間容量に蓄積されていた電荷が制御用FE
T5を通って急速に放電される。これによって、出力用FE
T4はオフ状態となり、リレー出力端子O1,O2間が遮断さ
れる。
この回路では、出力用FET4がオンされている定常状態
においては、制御用FET5を介して流れる電流が小さくて
も、抵抗３の値を上げれば、制御用FET5をオフ状態に保
持するのに充分なバイアス電圧を得ることができる。し
かしながら、抵抗３の値を上げると、出力用FET4をオン
させる過渡期において、ゲート・ソース間容量を充電す
るCR回路の時定数が大きくなるので、リレーのターンオ
ン時間が長くなる。そこで、この出力用FET4のゲート・
ソース間電圧が上昇するまでの過渡期においては、ツェ
ナイダイオード８が導通するようにして、リレーのター
ンオン時間を短縮している。
においては、制御用FET5を介して流れる電流が小さくて
も、抵抗３の値を上げれば、制御用FET5をオフ状態に保
持するのに充分なバイアス電圧を得ることができる。し
かしながら、抵抗３の値を上げると、出力用FET4をオン
させる過渡期において、ゲート・ソース間容量を充電す
るCR回路の時定数が大きくなるので、リレーのターンオ
ン時間が長くなる。そこで、この出力用FET4のゲート・
ソース間電圧が上昇するまでの過渡期においては、ツェ
ナイダイオード８が導通するようにして、リレーのター
ンオン時間を短縮している。
一方、出力用FETのゲートを光入力によって制御され
る半導体素子を介して出力用FETのドレインに接続する
ことにより、スイッチング時間の短縮を図った従来技術
として、実開昭64−33228号公報と米国特許第4,390,790
号公報が存在する。
る半導体素子を介して出力用FETのドレインに接続する
ことにより、スイッチング時間の短縮を図った従来技術
として、実開昭64−33228号公報と米国特許第4,390,790
号公報が存在する。
まず、実開昭64−33228号公報においては、光入力に
応じてMOSトランジスタのゲート容量の充電を行う光入
力駆動トランジスタにおいて、光入力によって導通する
高速フォトトランジスタと、この高速フォトトランジス
タの導通により被制御部から上記MOSトランジスタのゲ
ートへ電流を供給する回路とを設けることが提案されて
いるが、フォトトランジスタに逆流阻止用の整流素子を
直列的に接続する構成については開示されていない。
応じてMOSトランジスタのゲート容量の充電を行う光入
力駆動トランジスタにおいて、光入力によって導通する
高速フォトトランジスタと、この高速フォトトランジス
タの導通により被制御部から上記MOSトランジスタのゲ
ートへ電流を供給する回路とを設けることが提案されて
いるが、フォトトランジスタに逆流阻止用の整流素子を
直列的に接続する構成については開示されていない。
また、米国特許第4,390,790号公報には、出力用MOSFE
Tのドレイン・ゲート間に、光入力により制御されるバ
イアス用MOSFETのドレイン・ソース間を接続する回路構
成が開示されているが、バイアス用MOSFETに逆流阻止用
の整流素子を直列的に接続する構成については開示され
ていない。
Tのドレイン・ゲート間に、光入力により制御されるバ
イアス用MOSFETのドレイン・ソース間を接続する回路構
成が開示されているが、バイアス用MOSFETに逆流阻止用
の整流素子を直列的に接続する構成については開示され
ていない。
［発明が解決しようとする課題］ 第４図に示す従来技術にあっては、出力用FET4のゲー
ト・ソース間電圧の上昇に利用される電流は、光起電力
ダイオードアレイ２からのみ供給されている。したがっ
て、入力電流の大きさが一定ならば、リレーのターンオ
ン時間は光起電力ダイオードアレイ２の能力により決定
され、それ以上速くすることはできない。
ト・ソース間電圧の上昇に利用される電流は、光起電力
ダイオードアレイ２からのみ供給されている。したがっ
て、入力電流の大きさが一定ならば、リレーのターンオ
ン時間は光起電力ダイオードアレイ２の能力により決定
され、それ以上速くすることはできない。
そこで、実開昭64−33228号公報又は米国特許第4,39
0,790号公報に開示されているように、光入力により制
御されるフォトトランジスタやMOSFETを出力用FETのド
レイン・ゲート間に接続し、出力用FETのゲート・ソー
ス間電圧の上昇を加速することが考えられる。しかしな
がら、上記２つの公報に開示された技術は実施困難であ
る。なぜなら、光入力によりベース領域に電荷を注入さ
れたフォトトランジスタは、逆方向電流を阻止すること
ができない。また、MOSFETはドレイン・ソース間に逆並
列のPN接合ダイオードが寄生しているので、逆方向電流
を阻止できない。したがって、これらの半導体素子を出
力用FETのドレイン・ゲート間に接続した場合には、出
力用FETのゲートからドレインに電流を逃がす経路が存
在することになるので、出力用FETが完全にオンとなっ
て、ドレイン・ソース間電圧が実質的にゼロになったと
きには、光起電力ダイオードアレイからの電流が出力用
FETのドレイン・ソース間に流れようとする。このた
め、高速化の効果を発揮できるのは、出力用FETのオン
抵抗がかなり大きく、安全なオン状態でも、そのドレイ
ン電圧がゲート電圧よりも高い値（通常5V程度以上）と
なる極めて稀な場合のみであり、実質的にその動作範囲
が限られるという問題がある。
0,790号公報に開示されているように、光入力により制
御されるフォトトランジスタやMOSFETを出力用FETのド
レイン・ゲート間に接続し、出力用FETのゲート・ソー
ス間電圧の上昇を加速することが考えられる。しかしな
がら、上記２つの公報に開示された技術は実施困難であ
る。なぜなら、光入力によりベース領域に電荷を注入さ
れたフォトトランジスタは、逆方向電流を阻止すること
ができない。また、MOSFETはドレイン・ソース間に逆並
列のPN接合ダイオードが寄生しているので、逆方向電流
を阻止できない。したがって、これらの半導体素子を出
力用FETのドレイン・ゲート間に接続した場合には、出
力用FETのゲートからドレインに電流を逃がす経路が存
在することになるので、出力用FETが完全にオンとなっ
て、ドレイン・ソース間電圧が実質的にゼロになったと
きには、光起電力ダイオードアレイからの電流が出力用
FETのドレイン・ソース間に流れようとする。このた
め、高速化の効果を発揮できるのは、出力用FETのオン
抵抗がかなり大きく、安全なオン状態でも、そのドレイ
ン電圧がゲート電圧よりも高い値（通常5V程度以上）と
なる極めて稀な場合のみであり、実質的にその動作範囲
が限られるという問題がある。
本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、出力用FETのゲート・ソース
間電圧の上昇に要する時間を短縮して半導体リレー回路
の高速化を実現することにある。
その目的とするところは、出力用FETのゲート・ソース
間電圧の上昇に要する時間を短縮して半導体リレー回路
の高速化を実現することにある。
［課題を解決するための手段］ 本発明にあっては、上記の課題を解決するために、第
１図に示すように、入力信号に応答して光信号を発生す
る発光ダイオード１と、発光ダイオード１の光信号を受
光するように配置された光起電力ダイオードアレイ２
と、光起電力ダイオードアレイ２と直列に接続された抵
抗３と、光起電力ダイオードアレイ２の光起電力を前記
抵抗３を介してゲート・ソース間に印加されてドレイン
・ソース間の導通状態と非導通状態とが切替わる出力用
FET4と、該FET4とゲート・ソース間に蓄積電荷の放電経
路を形成する制御回路10とを備える半導体リレー回路に
おいて、光起電力ダイオードアレイ２による光起電力の
発生時に前記抵抗３の両端に生じる電圧により低インピ
ーダンス状態にバイアスされて、前記出力用FET4のゲー
ト・ソース間蓄積電荷の充電経路を形成するトランジス
タ16のような半導体素子を、前記出力用FET4のドレイン
・ゲート間に逆流阻止用の整流素子７を介して接続した
ことを特徴とするものである。なお、第２図に示すよう
に、限流用の抵抗９を逆流阻止用の整流素子７と直列的
に接続することが好ましい。
１図に示すように、入力信号に応答して光信号を発生す
る発光ダイオード１と、発光ダイオード１の光信号を受
光するように配置された光起電力ダイオードアレイ２
と、光起電力ダイオードアレイ２と直列に接続された抵
抗３と、光起電力ダイオードアレイ２の光起電力を前記
抵抗３を介してゲート・ソース間に印加されてドレイン
・ソース間の導通状態と非導通状態とが切替わる出力用
FET4と、該FET4とゲート・ソース間に蓄積電荷の放電経
路を形成する制御回路10とを備える半導体リレー回路に
おいて、光起電力ダイオードアレイ２による光起電力の
発生時に前記抵抗３の両端に生じる電圧により低インピ
ーダンス状態にバイアスされて、前記出力用FET4のゲー
ト・ソース間蓄積電荷の充電経路を形成するトランジス
タ16のような半導体素子を、前記出力用FET4のドレイン
・ゲート間に逆流阻止用の整流素子７を介して接続した
ことを特徴とするものである。なお、第２図に示すよう
に、限流用の抵抗９を逆流阻止用の整流素子７と直列的
に接続することが好ましい。
［作 用］ 本発明にあっては、このように、光起電力の発生時に
抵抗３の両端に生じる電圧により低インピーダンス状態
にバイアスされるトランジスタ16のような半導体素子を
出力用FET4のドレイン・ゲート間に接続したので、この
半導体素子を介して負荷側から出力用FET4のゲート・ソ
ース間容量を充電する経路を形成することができる。ま
た、上記半導体素子には、逆流阻止用の整流素子７が直
列的に接続されているので、光起電力ダイオードアレイ
２からの電流が出力用FET4のゲートからドレインに漏れ
ることを防止できる。したがって、出力用FET4のゲート
・ソース間電圧の上昇に要する時間を短縮することがで
き、半導体リレー回路のスイッチング動作を高速化でき
るものである。
抵抗３の両端に生じる電圧により低インピーダンス状態
にバイアスされるトランジスタ16のような半導体素子を
出力用FET4のドレイン・ゲート間に接続したので、この
半導体素子を介して負荷側から出力用FET4のゲート・ソ
ース間容量を充電する経路を形成することができる。ま
た、上記半導体素子には、逆流阻止用の整流素子７が直
列的に接続されているので、光起電力ダイオードアレイ
２からの電流が出力用FET4のゲートからドレインに漏れ
ることを防止できる。したがって、出力用FET4のゲート
・ソース間電圧の上昇に要する時間を短縮することがで
き、半導体リレー回路のスイッチング動作を高速化でき
るものである。
［実施例］ 第１図は本発明の一実施例の回路図である。本実施例
の回路は、第４図に示す従来例において、抵抗３と並列
に接続されたツェナダイオード８を省略し、代わりに、
NPNトランジスタ16のベースを光起電力ダイオードアレ
イ２の正極に接続し、エミッタを出力用FET4のゲートに
接続し、コレクタを逆流阻止用の整流素子７を介して出
力用FET4のドレインに接続したものである。その他の回
路構成については、第４図に示す従来例と同様である。
の回路は、第４図に示す従来例において、抵抗３と並列
に接続されたツェナダイオード８を省略し、代わりに、
NPNトランジスタ16のベースを光起電力ダイオードアレ
イ２の正極に接続し、エミッタを出力用FET4のゲートに
接続し、コレクタを逆流阻止用の整流素子７を介して出
力用FET4のドレインに接続したものである。その他の回
路構成については、第４図に示す従来例と同様である。
以下、本実施例の動作について説明する。発光ダイオ
ード１に入力電流が流れると、発光ダイオード１が光信
号を発生する。この光信号を受けて光起電力ダイオード
アレイ２が電流を発生する。この電流は常時は低インピ
ーダンス状態にある制御用FET5のソース・ドレイン間を
介して抵抗３に流れる。抵抗３で発生する電圧が、制御
用FET5のスレショルド電圧を越えると、制御用FET5が高
インピーダンス状態となる。これによって、光起電力ダ
イオードアレイ２からの電流は、出力用FET4のゲート・
ソース間を充電する。また、抵抗３で発生する電圧によ
りトランジスタ16のベース・エミッタ間が順バイアスさ
れて、トランジスタ16のコレクタ・エミッタ間が導通状
態となる。これによって、直流電源Ｅから負荷Ｚ、リレ
ー出力端子O1、逆流阻止用の整流素子７、トランジスタ
16のコレクタ・エミッタ間を介して、出力用FET4のゲー
ト・ソース間に充電電流が流れる。したがって、出力用
FET4のゲート・ソース間電圧は速やかに上昇する。この
電圧が出力用FET4のスレショルド電圧を越えると、出力
用FET4がオン状態となり、リレー出力端子O1,O2間が導
通する。その後は、制御用FET5のソース・ドレイン間を
介して僅かな電流が抵抗３に流れ、抵抗３に生じるバイ
アス電圧によって制御用FET5が高インピーダンス状態に
保持されるようになっている。なお、出力用FET4が完全
にオン状態となった後は、そのドレイン・ソース間で電
圧がほぼゼロとなるので、光起電力ダイオードアレイ２
からの電流が、トランジスタ16のベース・コレクタ間の
PN接合を介して出力用FET4のドレイン・ソース間に流れ
ようとするが、この経路には逆流阻止用の整流素子７が
設けられているので、電流は流れない。
ード１に入力電流が流れると、発光ダイオード１が光信
号を発生する。この光信号を受けて光起電力ダイオード
アレイ２が電流を発生する。この電流は常時は低インピ
ーダンス状態にある制御用FET5のソース・ドレイン間を
介して抵抗３に流れる。抵抗３で発生する電圧が、制御
用FET5のスレショルド電圧を越えると、制御用FET5が高
インピーダンス状態となる。これによって、光起電力ダ
イオードアレイ２からの電流は、出力用FET4のゲート・
ソース間を充電する。また、抵抗３で発生する電圧によ
りトランジスタ16のベース・エミッタ間が順バイアスさ
れて、トランジスタ16のコレクタ・エミッタ間が導通状
態となる。これによって、直流電源Ｅから負荷Ｚ、リレ
ー出力端子O1、逆流阻止用の整流素子７、トランジスタ
16のコレクタ・エミッタ間を介して、出力用FET4のゲー
ト・ソース間に充電電流が流れる。したがって、出力用
FET4のゲート・ソース間電圧は速やかに上昇する。この
電圧が出力用FET4のスレショルド電圧を越えると、出力
用FET4がオン状態となり、リレー出力端子O1,O2間が導
通する。その後は、制御用FET5のソース・ドレイン間を
介して僅かな電流が抵抗３に流れ、抵抗３に生じるバイ
アス電圧によって制御用FET5が高インピーダンス状態に
保持されるようになっている。なお、出力用FET4が完全
にオン状態となった後は、そのドレイン・ソース間で電
圧がほぼゼロとなるので、光起電力ダイオードアレイ２
からの電流が、トランジスタ16のベース・コレクタ間の
PN接合を介して出力用FET4のドレイン・ソース間に流れ
ようとするが、この経路には逆流阻止用の整流素子７が
設けられているので、電流は流れない。
リレー入力端子I1,I2間の入力電流が遮断されて、発
光ダイオード１からの光信号がなくなると、光起電力ダ
イオードアレイ２からの出力電流がなくなる。このと
き、トランジスタ16は出力用FET4のゲート・ソース間電
圧によりベース・エミッタ間を逆バイアスされるので、
そのコレクタ・エミッタ間は非導通状態となっている。
また、光起電力の消失により、制御用FET5のゲート・ソ
ース間電圧が下がるので、制御用FET5が低インピーダン
ス状態となって、出力用FET4のゲート・ソース間容量に
蓄積されていた電荷が制御用FET5が通って急速に放電さ
れる。これによって、出力用FET4はオフ状態となり、リ
レー出力端子O1,O2間が遮断される。
光ダイオード１からの光信号がなくなると、光起電力ダ
イオードアレイ２からの出力電流がなくなる。このと
き、トランジスタ16は出力用FET4のゲート・ソース間電
圧によりベース・エミッタ間を逆バイアスされるので、
そのコレクタ・エミッタ間は非導通状態となっている。
また、光起電力の消失により、制御用FET5のゲート・ソ
ース間電圧が下がるので、制御用FET5が低インピーダン
ス状態となって、出力用FET4のゲート・ソース間容量に
蓄積されていた電荷が制御用FET5が通って急速に放電さ
れる。これによって、出力用FET4はオフ状態となり、リ
レー出力端子O1,O2間が遮断される。
第２図は上記実施例の変形例であり、逆流阻止用の整
流素子７に限流用の抵抗９を直列的に接続したものであ
る。この回路構成において、限流用の抵抗９の値を変化
させながら出力用FET4の応答時間を測定したところ、第
３図に示す結果が得られた。すなわち、限流用の抵抗９
の値は、他の回路要素の持つ特性に応じて適宜選択され
るが、例えば第３図に示した例では、限流用の抵抗９の
値を0.5〜1.0MΩの範囲としたところ、ターンオンの応
答時間Tonが48μｓ前後で、ターンオフの応答時間Toff
が36μｓ前後で各々安定して得られることが理解されよ
う。これは、出力用FET4のゲート・ソース間電圧の上昇
を加速するための半導体素子であるトランジスタ16のタ
ーンオフ時間が、制御回路10の低インピーダンス化に要
する時間よりも遅くなった場合でも、限流用の抵抗９に
よりターンオフ時に出力用FET4のドレインからゲートに
流れ込む電流を限流し、出力用FET4のゲート・ソース間
電圧の下降を妨げないようにしているためである。
流素子７に限流用の抵抗９を直列的に接続したものであ
る。この回路構成において、限流用の抵抗９の値を変化
させながら出力用FET4の応答時間を測定したところ、第
３図に示す結果が得られた。すなわち、限流用の抵抗９
の値は、他の回路要素の持つ特性に応じて適宜選択され
るが、例えば第３図に示した例では、限流用の抵抗９の
値を0.5〜1.0MΩの範囲としたところ、ターンオンの応
答時間Tonが48μｓ前後で、ターンオフの応答時間Toff
が36μｓ前後で各々安定して得られることが理解されよ
う。これは、出力用FET4のゲート・ソース間電圧の上昇
を加速するための半導体素子であるトランジスタ16のタ
ーンオフ時間が、制御回路10の低インピーダンス化に要
する時間よりも遅くなった場合でも、限流用の抵抗９に
よりターンオフ時に出力用FET4のドレインからゲートに
流れ込む電流を限流し、出力用FET4のゲート・ソース間
電圧の下降を妨げないようにしているためである。
なお、第１図又は第２図に示す半導体リレー回路にお
いて、抵抗３の両端に生じる電圧によって順バイアスさ
れる半導体素子としてNPN型のバイポーラトランジスタ1
6を用いているが、接合型又はMOS型のFETを用いても良
く、サイリスタを用いても構わない。特に、逆阻止三端
子サイリスタを用いれば、上記半導体素子と整流素子を
１素子で実現できる。
いて、抵抗３の両端に生じる電圧によって順バイアスさ
れる半導体素子としてNPN型のバイポーラトランジスタ1
6を用いているが、接合型又はMOS型のFETを用いても良
く、サイリスタを用いても構わない。特に、逆阻止三端
子サイリスタを用いれば、上記半導体素子と整流素子を
１素子で実現できる。
［発明の効果］ 本発明の半導体リレー回路にあっては、出力用FETの
ゲート・ソース間電圧の上昇に利用される電流は、入力
側の発光ダイオードと光結合された光起電力ダイオード
アレイからのみならず、負荷側からも逆流阻止用の整流
素子と半導体素子を介して供給されるので、出力用FET
のゲート・ソース間電圧の上昇に要する時間を短縮する
ことができ、スイッチング動作を高速化できるという効
果がある。また、逆流阻止用の整流素子が存在すること
により、出力用FETのオン時におけるドレイン電圧がゲ
ート電圧よりも低い場合にも本発明を実施することがで
き、従来技術に比べると、動作範囲を飛躍的に広くする
ことができるという効果がある。
ゲート・ソース間電圧の上昇に利用される電流は、入力
側の発光ダイオードと光結合された光起電力ダイオード
アレイからのみならず、負荷側からも逆流阻止用の整流
素子と半導体素子を介して供給されるので、出力用FET
のゲート・ソース間電圧の上昇に要する時間を短縮する
ことができ、スイッチング動作を高速化できるという効
果がある。また、逆流阻止用の整流素子が存在すること
により、出力用FETのオン時におけるドレイン電圧がゲ
ート電圧よりも低い場合にも本発明を実施することがで
き、従来技術に比べると、動作範囲を飛躍的に広くする
ことができるという効果がある。
第１図は本発明の一実施例の回路図、第２図は同上の一
変形例の回路図、第３図は同上の動作説明図、第４図は
従来例の回路図である。 １は発光ダイオード、２は光起電力ダイオードアレイ、
３は抵抗、４は出力用FET、５は制御用FET、７は整流素
子、９は抵抗、10は制御回路、16はトランジスタであ
る。
変形例の回路図、第３図は同上の動作説明図、第４図は
従来例の回路図である。 １は発光ダイオード、２は光起電力ダイオードアレイ、
３は抵抗、４は出力用FET、５は制御用FET、７は整流素
子、９は抵抗、10は制御回路、16はトランジスタであ
る。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−7478（ＪＰ，Ａ) 特開 平２−20119（ＪＰ，Ａ) 特開 平１−297916（ＪＰ，Ａ) 特開 昭63−153916（ＪＰ，Ａ) 特開 平２−244907（ＪＰ，Ａ) 特開 平２−244906（ＪＰ，Ａ) 特開 平３−297219（ＪＰ，Ａ) 実開 昭64−33228（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/00 - 17/98 H01L 31/12
Claims (3)
- 【請求項１】入力信号に応答して光信号を発生する発光
ダイオードと、発光ダイオードの光信号を受光するよう
に配置された光起電力ダイオードアレイと、光起電力ダ
イオードアレイと直列に接続された抵抗と、光起電力ダ
イオードアレイの光起電力を前記抵抗を介してゲート・
ソース間に印加されてドレイン・ソース間の導通状態と
非導通状態とが切替わる出力用FETと、該FETとゲート・
ソース間に蓄積電荷の放電経路を形成する制御回路とを
備える半導体リレー回路において、光起電力ダイオード
アレイによる光起電力の発生時に前記抵抗の両端に生じ
る電圧により低インピーダンス状態にバイアスされて、
前記出力用FETのゲート・ソース間蓄積電荷の充電経路
を形成する半導体素子を、前記出力用FETのドレイン・
ゲート間に逆流阻止用の整流素子を介して接続したこと
を特徴とする半導体リレー回路。 - 【請求項２】前記制御回路は、光起電力ダイオードアレ
イによる光起電力の発生時に前記抵抗の両端に生じる電
圧により高インピーダンス状態にバイアスされ、無バイ
アス時には低インピーダンス状態に変化して出力用FET
のゲート・ソース間に蓄積電荷の放電経路を形成する制
御用FETを含むことを特徴とする請求項１記載の半導体
リレー回路。 - 【請求項３】逆流阻止用の整流素子に対して直列的に限
流用の抵抗を接続したことを特徴とする請求項１又は２
記載の半導体リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055822A JP2818611B2 (ja) | 1989-03-15 | 1990-03-06 | 半導体リレー回路 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6416489 | 1989-03-15 | ||
| JP1-64164 | 1989-03-15 | ||
| JP16632589 | 1989-06-27 | ||
| JP1-166325 | 1989-06-27 | ||
| JP2055822A JP2818611B2 (ja) | 1989-03-15 | 1990-03-06 | 半導体リレー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0388419A JPH0388419A (ja) | 1991-04-12 |
| JP2818611B2 true JP2818611B2 (ja) | 1998-10-30 |
Family
ID=27295718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2055822A Expired - Fee Related JP2818611B2 (ja) | 1989-03-15 | 1990-03-06 | 半導体リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2818611B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2698723B2 (ja) * | 1991-12-12 | 1998-01-19 | 松下電工株式会社 | 半導体リレー回路 |
| JP2731654B2 (ja) * | 1992-01-14 | 1998-03-25 | 松下電工株式会社 | 光結合型リレー回路 |
-
1990
- 1990-03-06 JP JP2055822A patent/JP2818611B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0388419A (ja) | 1991-04-12 |
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Legal Events
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|---|---|---|---|
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