JPS61261919A - 導電変調型ｍｏｓｆｅｔの過電流保護回路 - Google Patents
導電変調型ｍｏｓｆｅｔの過電流保護回路Info
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- JPS61261919A JPS61261919A JP60103308A JP10330885A JPS61261919A JP S61261919 A JPS61261919 A JP S61261919A JP 60103308 A JP60103308 A JP 60103308A JP 10330885 A JP10330885 A JP 10330885A JP S61261919 A JPS61261919 A JP S61261919A
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は導電変調型ＭＯＳＦＥＴの過電流保護回路に関
する。
する。
導電変調型ＭＯＳＦＥＴはＭＯＳゲート入力を有し、バ
イポーラ・モードで動作するＦ’ＥＴであり、スイッチ
ング速度が速く、しかもオン電圧が低いという長所をも
っている。このため、従来のバイポーラトランジスタや
ＭＯＳＦＥＴでは不可能であった大電力の高周波コント
ロールが可能となり、各種装置の小型化、低コスト化が
図られる。
イポーラ・モードで動作するＦ’ＥＴであり、スイッチ
ング速度が速く、しかもオン電圧が低いという長所をも
っている。このため、従来のバイポーラトランジスタや
ＭＯＳＦＥＴでは不可能であった大電力の高周波コント
ロールが可能となり、各種装置の小型化、低コスト化が
図られる。
以下本明細書では、この導電変調型ＭＯＳＦＥＴをＢ
Ｉ ＦＥＴ （Ｂｉｐｏｌａｒ ｍｏｄｅ ＦＥＴ
）と略称する。
Ｉ ＦＥＴ （Ｂｉｐｏｌａｒ ｍｏｄｅ ＦＥＴ
）と略称する。
第４図はＢ Ｉ ＦＥＴの基本的なチョッパ回路である
。図において１がＢＩＦＥＴであり、このＢ Ｉ ＦＥ
Ｔ１のオン、オフにより直流電源２から負荷３に電力を
供給するようになっている。
。図において１がＢＩＦＥＴであり、このＢ Ｉ ＦＥ
Ｔ１のオン、オフにより直流電源２から負荷３に電力を
供給するようになっている。
Ｂ Ｔ ＦＥＴ１をオン、オフ制御するゲート信号発生
回路は、Ｂ Ｉ ＦＥＴ１のゲートに正の電圧を供給す
るゲートＩＩ源４、負の電圧を供給するゲート電源５、
制御信号入力端子１０に入る制御信号を増幅するバイポ
ーラトランジスタ６〜９により構成される。このゲート
信号発生回路の制御信号入力端子１０に正の信号を与え
ると、トランジスタ６及び７がオンしてゲート電源４か
ら正の電圧が出力端子１１を介してＢＩＦＥＴＩのゲー
トに供給され、ＢＩＦＥＴｌはターンオンする。制御信
号入力端子１０に負の信号を入力すると、トランジスタ
８及び９がオンしてゲート電源５から負の電圧が出力端
子１１を介してＢＩＦＥＴｌのゲートに供給され、Ｂ
Ｉ ＦＥＴ１はターンオフする。
回路は、Ｂ Ｉ ＦＥＴ１のゲートに正の電圧を供給す
るゲートＩＩ源４、負の電圧を供給するゲート電源５、
制御信号入力端子１０に入る制御信号を増幅するバイポ
ーラトランジスタ６〜９により構成される。このゲート
信号発生回路の制御信号入力端子１０に正の信号を与え
ると、トランジスタ６及び７がオンしてゲート電源４か
ら正の電圧が出力端子１１を介してＢＩＦＥＴＩのゲー
トに供給され、ＢＩＦＥＴｌはターンオンする。制御信
号入力端子１０に負の信号を入力すると、トランジスタ
８及び９がオンしてゲート電源５から負の電圧が出力端
子１１を介してＢＩＦＥＴｌのゲートに供給され、Ｂ
Ｉ ＦＥＴ１はターンオフする。
第４図はＢＩＦＥＴのドレイン電圧Ｖｏ−ドレイン電流
Ｉｏ特性の一例を示す。図示のようゲート電圧Ｖａを高
くして駆動すると、オン電圧は低くなり、ＢＩＦＥＴで
の電力損失を少なくできる。
Ｉｏ特性の一例を示す。図示のようゲート電圧Ｖａを高
くして駆動すると、オン電圧は低くなり、ＢＩＦＥＴで
の電力損失を少なくできる。
ところが第３図の回路で負荷３に短絡事故が発生した場
合、ＢｒＦＥＴ１のドレイン・ソース間の電圧は直流電
源２の電圧まで上昇する。この結果Ｂ Ｉ ＦＥＴ１で
の電力損失が過大となり、ＢＩＦＥＴｌは破壊に至る。
合、ＢｒＦＥＴ１のドレイン・ソース間の電圧は直流電
源２の電圧まで上昇する。この結果Ｂ Ｉ ＦＥＴ１で
の電力損失が過大となり、ＢＩＦＥＴｌは破壊に至る。
この様な負荷の事故を考慮してゲート電圧を低くして駆
動すると、第４図から判るようにＢ Ｉ ＦＥＴ１のオ
ン電圧が高くなり、ＢＩＦＥＴｌのオン状態での電力損
失が大きくなるという問題がある。
動すると、第４図から判るようにＢ Ｉ ＦＥＴ１のオ
ン電圧が高くなり、ＢＩＦＥＴｌのオン状態での電力損
失が大きくなるという問題がある。
このような問題を解決するため、第５図に示すような過
電流保護回路を設けることが行われる。
電流保護回路を設けることが行われる。
図のようにＢ Ｉ ＦＥＴＩのドレイン・ソース間には
抵抗１２．１３が直列接続されていて、抵抗１３の両端
でドレイン・ソース間電圧を検知している。またＢ Ｉ
ＦＥＴ１のゲート・ソース間には抵抗４１とトランジ
スタ４２が直列に接続され、このトランジスタ４２のゲ
ートはツェナーダイオード４３を介して抵抗１３の高電
位側に接続されている。Ｂ Ｉ ＦＥＴ１のゲートは抵
抗４４を介してゲート信号発生回路の出力端子１１に接
続されている。
抵抗１２．１３が直列接続されていて、抵抗１３の両端
でドレイン・ソース間電圧を検知している。またＢ Ｉ
ＦＥＴ１のゲート・ソース間には抵抗４１とトランジ
スタ４２が直列に接続され、このトランジスタ４２のゲ
ートはツェナーダイオード４３を介して抵抗１３の高電
位側に接続されている。Ｂ Ｉ ＦＥＴ１のゲートは抵
抗４４を介してゲート信号発生回路の出力端子１１に接
続されている。
この様な保護回路を備えた場合の動作は次の通りである
。負荷３に事故が発生してＢ Ｉ ＦＥＴ１に過電流が
流れると、Ｂ Ｉ ＦＥＴ１のオン電圧が上昇する。こ
の電圧は抵抗１２．１３により分圧され、抵抗１３０両
端電圧がツェナーダイオード４３のツェナー電圧値を超
えるとトランジスタ４２のベースに電流が流れる。これ
によりトランジスタ４２がオンとなり、ゲート電１１１
４の電圧は抵抗４１と４４により分圧されて低下する。
。負荷３に事故が発生してＢ Ｉ ＦＥＴ１に過電流が
流れると、Ｂ Ｉ ＦＥＴ１のオン電圧が上昇する。こ
の電圧は抵抗１２．１３により分圧され、抵抗１３０両
端電圧がツェナーダイオード４３のツェナー電圧値を超
えるとトランジスタ４２のベースに電流が流れる。これ
によりトランジスタ４２がオンとなり、ゲート電１１１
４の電圧は抵抗４１と４４により分圧されて低下する。
例えばゲート電源４の電圧を１５Ｖ１抵抗４１及び４４
を共に５０Ωとした場合、正常動作している時はＢＩＦ
ＥＴｌのゲート電圧は１５Ｖであり、負荷３に短絡事故
が発生した場合はゲート電圧が７．５Ｖまで低下して、
Ｂ Ｉ ＦＥＴ１に流れる電流を低下させることができ
る。一方、負荷３が正常でＢ Ｉ ＦＥＴ１がターンオ
ンする′時、その初期に数十ナノセカンドの遅延時間が
ある。このためＢ Ｉ ＦＥＴＩに正のゲート電圧が印
加された時点から数十ナノセカンドの間はＢ Ｉ ＦＥ
ＴＩに直流電源２の電圧が印加されている。この期間に
はトランジスタ４２のベースに電流が流れ、従ってＢＩ
ＦＥＴＩのゲート電圧は低い値となる。しかし時間の経
過と共にＢ Ｉ ＦＥＴ１のオン電圧は降下していき、
最終的に数Ｖまで低下する。この時抵抗１３に発生して
いる電圧がツェナー電圧値より低くなると、トランジス
タ４２はオフとなり、Ｂ Ｉ ＦＥＴ１のゲート電圧は
ゲート電源４の電圧まで上昇し、Ｂ Ｉ ＦＥＴ１のオ
ン電圧が十分に低くなるまで駆動することができる。
を共に５０Ωとした場合、正常動作している時はＢＩＦ
ＥＴｌのゲート電圧は１５Ｖであり、負荷３に短絡事故
が発生した場合はゲート電圧が７．５Ｖまで低下して、
Ｂ Ｉ ＦＥＴ１に流れる電流を低下させることができ
る。一方、負荷３が正常でＢ Ｉ ＦＥＴ１がターンオ
ンする′時、その初期に数十ナノセカンドの遅延時間が
ある。このためＢ Ｉ ＦＥＴＩに正のゲート電圧が印
加された時点から数十ナノセカンドの間はＢ Ｉ ＦＥ
ＴＩに直流電源２の電圧が印加されている。この期間に
はトランジスタ４２のベースに電流が流れ、従ってＢＩ
ＦＥＴＩのゲート電圧は低い値となる。しかし時間の経
過と共にＢ Ｉ ＦＥＴ１のオン電圧は降下していき、
最終的に数Ｖまで低下する。この時抵抗１３に発生して
いる電圧がツェナー電圧値より低くなると、トランジス
タ４２はオフとなり、Ｂ Ｉ ＦＥＴ１のゲート電圧は
ゲート電源４の電圧まで上昇し、Ｂ Ｉ ＦＥＴ１のオ
ン電圧が十分に低くなるまで駆動することができる。
ここでＢ Ｉ ＦＥＴに過電流が流れてＢＩＦＥＴが破
壊する時のＢＩＦＥＴの電流Ｉｏ（ｌａＸ）とドレイン
・ソース簡電圧Ｖｎの関係を第６図に示す。図において
斜線部がＢ Ｉ ＦＥＴが破壊する領域である。図から
明らかなように、Ｉｏ（ｍａＸ）はＶｏと反比例関係に
あり、特にＢ Ｉ ＦＥＴを高電圧回路で使用する場合
には過電流をできるだけ小さくすることが重要となる。
壊する時のＢＩＦＥＴの電流Ｉｏ（ｌａＸ）とドレイン
・ソース簡電圧Ｖｎの関係を第６図に示す。図において
斜線部がＢ Ｉ ＦＥＴが破壊する領域である。図から
明らかなように、Ｉｏ（ｍａＸ）はＶｏと反比例関係に
あり、特にＢ Ｉ ＦＥＴを高電圧回路で使用する場合
には過電流をできるだけ小さくすることが重要となる。
そのためには、ゲート電圧をＶｔｈ（ＢＩＦＥＴをオン
状態にするための最小ゲート電圧）以下として電流を切
るか、またはＶ ｔｈ＋ ３ Ｖ程度以下として実質的
に流れる電流を十分小さくすることが必要である。
状態にするための最小ゲート電圧）以下として電流を切
るか、またはＶ ｔｈ＋ ３ Ｖ程度以下として実質的
に流れる電流を十分小さくすることが必要である。
しかし第５図に示す従来の保護回路では、８ＩＦＥＴ１
に過電流が流れた場合にゲート電圧がｖｔｈまたはそれ
以下になるように抵抗４１゜４４を設定した時、次のよ
うな問題が生じる。第１に、前述したように８１ Ｆ、
Ｅ Ｔ １がターンオンする初期においてＢＩＦＥＴｌ
のドレイン・ソース間には直流電源２の電圧が印加され
てトランジスタ４２はオン状態となっており、この時Ｂ
ＩＦＥＴＩのゲート電圧はｖｔｈ程度またはそれ以下と
なってしまう。この結果８ＩＦＥＴ１はターンオンしな
くなるか、またはターンオン時間が極端に長くなる。第
２に、負荷３が事故を起こして保護回路が作動した場合
、Ｂ Ｉ ＦＥＴ１に流れていた過電流が急激に減少す
るため、回路の浮遊インダクタンス成分のためにＢＩＦ
ＥＴＩにかかる電圧が振動し、一時的に抵抗１３に発生
している電圧がツェナーダイオード４３のツェナー電圧
値より低くなる。このときトランジスタ４２はオフ状態
となり、再びＢＩＦＥＴＩに高いゲート電圧がかかり過
電流が流れ出す。この繰返しによってこの回路では発成
現象を引き起こす。
に過電流が流れた場合にゲート電圧がｖｔｈまたはそれ
以下になるように抵抗４１゜４４を設定した時、次のよ
うな問題が生じる。第１に、前述したように８１ Ｆ、
Ｅ Ｔ １がターンオンする初期においてＢＩＦＥＴｌ
のドレイン・ソース間には直流電源２の電圧が印加され
てトランジスタ４２はオン状態となっており、この時Ｂ
ＩＦＥＴＩのゲート電圧はｖｔｈ程度またはそれ以下と
なってしまう。この結果８ＩＦＥＴ１はターンオンしな
くなるか、またはターンオン時間が極端に長くなる。第
２に、負荷３が事故を起こして保護回路が作動した場合
、Ｂ Ｉ ＦＥＴ１に流れていた過電流が急激に減少す
るため、回路の浮遊インダクタンス成分のためにＢＩＦ
ＥＴＩにかかる電圧が振動し、一時的に抵抗１３に発生
している電圧がツェナーダイオード４３のツェナー電圧
値より低くなる。このときトランジスタ４２はオフ状態
となり、再びＢＩＦＥＴＩに高いゲート電圧がかかり過
電流が流れ出す。この繰返しによってこの回路では発成
現象を引き起こす。
本発明は上２した問題を解決した信頼性の高いＢ Ｉ
ＦＥＴの過電流保護回路を提供することを目的とする。
ＦＥＴの過電流保護回路を提供することを目的とする。
本発明にがかるＢ Ｉ ＦＥＴの過電流保護回路は、Ｂ
Ｉ ＦＥＴのドレイン・ソース間電圧を検知する電圧
検知回路と、この電圧検知回路の出力により制御されて
ＢＩＦＥＴのゲート・ソース電圧を選択的に低下させる
回路とからなり、前記ゲート・ソース電圧を低下させる
回路は、装置が正常に動作している間は作動せず、ＢＩ
ＦＥＴに過電流が流れた場合にのみ作動するように構成
される。このようなゲート・ソース間電圧を低下させる
回路は、ドレインがダイオードを介してＢＩＦＥＴのゲ
ートに接続され、ゲートが抵抗を介して前記電圧検知回
路の出力端子に接続されたＭＯＳＦＥＴと、前記Ｂ Ｉ
ＦＥＴのゲート信号発生回路の出力により制御されて
８１ ＦＥＴのオフ期間及びターンオン初期の所定期間
前記電圧検知回路の出力端子を短絡する回路とから構成
される。
Ｉ ＦＥＴのドレイン・ソース間電圧を検知する電圧
検知回路と、この電圧検知回路の出力により制御されて
ＢＩＦＥＴのゲート・ソース電圧を選択的に低下させる
回路とからなり、前記ゲート・ソース電圧を低下させる
回路は、装置が正常に動作している間は作動せず、ＢＩ
ＦＥＴに過電流が流れた場合にのみ作動するように構成
される。このようなゲート・ソース間電圧を低下させる
回路は、ドレインがダイオードを介してＢＩＦＥＴのゲ
ートに接続され、ゲートが抵抗を介して前記電圧検知回
路の出力端子に接続されたＭＯＳＦＥＴと、前記Ｂ Ｉ
ＦＥＴのゲート信号発生回路の出力により制御されて
８１ ＦＥＴのオフ期間及びターンオン初期の所定期間
前記電圧検知回路の出力端子を短絡する回路とから構成
される。
本発明による保護回路では、ＢＩＦＥＴに過電流が流れ
た時にそのゲート・ソース間を短絡する主スィッチ素子
としてＭＯＳＦＥＴを用いている。
た時にそのゲート・ソース間を短絡する主スィッチ素子
としてＭＯＳＦＥＴを用いている。
そしてこのＭＯＳＦＥＴのゲートには抵抗と自身のゲー
ト容量による時定数回路が設けられている。
ト容量による時定数回路が設けられている。
このため、ＢＩＦＥＴに過電流が流れてこのＭＯＳＦＥ
Ｔが働きＢ Ｉ ＦＥＴのゲート・ソース間電圧を低下
させた時、過電流の急激な減少によりドレイン・ソース
間に振動電圧が発生しても、前記時定数回路によりＭＯ
ＳＦＥＴをオン状態に保つことができ、ＢＩＦＥＴに再
度過電流が流れるという事態を防止することができる。
Ｔが働きＢ Ｉ ＦＥＴのゲート・ソース間電圧を低下
させた時、過電流の急激な減少によりドレイン・ソース
間に振動電圧が発生しても、前記時定数回路によりＭＯ
ＳＦＥＴをオン状態に保つことができ、ＢＩＦＥＴに再
度過電流が流れるという事態を防止することができる。
また電圧検知回路の出力端子は、オンゲート信号が入っ
たＢＩＦＥＴのターンオン初期において所定期間これを
短絡する回路を設けており、ＢＩＦＥＴのターンオン初
期に過電流保護回路が働いてＢ Ｉ ＦＥＴがターンオ
ンしないかまたはターンオンが遅れるという事態も防止
される。従って本発明によれば、信頼性の高いＢＩＦＥ
Ｔの過電流保護回路が実現できる。
たＢＩＦＥＴのターンオン初期において所定期間これを
短絡する回路を設けており、ＢＩＦＥＴのターンオン初
期に過電流保護回路が働いてＢ Ｉ ＦＥＴがターンオ
ンしないかまたはターンオンが遅れるという事態も防止
される。従って本発明によれば、信頼性の高いＢＩＦＥ
Ｔの過電流保護回路が実現できる。
以下本発明の詳細な説明する。
第１図は一実施例の回路構成を示す。第３図に示す基本
回路と対応する部分は第３図と同一符号を付して詳細な
説明は省略する。Ｂ Ｉ ’Ｆ Ｅ Ｔ １のドレイン
・ソース間電圧を検知する電圧検知回路として、ＢＩＦ
ＥＴｌのドレイン・ソース間に抵抗１２．１３が直列接
続されている。これは従来の第５図と同じである。Ｂ
Ｉ ＦＥＴ１に過電流が流れた時にそのゲート・ソース
間電圧を低下させる回路として、そのゲート・ソース間
にダイオード１５とＭＯＳＦＥＴ１４の直列回路を設け
ている。ＭＯＳＦＥＴ１４のゲートは抵抗１６とダイオ
ード１７の並列回路を介して電圧検知回路の出力端子で
ある抵抗１３の高電位側端子に接続されている。抵抗１
６及びダイオード１７はＭＯＳＦＥＴ１４のゲート入力
容量と共に所定の時定数回路を構成している。電圧検知
回路の出力端子である抵抗１３の高電位側端子には、こ
れを選択的の短絡するための回路として、ＭＯＳ Ｆ
Ｅ Ｔ２Ｃと抵抗２３からなるＭＯＳインバータ及びこ
のＭＯＳインバータにより制御されるＭＯＳＦＥＴ１８
が設けられている。ＭＯＳインバータの入力端子は抵抗
２１を介してゲート信号発生回路の出力端子１１に接続
されている。この抵抗２１はＭＯＳＦＥＴ２０のゲート
入力容量と共に遅延回路を構成している。ＭＯＳＦＥＴ
１８のドレイン・ソース間には過電圧防止用のツェナー
ダイオード１９が設けられている。
回路と対応する部分は第３図と同一符号を付して詳細な
説明は省略する。Ｂ Ｉ ’Ｆ Ｅ Ｔ １のドレイン
・ソース間電圧を検知する電圧検知回路として、ＢＩＦ
ＥＴｌのドレイン・ソース間に抵抗１２．１３が直列接
続されている。これは従来の第５図と同じである。Ｂ
Ｉ ＦＥＴ１に過電流が流れた時にそのゲート・ソース
間電圧を低下させる回路として、そのゲート・ソース間
にダイオード１５とＭＯＳＦＥＴ１４の直列回路を設け
ている。ＭＯＳＦＥＴ１４のゲートは抵抗１６とダイオ
ード１７の並列回路を介して電圧検知回路の出力端子で
ある抵抗１３の高電位側端子に接続されている。抵抗１
６及びダイオード１７はＭＯＳＦＥＴ１４のゲート入力
容量と共に所定の時定数回路を構成している。電圧検知
回路の出力端子である抵抗１３の高電位側端子には、こ
れを選択的の短絡するための回路として、ＭＯＳ Ｆ
Ｅ Ｔ２Ｃと抵抗２３からなるＭＯＳインバータ及びこ
のＭＯＳインバータにより制御されるＭＯＳＦＥＴ１８
が設けられている。ＭＯＳインバータの入力端子は抵抗
２１を介してゲート信号発生回路の出力端子１１に接続
されている。この抵抗２１はＭＯＳＦＥＴ２０のゲート
入力容量と共に遅延回路を構成している。ＭＯＳＦＥＴ
１８のドレイン・ソース間には過電圧防止用のツェナー
ダイオード１９が設けられている。
抵抗２１とＭＯＳＦＥＴ２０のゲート入力容量による遅
延回路の時定数は、ＢＩＦＥＴＩがターンオンするまえ
にＭＯＳＦＥＴ１４がオンにならないように、即ちＭＯ
ＳＦＥＴ１８がオン状態に保たれるように設定される。
延回路の時定数は、ＢＩＦＥＴＩがターンオンするまえ
にＭＯＳＦＥＴ１４がオンにならないように、即ちＭＯ
ＳＦＥＴ１８がオン状態に保たれるように設定される。
具体的には例えば、オンゲート信号が入力されてＢ Ｉ
ＦＥＴＩのドレイン・ソース間電圧が１０％低下する
迄はＭＯＳＦＥＴ１８がオフすることがないように、そ
の時定数が設定される。
ＦＥＴＩのドレイン・ソース間電圧が１０％低下する
迄はＭＯＳＦＥＴ１８がオフすることがないように、そ
の時定数が設定される。
このように構成された保護回路において、ゲート信号発
生回路の制御信号入力端子１０に正の信号が与えられる
と、出力端子１１から抵抗２２を介してオンゲート信号
がＢ Ｉ ＦＥＴ１のゲートに供給され、ＢＩＦＥＴｌ
はターンオンする。このときＭＯＳＦＥＴ２０のゲート
にも抵抗２１を介してオンゲート信号が与えられるが、
このＭＯＳＦＥＴ２０がオンする時点は抵抗２１とゲー
ト入力容量による遅延回路によりＢＩＦＥＴｌがオンす
時点より一定時間遅れる。ＭＯＳＦＥＴ２０がオンにな
ると抵抗１３に並列接続されたＭＯＳＦＥＴ１８がオフ
となる。
生回路の制御信号入力端子１０に正の信号が与えられる
と、出力端子１１から抵抗２２を介してオンゲート信号
がＢ Ｉ ＦＥＴ１のゲートに供給され、ＢＩＦＥＴｌ
はターンオンする。このときＭＯＳＦＥＴ２０のゲート
にも抵抗２１を介してオンゲート信号が与えられるが、
このＭＯＳＦＥＴ２０がオンする時点は抵抗２１とゲー
ト入力容量による遅延回路によりＢＩＦＥＴｌがオンす
時点より一定時間遅れる。ＭＯＳＦＥＴ２０がオンにな
ると抵抗１３に並列接続されたＭＯＳＦＥＴ１８がオフ
となる。
即ちＭＯＳＦＥＴ１８はＢ Ｉ ＦＥＴＩ（１）ターン
オン初期に所定期間抵抗１３の両端を短絡していること
になる。
オン初期に所定期間抵抗１３の両端を短絡していること
になる。
ゲート信号発生回路の制御信号入力端子１０に負の制御
信号が与えられると、出力端子１１から負のオフゲート
信号が出力されＢＩＦＥＴｌはオフする。このときＭＯ
ＳＦＥＴ２０のゲートにもオフゲート信号が与えられこ
のＭＯＳＦＥＴ２０はオフ状態となる。従ってＭＯＳＦ
ＥＴ１８はオン状態となり、電圧検出回路の抵抗１３は
短絡される。
信号が与えられると、出力端子１１から負のオフゲート
信号が出力されＢＩＦＥＴｌはオフする。このときＭＯ
ＳＦＥＴ２０のゲートにもオフゲート信号が与えられこ
のＭＯＳＦＥＴ２０はオフ状態となる。従ってＭＯＳＦ
ＥＴ１８はオン状態となり、電圧検出回路の抵抗１３は
短絡される。
以上のようにこの過電流保護回路では、Ｂ Ｉ ＦＥＴ
１のオフ期間およびターンオン初期の所定期間ＭＯＳＦ
ＥＴ１８がオン状態に保たれ、電圧検知回路の出力端子
である抵抗１３の高電位側端子は接地状態に保たれる。
１のオフ期間およびターンオン初期の所定期間ＭＯＳＦ
ＥＴ１８がオン状態に保たれ、電圧検知回路の出力端子
である抵抗１３の高電位側端子は接地状態に保たれる。
このような回路構成において、負荷３に事故が発生して
ＢＩＦＥＴｌに過電流が流れた場合の動作を説明する。
ＢＩＦＥＴｌに過電流が流れた場合の動作を説明する。
ＢＩＦＥＴｌに過電流が流れるとそのオン電圧が上昇す
る。このとき電圧検知回路の抵抗１３と並列に設けられ
たＭＯＳＦＥＴ１８はオフ状態であり、抵抗１３には’
ＢＩＦＥＴ１のオン電圧に対応した電圧が得られる。こ
の電圧はダイオード１７を介してＭＯＳＦＥＴ１４のゲ
ートにかかり、このゲート電圧がしきい値電圧を超える
とこのＭＯＳＦＥＴ１４はオンする。この結果ＢＩＦＥ
Ｔ１のゲート・ソース間電圧はＭＯＳＦＥＴＩ ４のオ
ン電圧とダイオード１５の順方向電圧の和まで低下する
。この和はＢ Ｉ ＦＥＴＩのしきい値より十分低い値
に設定されており、これによりＢＩＦＥＴｌの過電流は
遮断される。
る。このとき電圧検知回路の抵抗１３と並列に設けられ
たＭＯＳＦＥＴ１８はオフ状態であり、抵抗１３には’
ＢＩＦＥＴ１のオン電圧に対応した電圧が得られる。こ
の電圧はダイオード１７を介してＭＯＳＦＥＴ１４のゲ
ートにかかり、このゲート電圧がしきい値電圧を超える
とこのＭＯＳＦＥＴ１４はオンする。この結果ＢＩＦＥ
Ｔ１のゲート・ソース間電圧はＭＯＳＦＥＴＩ ４のオ
ン電圧とダイオード１５の順方向電圧の和まで低下する
。この和はＢ Ｉ ＦＥＴＩのしきい値より十分低い値
に設定されており、これによりＢＩＦＥＴｌの過電流は
遮断される。
このようにして過電流が遮断された時、前述のようにＢ
Ｉ−Ｆ Ｅ Ｔ １のドレイン・ソース間電圧は振動
する。本実施例の回路ではこの様な振動があってもＢ
Ｉ ＦＥＴＩが再度ターンオンして過電流が再流出する
ことはない。その理由は次の通りである。Ｂ Ｉ ＦＥ
Ｔ１のゲート・ソース間を短絡するためのＭＯＳＦＥＴ
１４のゲートにはダイオード１７と並列に抵抗１６が設
けられている。
Ｉ−Ｆ Ｅ Ｔ １のドレイン・ソース間電圧は振動
する。本実施例の回路ではこの様な振動があってもＢ
Ｉ ＦＥＴＩが再度ターンオンして過電流が再流出する
ことはない。その理由は次の通りである。Ｂ Ｉ ＦＥ
Ｔ１のゲート・ソース間を短絡するためのＭＯＳＦＥＴ
１４のゲートにはダイオード１７と並列に抵抗１６が設
けられている。
ＢＩＦＥＴｌのドレイン・ソース間電圧が振動して抵抗
１３の端子電圧が低下した時、 ＭＯＳＦＥＴ１４のゲート入力容量に蓄積されている電
荷は抵抗１６を介して放電される。しかし本実施例では
この放電の時定数を大きくして、ＭＯＳＦＥＴ１７のゲ
ート電圧がそのしきい値ｖｔｈになるまでの放電時間を
Ｂ Ｉ ＦＥＴ１のドレイン・ソース間電圧の振動周期
より長くなるように設定している。この結果、ＢＩＦＥ
Ｔｌのドレイン・ソース間電圧か零になってもＭＯＳ
Ｆ Ｅ Ｔ１７がオフすることはなく、これによりＢＩ
ＦＥＴｌが再度ターンオンして過電流が流出することは
防止されるのである。
１３の端子電圧が低下した時、 ＭＯＳＦＥＴ１４のゲート入力容量に蓄積されている電
荷は抵抗１６を介して放電される。しかし本実施例では
この放電の時定数を大きくして、ＭＯＳＦＥＴ１７のゲ
ート電圧がそのしきい値ｖｔｈになるまでの放電時間を
Ｂ Ｉ ＦＥＴ１のドレイン・ソース間電圧の振動周期
より長くなるように設定している。この結果、ＢＩＦＥ
Ｔｌのドレイン・ソース間電圧か零になってもＭＯＳ
Ｆ Ｅ Ｔ１７がオフすることはなく、これによりＢＩ
ＦＥＴｌが再度ターンオンして過電流が流出することは
防止されるのである。
また本実施例の回路では、正常動作している場合、前述
のようにＢ Ｉ ＦＥＴＩにオンゲート信号が印加され
てから一定時間ＭＯＳＦＥＴ１８がオン状態に保たれる
。このためＢＩＦＥＴＩのターンオン遅れ時間内は電圧
検知回路の出力端子であ゛る抵抗１３の端子が短絡され
ており、ＭＯＳＦＥＴ１４がオンすることはなく、ＢＩ
ＦＥＴｌのターンオンの失敗や遅れを防止することがで
きる。
のようにＢ Ｉ ＦＥＴＩにオンゲート信号が印加され
てから一定時間ＭＯＳＦＥＴ１８がオン状態に保たれる
。このためＢＩＦＥＴＩのターンオン遅れ時間内は電圧
検知回路の出力端子であ゛る抵抗１３の端子が短絡され
ており、ＭＯＳＦＥＴ１４がオンすることはなく、ＢＩ
ＦＥＴｌのターンオンの失敗や遅れを防止することがで
きる。
第２図は、第１図の回路においてＢ Ｉ ＦＥＴ１に過
電流が流れてそのゲート電圧が低下した時、これを検出
してグー１〜信号発生回路の動作を制御するようにした
実施例である。図において２４はホトカブラであり、そ
の発光素子をダイオード１４と直列に挿入し、受光素子
側に抵抗２５を接続して、ＭＯＳＦＥＴ１５がオンした
ことを検出するように構成されている。この抵抗２５の
端子電圧は波形整形回路２６、フリップフロップ２７を
介してＡＮＤゲート２９の一つの入力端子に入力される
。ＡＮＤゲートの他の入力端子３０には“１゛、″“Ｏ
ｎの制御信号が入力されるようになっている。３１はＡ
ＮＤゲート２９の出力を正。
電流が流れてそのゲート電圧が低下した時、これを検出
してグー１〜信号発生回路の動作を制御するようにした
実施例である。図において２４はホトカブラであり、そ
の発光素子をダイオード１４と直列に挿入し、受光素子
側に抵抗２５を接続して、ＭＯＳＦＥＴ１５がオンした
ことを検出するように構成されている。この抵抗２５の
端子電圧は波形整形回路２６、フリップフロップ２７を
介してＡＮＤゲート２９の一つの入力端子に入力される
。ＡＮＤゲートの他の入力端子３０には“１゛、″“Ｏ
ｎの制御信号が入力されるようになっている。３１はＡ
ＮＤゲート２９の出力を正。
負の信号に変換するレベル変換回路であり、その出力端
子がゲート信号発生回路の制御入力端子１ｏに接続され
ている。
子がゲート信号発生回路の制御入力端子１ｏに接続され
ている。
このように構成された回路の正常動作について説明する
。フリップフロップ２７のリセット端子２８には、フリ
ップフロップ２７の出力が常に“１″になるように信号
が与えられる。一方、ＡＮＤゲート２９の制御入力端子
３０にはＢ Ｉ ＦＥＴＩをオンまたはオフするために
“１”または“Ｏ”信号が入力される。このときＡＮＤ
ゲート２９の出力は制−入力端子３０に与えた信号と同
じになり、これがレベル変換回路３１で正または負の信
号に変換されてゲート信号発生回路の制御信号入力端子
１０に供給される。この結果Ｂ Ｉ ＦＥＴＩのゲート
には出力端子１１から正のオンゲート信号または負のオ
フゲート信号が供給される。
。フリップフロップ２７のリセット端子２８には、フリ
ップフロップ２７の出力が常に“１″になるように信号
が与えられる。一方、ＡＮＤゲート２９の制御入力端子
３０にはＢ Ｉ ＦＥＴＩをオンまたはオフするために
“１”または“Ｏ”信号が入力される。このときＡＮＤ
ゲート２９の出力は制−入力端子３０に与えた信号と同
じになり、これがレベル変換回路３１で正または負の信
号に変換されてゲート信号発生回路の制御信号入力端子
１０に供給される。この結果Ｂ Ｉ ＦＥＴＩのゲート
には出力端子１１から正のオンゲート信号または負のオ
フゲート信号が供給される。
次にＢＩＦＥＴｌに過電流が流れた場合の動作を説明す
る。Ｂ Ｉ ＦＥＴ１に過電流が流れると前述のように
ＭＯＳＦＥＴ１４がオンとなり、ＢＩＦＥＴｌのゲート
電圧が低下する。このときＭＯＳＦＥＴ１４と直列に接
続されたホトカブラ２４の発光素子側に電流が流れて抵
抗２５の端子電圧が上昇する。この電圧は波形整形回路
２６で所定の論理レベル信号に変換され、フリップ７０
ツブ２７に入力される。これによりフリップフロップ２
７の出力は反転してＯ”となり、この結果ＡＮＤゲート
２９の出力も０″となり、ゲート信号発生回路の制御入
力端子１０には負電圧が与えられて、Ｂ Ｉ ＦＥＴ１
へのゲート信号の供給は停止する。
る。Ｂ Ｉ ＦＥＴ１に過電流が流れると前述のように
ＭＯＳＦＥＴ１４がオンとなり、ＢＩＦＥＴｌのゲート
電圧が低下する。このときＭＯＳＦＥＴ１４と直列に接
続されたホトカブラ２４の発光素子側に電流が流れて抵
抗２５の端子電圧が上昇する。この電圧は波形整形回路
２６で所定の論理レベル信号に変換され、フリップ７０
ツブ２７に入力される。これによりフリップフロップ２
７の出力は反転してＯ”となり、この結果ＡＮＤゲート
２９の出力も０″となり、ゲート信号発生回路の制御入
力端子１０には負電圧が与えられて、Ｂ Ｉ ＦＥＴ１
へのゲート信号の供給は停止する。
こうして本実施例の回路では、Ｂ Ｉ ＦＥＴの過電流
保護だけでなく、過電流が流れた時にゲート信号発生回
路を停止させる自動制御も行われる。
保護だけでなく、過電流が流れた時にゲート信号発生回
路を停止させる自動制御も行われる。
第１図は本発明の一実施例のＢ Ｉ ＦＥＴ回路構成を
示す図、第２図は他の実施例のＢ Ｉ ＦＥＴ回路構成
を示す図、第３図はＢ ｒ ＦＥＴ回路基本構成を示す
図、第４図はＢ Ｉ ＦＥＴの電圧−電流特性例を示す
図、第５図は従来の過電流保護回路を備えた回路構成を
示す図、第６図はＢＩＦＥＴの危険動作領域を示す図で
ある。 １・・・ＢＩＦＥＴ、２・・・直流電源、３・・・負荷
、４．５・・・ゲート電源、６〜９・・・トランジスタ
、１０・・・制御信号入力端子、１１・・・ゲート信号
出力端子、１２．１３・・・抵抗（電圧検知回路）、１
４・・・ＭＯＳＦＥＴ１１５・・・ダイオード、１６・
・・抵抗、１７・・・ダイオード、１８・・・ＭＯＳＦ
ＥＴ、１９・・・ツェナーダイオード、２０ ・Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ、２１．２２．２３−・・抵抗。
示す図、第２図は他の実施例のＢ Ｉ ＦＥＴ回路構成
を示す図、第３図はＢ ｒ ＦＥＴ回路基本構成を示す
図、第４図はＢ Ｉ ＦＥＴの電圧−電流特性例を示す
図、第５図は従来の過電流保護回路を備えた回路構成を
示す図、第６図はＢＩＦＥＴの危険動作領域を示す図で
ある。 １・・・ＢＩＦＥＴ、２・・・直流電源、３・・・負荷
、４．５・・・ゲート電源、６〜９・・・トランジスタ
、１０・・・制御信号入力端子、１１・・・ゲート信号
出力端子、１２．１３・・・抵抗（電圧検知回路）、１
４・・・ＭＯＳＦＥＴ１１５・・・ダイオード、１６・
・・抵抗、１７・・・ダイオード、１８・・・ＭＯＳＦ
ＥＴ、１９・・・ツェナーダイオード、２０ ・Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ、２１．２２．２３−・・抵抗。
Claims (2)
- （１）導電変調型ＭＯＳＦＥＴのドレイン・ソース間電
圧を検知する電圧検知回路と、この電圧検知回路の出力
により制御されて前記導電変調型ＭＯＳＦＥＴのゲート
・ソース間電圧を低下させる回路とを備え、前記ゲート
・ソース間電圧を低下させる回路は、ドレインがダイオ
ードを介して前記導電変調型ＭＯＳＦＥＴのゲートに接
続され、ゲートが抵抗を介して前記電圧検知回路の出力
端子に接続されたＭＯＳＦＥＴと、前記導電変調型ＭＯ
ＳＦＥＴのゲート信号発生回路の出力により制御されて
導電変調型ＭＯＳＦＥＴのオフ期間およびターンオン初
期の所定期間前記電圧検知回路の出力端子を短絡する回
路とから構成したことを特徴とする導電変調型ＭＯＳＦ
ＥＴの過電流保護回路。 - （２）前記電圧検知回路の出力端子を短絡する回路は、
前記ゲート信号発生回路の出力により駆動される、入力
部に遅延要素を含むＭＯＳインバータと、このＭＯＳイ
ンバータにより駆動されて前記電圧検知回路の出力端子
を短絡するＭＯＳＦＥＴとから構成した特許請求の範囲
第１項記載の導電変調型ＭＯＳＦＥＴの過電流保護回路
。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103308A JPH0669136B2 (ja) | 1985-05-15 | 1985-05-15 | 過電流保護機能を備えたスイッチ装置 |
| CN86103419.8A CN1004184B (zh) | 1985-05-15 | 1986-05-14 | 导电率调制型mos场效应管的过电流保护电路 |
| US06/863,515 US4719531A (en) | 1985-05-15 | 1986-05-15 | Overcurrent protective circuit for modulated-conductivity type MOSFET |
| EP86303716A EP0206505B1 (en) | 1985-05-15 | 1986-05-15 | An overcurrent protective circuit for modulated-conductivity type mosfet |
| KR1019860003830A KR900006046B1 (ko) | 1985-05-15 | 1986-05-15 | 도전변조형 mosfet의 과전류보호회로 |
| DE8686303716T DE3672910D1 (de) | 1985-05-15 | 1986-05-15 | Ueberstromschutzschaltung fuer mosfet mit leitfaehigkeitsmodulation. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103308A JPH0669136B2 (ja) | 1985-05-15 | 1985-05-15 | 過電流保護機能を備えたスイッチ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61261919A true JPS61261919A (ja) | 1986-11-20 |
| JPH0669136B2 JPH0669136B2 (ja) | 1994-08-31 |
Family
ID=14350588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60103308A Expired - Lifetime JPH0669136B2 (ja) | 1985-05-15 | 1985-05-15 | 過電流保護機能を備えたスイッチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669136B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0392530A2 (en) * | 1989-04-13 | 1990-10-17 | Mitsubishi Denki Kabushiki Kaisha | Drive circuit for an IGBT device |
| JP2010200411A (ja) * | 2009-02-23 | 2010-09-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2012070093A (ja) * | 2010-09-21 | 2012-04-05 | Lapis Semiconductor Co Ltd | 保護装置、相補型保護装置、信号出力装置、ラッチアップ阻止方法、及びプログラム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10194289A (ja) * | 1996-12-27 | 1998-07-28 | Takashi Kobayashi | 包装容器 |
-
1985
- 1985-05-15 JP JP60103308A patent/JPH0669136B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0392530A2 (en) * | 1989-04-13 | 1990-10-17 | Mitsubishi Denki Kabushiki Kaisha | Drive circuit for an IGBT device |
| JP2010200411A (ja) * | 2009-02-23 | 2010-09-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2012070093A (ja) * | 2010-09-21 | 2012-04-05 | Lapis Semiconductor Co Ltd | 保護装置、相補型保護装置、信号出力装置、ラッチアップ阻止方法、及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669136B2 (ja) | 1994-08-31 |
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