JP4091793B2 - 電圧駆動形半導体素子のゲート駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、電圧駆動形半導体素子のゲート駆動回路の改良に関する。詳しくは、比較的大きな負荷電流をスイッチングする電圧駆動形半導体素子のスイッチング時の電流の時間変化に起因して回路の配線に存在する寄生インダクタンスにより発生するサージ電圧を抑制しうる電圧駆動形半導体素子のゲート駆動回路の改良に関する。
【０００２】
【従来の技術】
電圧駆動形半導体素子は、制御端子（ゲート端子）に印加される電圧に応じて主電流が入出力される二つの端子間の抵抗が変化し流れる電流が変化するものである。電圧駆動形半導体素子として、電力用のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果形トランジスタ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等が知られている。電圧駆動形半導体素子は、スイッチング動作が高速であるという特長を有し、高周波の電力変換装置によく用いられている。しかし、電圧駆動形半導体素子のスイッチング速度が高速化されると、ターンオフ時に電圧駆動形半導体素子に印加されるサージ電圧も大きくなる。
【０００３】
サージ電圧による素子破壊を防ぐためには、スイッチング速度を遅くする、電圧マージンを大きくすることで電圧駆動形半導体素子の耐圧を高くする等が考えられる。しかし、スイッチング速度を遅くすると、スイッチング損失が大きくなる。また、電圧マージンを大きくすると、素子が高コストになるだけでなく、素子のオン抵抗が増加するため定常損失が増加する。
【０００４】
スイッチング回路の寄生インダクタンスを低減することでもサージ電圧を低減できるが、構造上の制約が存在するため、寄生インダクタンスの低減には限界がある。また、ＲＣＤスナバ等のスナバ回路を付加することで、サージ電圧を吸収する方法もあるが、部品数が増えるため、費用増や大形化を招く。
【０００５】
このような問題を解決する手段として、例えば、特開２００１−４５７４０号公報において、次のようなものが提案されている。すなわち、電圧駆動形半導体素子のターンオフ時の出力電圧を抵抗分圧回路により検出し、この抵抗分圧回路の出力電圧が所定値つまり電圧駆動形半導体素子の許容電圧以下で予め設定された値以上になると開閉制御用のＭＯＳＦＥＴを介して別の開閉素子をオフにする。別の開閉素子をオフにすることにより、電圧駆動形半導体素子のゲート−ソース間に接続された抵抗を切り離し、ゲート−ソース間の抵抗を高抵抗に切り換える。
【０００６】
ゲート−ソース間の抵抗を高抵抗に切り換えると、電圧駆動形半導体素子のゲートの容量に蓄積されたゲート電荷の放電速度が緩やかになり、ゲート−ソース間の電圧Ｖｇｓの減少速度が遅くなる。電圧Ｖｇｓの減少速度が遅くなると、電圧駆動形半導体素子を流れる電流の変化率が小さくなるので、寄生インダクタンスによる電圧上昇が抑制されるというものである。
【０００７】
【発明が解決しようとする課題】
上記のような従来のゲート抵抗を切り換える方式においては、電圧駆動形半導体素子に発生する電圧を、ドレインとソースに常時接続された抵抗分圧回路により検出している。このため、抵抗分圧回路には常に（（Ｖｄｓ）＾２）／Ｒ（ここに、Ｖｄｓ：電圧駆動形半導体素子のドレイン−ソース間の電圧、Ｒ：抵抗分圧回路の抵抗）の電力損失が生じている。
【０００８】
この電力損失を低減するには、抵抗分圧回路の抵抗Ｒを大きくする必要がある。しかし、この抵抗分圧回路の抵抗Ｒが大きいと、この電圧検出信号によって動作する上記開閉制御用のＭＯＳＦＥＴのスイッチング応答速度が遅くなり、上記別の開閉素子が開路するまでの時間が長くなり、ゲート抵抗切り換え回路の応答時間が長くなる。
【０００９】
例えば、電源電圧が１００Ｖで、開閉制御用のＭＯＳＦＥＴとしてゲートの入力容量（浮遊容量）Ｃｇｓが１００ｐＦのＭＯＳＦＥＴを使用した場合、この段での回路応答を５０ｎｓｅｃ以内にするためには、開閉制御用のＭＯＳＦＥＴのゲート−ソース間に接続する分圧抵抗Ｒ１を５００Ω以内にする必要がある。
【００１０】
電源電圧が１００Ｖのときの開閉制御用のＭＯＳＦＥＴへの入力電圧を、閾値電圧以上となる５Ｖに設定すると、分圧比は２０：１となり、開閉制御用のＭＯＳＦＥＴのゲート−ドレイン間に接続する分圧抵抗Ｒ２は９．５ｋΩとなる。
【００１１】
三相インバータでこの方式を用いる場合、各アームの平均オンデューティー比を０．５とすると、（１００）＾２／１００００×０．５×６＝３Ｗの電力損失が分圧抵抗によって発生することになる。この電力損失は、開閉制御用のＭＯＳＦＥＴのドレイン−ソース間に電圧が印加されていると、開閉制御用のＭＯＳＦＥＴを駆動するしないにかかわらず、常に発生する。
【００１２】
この発明は、上記のような問題点を解決して、電力損失が少なく、かつ電圧駆動形半導体素子のスイッチング時の電流の時間変化に起因して回路の配線に存在する寄生インダクタンスにより発生するサージ電圧を抑制しうる電圧駆動形半導体素子のゲート駆動回路を得ることを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の電圧駆動形半導体素子のゲート駆動回路は、
ゲート端子と主電流が入出力される第１及び第２の端子とを有し、ゲート端子と第１の端子との間の電圧に応じて第１及び第２の端子間を流れる主電流が変化する電圧駆動形半導体素子を制御する電圧駆動形半導体素子のゲート駆動回路であって、
電圧駆動形半導体素子のゲートに制御用電圧を供給する制御電源と、
直列に接続された第１のスイッチイング素子と第１の抵抗とを有し、ゲート端子と第１の端子との間に接続された第１の直列回路と、
直列に接続された第２のスイッチイング素子と第２の抵抗とを有し、ゲート端子と第１の端子との間に接続され、かつ、第１の直列回路に並列に接続された第２の直列回路と、
直列に接続されたトランジスタと第３の抵抗とを有し、トランジスタのコレクタ端子が制御電源に接続されエミッタ端子が第３の抵抗の一端に接続されるとともに第３の抵抗の一端が第２のスイッチイング素子の制御端子に接続され、トランジスタのベース端子に入力された電流を増幅し、第３の抵抗に通電する増幅回路と、
第２の端子とトランジスタのベース端子との間に第４の抵抗を介して接続された非線形素子とを備え、
電圧駆動形半導体素子のターンオフの際に、
第１及び第２のスイッチング素子の各制御端子に信号が与えられ第１及び第２のスイッチング素子がオン状態となり、
第１及び第２の端子間の電圧が所定の過電圧レベルまで増大すると、第３の抵抗の端子間電圧により第２のスイッチング素子をオフ状態にするものである。
【００１４】
そして、第３の抵抗の他端は、第１のスイッチング素子の制御端子に接続されたものであることを特徴とする。
【００１５】
さらに、第１の端子と非線形素子の一方の端子との間に第５の抵抗を介挿したことを特徴とする。
【００１６】
また、第５の抵抗にコンデンサを並列に接続したことを特徴とする .
【００１７】
そして、第３の抵抗の他端は、第１のスイッチイング素子と第１の抵抗との接続点に接続されたものであることを特徴とする。
【００１８】
さらに、非線形素子は、ツェナーダイオードであることを特徴とする。
【００１９】
また、電圧駆動型半導体素子は、絶縁ゲート形電界効果トランジスタであることを特徴とする。
【００２０】
【発明の実施の形態】
実施の形態１．
図１、図２はこの発明の実施の一形態を示すものであり、図１はゲート駆動回路の構成図、図２はゲート駆動回路の動作波形を示す説明図である。図１において、開閉素子Ｍ１は、電圧駆動形半導体素子としてのｎチャネル絶縁ゲート形電界効果トランジスタ（ＭＯＳＦＥＴ）であり、電流を入力するドレインＤ、電流を出力するソースＳ、及び制御電圧を印加するゲートＧの各端子を有する。
【００２１】
負荷Ｌ１は誘導性の負荷であり、負荷Ｌ１と逆並列にフリーホイールダイオードＤ１が接続されている。寄生インダクタンスＬ２は、負荷Ｌ１と開閉素子Ｍ１とを接続する配線のインダクタンスである。開閉素子Ｍ１のドレインＤは、負荷Ｌ１、寄生インダクタンスＬ２を介して直流の主電源７（電圧Ｖｃ）の陽極側に接続され、ソースＳが負極側に接続されて、閉回路を形成している。そして、ゲートＧにパルス状の駆動電圧を印加し、開閉素子Ｍ１をオン／オフ制御することにより負荷Ｌ１に所望の電力を供給することができる。
【００２２】
バイポーラトランジスタＱ１，Ｑ５はｐｎｐ形のものであり、バイポーラトランジスタＱ２，Ｑ３，Ｑ４はｎｐｎ形のものである。Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ８は抵抗である。ＺＤは非線形素子としてのツェナーダイオードであり、その降伏電圧は開閉素子Ｍ１の耐圧よりも低い所定の電圧が選定されている。９は、直流の制御電源であり、その電圧はＶｃｃである。制御信号発生手段１は、外部から入力信号が供給されると、所定のパルス幅の駆動信号としての制御信号を発生する。補助信号発生手段２は、外部から別の入力信号が供給されると、上記制御信号とは別の所定のパルス幅の補助信号を発生する。
【００２３】
制御電源９の正極と負極との間にバイポーラトランジスタＱ３、抵抗Ｒ３、抵抗Ｒ１、バイポーラトランジスタＱ１の直列回路が接続され、抵抗Ｒ３と抵抗Ｒ１との接続点は開閉素子Ｍ１のゲートＧに接続されている。制御信号発生手段１の制御信号は、バイポーラトランジスタＱ３，Ｑ１のベースに入力される。なお、抵抗Ｒ１とバイポーラトランジスタＱ１とで第１の直列回路５が構成されている。
【００２４】
また、抵抗Ｒ３と抵抗Ｒ１との接続点と、主電源７の負極との間には、抵抗Ｒ２を介してバイポーラトランジスタＱ２が接続されている。すなわち、抵抗Ｒ１とバイポーラトランジスタＱ１とで構成された第１の直列回路５と並列に、バイポーラトランジスタＱ２と抵抗Ｒ２とで構成された抵抗可変手段としての第２の直列回路６が接続されている。
【００２５】
制御電源９の正極と負極の間にバイポーラトランジスタＱ５、抵抗Ｒ８、バイポーラトランジスタＱ４の直列回路が接続され、抵抗Ｒ８とバイポーラトランジスタＱ４のコレクタとの接続点がバイポーラトランジスタＱ２のベースに接続されている。
【００２６】
バイポーラトランジスタＱ２のベースに、バイポーラトランジスタＱ５及び抵抗Ｒ８を介して制御電源９の正極から電流が供給される。補助信号発生手段２からの補助信号がバイポーラトランジスタＱ５のベースに与えられる。バイポーラトランジスタＱ４のベースには、開閉素子Ｍ１のドレイン−ソース間電圧Ｖｄｓが、ツェナーダイオードＺＤと抵抗Ｒ４とを介して入力される。
【００２７】
なお、本実施例では、電圧駆動形半導体素子としてＭＯＳＦＥＴ（開閉素子Ｍ１）を用いているが、ＩＧＢＴその他の電圧駆動形素子を用いてもよい。また、バイポーラトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５は電流駆動形のものを用いているが、応答速度が遅くなるが電圧駆動形のＭＯＳＦＥＴを用いることもできる。
【００２８】
次に、図１及び図２を用いて開閉素子Ｍ１のターンオフ時の動作を説明する。ここでは、抵抗Ｒ１の抵抗値＞＞抵抗Ｒ２の抵抗値とし、ツェナーダイオードＺＤの降伏電圧を、主電源７の電圧Ｖｃよりも高い所定の検出電圧値（Ｖｃ＋ΔＶｃ）（ΔＶｃは所定の正の電圧）に設定するとする。開閉素子Ｍ１をターンオフするには、開閉素子Ｍ１のゲート−ソース間容量Ｃｇｓに蓄積されている電荷を放電するとともにゲート−ドレイン間の容量Ｃｇｄを充電すればよい。以下に、いくつかの区間に分けて説明する。
【００２９】
図２において横軸は時間軸であるが、ｔ１の区間においては開閉素子Ｍ１はターンオンしている。このｔ１の区間では、制御信号と補助信号はハイレベル（高電位）であり、バイポーラトランジスタＱ１はオフ、バイポーラトランジスタＱ３はオンしている。また、バイポーラトランジスタＱ５はオフしているため、バイポーラトランジスタＱ２のベース電位はローレベル（低電位）となり、バイポーラトランジスタＱ２もオフしている。
【００３０】
また、このｔ１の区間において、開閉素子Ｍ１のドレイン−ソース間電圧Ｖｄｓは数Ｖ以下であるため、ツェナーダイオードＺＤやトランジスタＱ４のベースには電流は流れず、トランジスタＱ４はオフ状態であり、開閉素子Ｍ１のゲート−ソース間のインピーダンスは高い状態である。
【００３１】
従って、ｔ１の区間においてオンしている素子はバイポーラトランジスタＱ３だけであるため、開閉素子Ｍ１のゲートには制御電源９の電圧Ｖｃｃが印加されている。なお、このｔ１の区間のバイポーラトランジスタＱ２のベース電位を安定させるため、実際の回路では、バイポーラトランジスタＱ２のベース−エミッタ間に、抵抗を接続しておくのが望ましい。
【００３２】
次に、ｔ２の区間において、開閉素子Ｍ１をターンオフするために、制御信号及び補助信号をローレベルに切り替える。このｔ２の区間では，容量Ｃｇｓの蓄積電荷が放電されることで，ゲート−ソース間の電圧Ｖｇｓが低下する。制御信号及び補助信号がハイレベルからローレベルとなるため、バイポーラトランジスタＱ３がオフ、バイポーラトランジスタＱ１がオンとなる。
【００３３】
また、補助信号もハイレベルからローレベルとなるため、バイポーラトランジスタＱ５がオンし、バイポーラトランジスタＱ２もオンとなる。これにより、開閉素子Ｍ１のゲート−ソース間の容量Ｃｇｓの蓄積電荷が抵抗Ｒ１と抵抗Ｒ２との二つの経路にて急速に放電されることになりゲート電流ＪＧは図２の区間ｔ２に示すようになり、ゲート−ソース間の電圧Ｖｇｓが急速に低下する。
【００３４】
ゲート−ソース間の電圧Ｖｇｓがある値まで低下し、開閉素子Ｍ１が線形領域から飽和領域になるｔ３の区間に至ると、ドレイン−ソース間電圧のＶｄｓが上昇し始め、それと同時にゲート−ドレイン間の容量Ｃｇｄを充電するための変位電流が流れ始める。この変位電流は電圧Ｖｄｓ＞電圧Ｖｇｓであるため、開閉素子Ｍ１のドレインからゲートの方向へ流れる。従って、第１の直列回路５及び第２の直列回路６には、容量Ｃｇｓに蓄積された電荷を放電する放電電流と、容量Ｃｇｄを充電する充電電流の和であるゲート電流ＪＧ（区間ｔ３）が流れる。なお、このときの容量Ｃｇｓの蓄積電荷の放電電流は微小であるため、電圧Ｖｇｓはほぼ一定値に保たれる。
【００３５】
以上のように、ｔ２及びｔ３の区間における開閉素子Ｍ１の容量Ｃｇｓの蓄積電荷の放電経路及び容量Ｃｇｄの変位電流の通電経路は、抵抗Ｒ１と抵抗Ｒ２の２つの経路を有することになり、高速な放電及び充電が行われ、ゲート−ソース間の電圧Ｖｇｓが急激に減少して、急速なスイッチングが可能となる。その結果、ｔ２及びｔ３の区間における開閉素子Ｍ１のスイッチング時間は短くなり、この区間でのスイッチング損失も小さな値となる。
【００３６】
ｔ４の区間において、電圧Ｖｄｓが電源電圧Ｖｃまで上昇すると、開閉素子Ｍ１を流れていた電流がフリーホイールダイオードＤ１に転流し始めることにより、開閉素子Ｍ１のドレイン電流が減少し始める。開閉素子Ｍ１のドレイン電流が減少し始めると、その電流変化率と寄生インダクタンスＬ２に比例したサージ電圧が開閉素子Ｍ１に印加される。
【００３７】
このｔ４の区間において、開閉素子Ｍ１のドレイン−ソース間電圧Ｖｄｓが、過電圧検出レベルである検出電圧値（Ｖｃ＋ΔＶｃ）まで上昇すると、ツェナーダイオードＺＤの降伏電圧を越えるので、そのインピーダンスが急減し、ツェナーダイオードＺＤを通ってバイポーラトランジスタＱ４に電流信号としてのベース電流が供給される。すると、バイポーラトランジスタＱ４はオンし、バイポーラトランジスタＱ２はオフとなり、抵抗Ｒ２とバイポーラトランジスタＱ２とが直列にされた第２の直列回路６を流れる電流は零になる。
【００３８】
バイポーラトランジスタＱ２がオフとなると、開閉素子Ｍ１の容量Ｃｇｓの蓄積電荷の放電経路及び容量Ｃｇｄの変位電流の通電経路は、抵抗Ｒ１を経由する第１の抵抗回路５だけとなり、開閉素子Ｍ１の容量Ｃｇｓの蓄積電荷の放電速度及び容量Ｃｇｄの充電速度が抵抗Ｒ１の抵抗値によって制限される。このように、バイポーラトランジスタＱ２がオフとなることにより、ゲート電流ＪＧは区間ｔ４の途中から急減する。このため、開閉素子Ｍ１のドレイン電流の電流変化率が減少し、サージ電圧が開閉素子Ｍ１の定格電圧以下の電圧に抑制される。
【００３９】
なお、ｔ４の区間に示した時間Ｔｄは、ツェナーダイオードＺＤが動作してツェナーダイオードＺＤのインピーダンスが急減してツェナーダイオードＺＤを流れる電流が急増して電流信号が発信されてからバイポーラトランジスタＱ２がオフとなるまでの応答遅れ時間である。この間に電圧Ｖｄｓが図２に示すように上昇するが、これについては後述する。そして、このｔ４の区間において、電圧Ｖｄｓの上昇がなくなると、容量Ｃｇｄを流れる電流が無くなり、容量Ｃｇｓに残った蓄積電荷だけが放電される。その結果、電圧Ｖｇｓが再び低下し開閉素子Ｍ１の閾値電圧Ｖｔｈを下回るとターンオフ動作が完了する。
【００４０】
これら一連のターンオフ動作が終了した後のｔ５の区間において、補助信号をハイレベルとし、バイポーラトランジスタＱ５をオフすることにより、制御電源９からバイポーラトランジスタＱ５、抵抗Ｒ８、バイポーラトランジスタＱ２を流れる不要な電流を遮断し、回路の損失を少なくする。
【００４１】
ところで、これら一連のスイッチング動作は、スイッチング損失を低減するため、通常数百ｎｓｅｃ〜数μｓｅｃの非常に短時間で完了させる。特に、電圧Ｖｄｓが急激に上昇するｔ３の区間のスイッチング損失は、そのスイッチング時間ｔ３にほぼ比例する。したがって、ｔ３の区間でのスイッチング損失を低減するためには、抵抗Ｒ２を低くすることで開閉素子Ｍ１のドレイン−ソース間の電圧Ｖｄｓの時間変化率ｄ（Ｖｄｓ）／ｄｔを大きくし、ｔ３をできるだけ短くする必要がある。
【００４２】
一方、上述のようにゲート駆動条件切り換え回路の抵抗を切り換える切り換え手段であるバイポーラトランジスタＱ４，Ｑ２には、ツェナーダイオードＺＤから検出信号が入ってから実際に動作するまでの応答遅れ時間Ｔｄ（図２）が存在する。応答遅れ時間Ｔｄが存在すると、バイポーラトランジスタＱ２と抵抗Ｒ２の第２の直列回路６が動作するときの開閉素子Ｍ１のドレイン−ソース間電圧Ｖｄｓは、Ｖｃ＋ΔＶｃ＋（ｄ（Ｖｄｓ）／ｄｔ）×Ｔｄとなる。
【００４３】
従って、応答遅れ時間Ｔｄが大きいと、ｄ（Ｖｄｓ）／ｄｔを低く抑えざるを得ず、スイッチング損失が増大してしまう。それゆえ、電圧Ｖｄｓが検出電圧に達してからゲート駆動条件を切り換えるまでの、すなわちバイポーラトランジスタＱ２がオフするまでの応答遅れ時間Ｔｄは、できるだけ小さくするように、例えば数十ｎｓｅｃ〜１００ｎｓｅｃ程度で、高速動作させるのが望ましい。
【００４４】
本実施の形態では、開閉素子Ｍ１のドレイン−ソース間の電圧Ｖｄｓの過電圧の検出結果を、ツェナーダイオードＺＤを用いて電流信号とし、電流駆動形素子であるバイポーラトランジスタＱ４に入力している。バイポーラトランジスタのスイッチング特性は少数キャリアの注入、拡散、再結合等の半導体内部の素子特性で決まる。これに対し、電圧駆動形素子であるＭＯＳＦＥＴでは、ゲートの入力容量Ｃｇｓを充電して電圧Ｖｇｓを閾値電圧まで上げるための動作遅れが必ず発生する。
【００４５】
このため、ツェナーダイオードＺＤが過電圧により動作して発生する電流信号に対する応答速度は、ＭＯＳＦＥＴよりも高速のバイポーラトランジスタで構成した方が速く、数十ｎｓｅｃ〜１００ｎｓｅｃでの回路動作が可能である。
【００４６】
また、本実施の形態では、ゲート駆動条件を切り換えるためのツェナーダイオードＺＤによる検出電圧値（Ｖｃ＋ΔＶｃ）を、電源電圧Ｖｃを越える任意の電圧値に設定することができる。従って、ゲート駆動能力が低下するのは、すなわちゲート電流が制限されるのは電圧Ｖｄｓが検出電圧値（Ｖｃ＋ΔＶｃ）を越える期間だけである。
【００４７】
このため、開閉素子Ｍ１のＶｄｓが検出電圧に達するまでは高速スイッチングが可能であり、スイッチング損失を低減することが可能である。さらに、開閉素子Ｍ１を定格電流の数十％程度で駆動する状態や主電源７の電圧Ｖｃが低下した状態等の、サージ電圧が検出電圧値を越えない条件下では、常にゲート駆動能力は高い状態であるため、低損失のゲート駆動回路を得ることが可能である。
【００４８】
また、本実施の形態では、開閉素子Ｍ１のドレイン−ソース間の電圧Ｖｄｓの電圧検出回路をツェナーダイオードＺＤで行っているため、抵抗分圧を使用したときのような定常的な損失は発生しない。これにより、ゲート駆動回路自身も低損失にすることが可能である。
【００４９】
なお、本実施の形態では、ゲート駆動条件、すなわち開閉素子Ｍ１のゲート−ソース間の抵抗を、抵抗Ｒ１に抵抗Ｒ２を並列に接続する場合と、抵抗Ｒ１単独にする場合の、二つの場合について示した。しかし、開閉素子Ｍ１のゲート−ソース間に、バイポーラトランジスタやＭＯＳＦＥＴ等による開閉手段と抵抗との直列回路による放電回路の数を増やし、ゲート駆動条件を３条件以上に変えるようにしてもよい。
【００５０】
上記複数の放電回路の開閉手段であるバイポーラトランジスタやＭＯＳＦＥＴへ与える制御信号は、開閉素子Ｍ１に印加される電圧を異なる降伏電圧を有する複数のツェナーダイオードを用いて検出して与えてもよいし、一つのツェナーダイオードと複数の遅延回路にて与えるようにしてもよい。
【００５１】
なお、本実施の形態では、ｔ５の区間において補助信号をハイレベルとし、バイポーラトランジスタＱ５、抵抗Ｒ８、バイポーラトランジスタＱ２を流れる電流を無くし、損失の低減を図るものを示した。しかし、補助信号をローレベルとしたままであってもよい。補助信号をローレベルとしたままの場合は、以下のような利点がある。
【００５２】
この条件では、開閉素子Ｍ１がオフ状態において、バイポーラトランジスタＱ２がオンしているため、開閉素子Ｍ１のゲート−ソース間を低い抵抗値を持つ抵抗Ｒ２で短絡することになる。そのため、外乱ノイズが混入した場合においても、開閉素子Ｍ１のゲート−ソース間の電圧変動は少なく、外乱ノイズに対する耐量が向上する。
【００５３】
特に、パワー回路と制御回路が近接配置されるＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）や大容量のインバータ回路では、スイッチング時に発生する電磁ノイズが大きいため、有効な手段である。この場合、バイポーラトランジスタＱ５のベースには、補助信号ではなく制御信号を入力すればよい。このような構成とすることにより制御信号及び補助信号を一つに集約することが可能である。
【００５４】
このように本実施の形態によれば、開閉素子Ｍ１を開閉制御するための制御信号及び補助信号を与えるだけで、ゲート駆動条件の切り換えが可能であり、簡易な構成で低コストで低損失のゲート駆動回路を得ることができる。
【００５５】
実施の形態２．
図３、図４は、この発明の他の実施の形態を示すものであり、図３はゲート駆動回路の構成図、図４はゲート駆動回路の動作波形を示す説明図である。図３において、バイポーラトランジスタＱ１，Ｑ２はｐｎｐ形のものであり、バイポーラトランジスタＱ３，Ｑ４はｎｐｎ形のものである。Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５は抵抗である。
【００５６】
ＺＤはツェナーダイオードであり、その降伏電圧は開閉素子Ｍ１の耐圧より低い所定の電圧に選定されている。直流の制御電源９の電圧はＶｃｃである。制御信号発生手段１は、外部から入力信号が供給されると、所定のパルス幅の駆動信号としての制御信号を発生する。
【００５７】
制御電源９の正極と負極との間にバイポーラトランジスタＱ３、抵抗Ｒ３、抵抗Ｒ１、バイポーラトランジスタＱ１の直列回路が接続され、抵抗Ｒ３と抵抗Ｒ１との接続点は開閉素子Ｍ１のゲートＧに接続されている。制御信号発生手段１の制御信号は、バイポーラトランジスタＱ３，Ｑ１のベースに入力される。
【００５８】
また、抵抗Ｒ３と抵抗Ｒ１との接続点と、主電源７の負極との間には、抵抗Ｒ２を介してバイポーラトランジスタＱ２が接続されている。すなわち、抵抗Ｒ１とバイポーラトランジスタＱ１とで構成される第１の直列回路５と並列に、バイポーラトランジスタＱ２と抵抗Ｒ２とで構成される第２の直列回路６が接続されている。バイポーラトランジスタＱ４は制御電源９の正極とバイポーラトランジスタＱ２のベースとの間に挿入され、そのコレクタが制御電源９の陽極側に接続され、エミッタがバイポーラトランジスタＱ２のベースに接続されている。
【００５９】
バイポーラトランジスタＱ４のエミッタは、抵抗Ｒ５を介してバイポーラトランジスタＱ１のベースに接続されている。バイポーラトランジスタＱ４のベースには、開閉素子Ｍ１のドレイン−ソース間電圧Ｖｄｓが、ツェナーダイオードＺＤと抵抗Ｒ４とを介して入力される。
その他の構成については、図１に示した実施の形態１と同様のものであるので、相当するものに同じ符号を付して説明を省略する。
【００６０】
次に、図３と図４を用いて、開閉素子Ｍ１のターンオフ動作について説明する。ターンオフ動作は、図１に示したものとほぼ同様であるが、異なる点について簡単に説明する。図４において、ｔ１の区間においては開閉素子Ｍ１はターンオンしている。このｔ１の区間では、制御信号はハイレベルであり、バイポーラトランジスタＱ３はオン、バイポーラトランジスタＱ１はオフしている。また、バイポーラトランジスタＱ４はオフしているため、バイポーラトランジスタＱ２のベース電位はローレベルとなり、バイポーラトランジスタＱ２もオフしている。
【００６１】
また、このｔ１の区間において、開閉素子Ｍ１のドレイン−ソース間電圧Ｖｄｓは数Ｖ以下であるため、ツェナーダイオードＺＤやトランジスタＱ４のベースには電流が流れず、トランジスタＱ４はオフ状態である。また、制御信号がハイレベルであるため、トランジスタＱ２のベース電位はハイレベルとなり、Ｑ２はオフしており、開閉素子Ｍ１のゲート−ソース間のインピーダンスは高い状態である。
【００６２】
次に、ｔ２の区間において、開閉素子Ｍ１をターンオフするために、制御信号をローレベルに切り替える。制御信号がハイレベルからローレベルとなるため、バイポーラトランジスタＱ３がオフ、バイポーラトランジスタＱ１がオンとなる。また、バイポーラトランジスタＱ２のベース電位もローレベルとなるため、バイポーラトランジスタＱ２もオンとなる。
【００６３】
これにより、開閉素子Ｍ１のゲート−ソース間の容量Ｃｇｓの蓄積電荷が抵抗Ｒ１と抵抗Ｒ２との二つの経路にて急速に放電されることになり、ゲート−ソース間の電圧Ｖｇｓが急速に低下する。ゲート−ソース間の電圧Ｖｇｓがある値まで低下しｔ３の区間に至ると、ドレイン−ソース間電圧のＶｄｓが上昇し始め、それと同時にゲート−ドレイン間の容量Ｃｇｄを充電するための変位電流が抵抗Ｒ１を有する第１の直列回路５及び抵抗Ｒ２を有する第２の直列回路６に並列に流れる。
【００６４】
以上のように、ｔ２及びｔ３の区間における開閉素子Ｍ１の容量Ｃｇｓの蓄積電荷の放電経路及び容量Ｃｇｄの変位電流の通電経路は、抵抗Ｒ１と抵抗Ｒ２の２つの経路を有することになり、ゲートＧからソースＳへ大きなゲート電流ＪＧが流れ、高速な放電及び充電が行われ、急速なスイッチングが可能となる。
【００６５】
その後のｔ３の区間における動作は、図１に示したものと同様である。
このｔ４の区間において、開閉素子Ｍ１のドレイン−ソース間電圧Ｖｄｓが、過電圧検出レベルである（Ｖｃ＋ΔＶｃ）まで上昇すると、ツェナーダイオードＺＤのアノード及びカソードの二つの端子間のインピーダンスが急減し、ツェナーダイオードＺＤから抵抗Ｒ４を通ってバイポーラトランジスタＱ４に電流信号としてのベース電流が供給される。すると、トランジスタＱ４はオンし、制御電源１から抵抗Ｒ５へ電流が流れるため、抵抗Ｒ５に電圧が発生し、トランジスタＱ２のベース電位が上昇し、トランジスタＱ２はオフする。
【００６６】
バイポーラトランジスタＱ２がオフとなると、開閉素子Ｍ１のゲート−ソース間の容量Ｃｇｓに蓄積された電荷の放電経路及びゲート−ドレイン間の容量Ｃｇｄを充電する変位電流の通電経路は、抵抗Ｒ１を有する第１の直列回路５だけとなる。このため、開閉素子Ｍ１のゲート電流ＪＧは、区間ｔ４の途中から図４に示すように急減する。その結果、開閉素子Ｍ１のドレイン電流の電流変化率が減少し、サージ電圧が開閉素子Ｍ１の定格電圧以下に抑制される。このサージ電圧は、回路定数例えば抵抗Ｒ２の大きさを変更することにより、所望の値に抑制することが可能である。
【００６７】
そして、このｔ４の区間において、電圧Ｖｄｓの上昇がなくなると容量Ｃｇｄを流れる電流が無くなり、容量Ｃｇｓに残った蓄積電荷が放電される。その結果、電圧Ｖｇｓが再び低下し、開閉素子Ｍ１の閾値電圧Ｖｔｈを下回るとターンオフ動作が完了する。
【００６８】
なお、これら一連のターンオフ動作が終了すると、ツェナーダイオードＺＤからバイポーラトランジスタＱ４にベース電流が供給されなくなるので、バイポーラトランジスタＱ４はオフし、バイポーラトランジスタＱ２もオフするので、抵抗Ｒ５を流れる電流もなくなる。従って、電力損失が発生しない。
【００６９】
このように本実施の形態によれば、開閉素子Ｍ１を開閉制御するための制御信号を与えるだけであり、開閉素子Ｍ１のドレイン−ソース間の電圧が所定値を越えるとツェナーダイオードＺＤが動作してゲート駆動条件を切り換えるので、簡易な構成で低損失で、開閉素子Ｍ１に印加されるサージ電圧を抑制できるゲート駆動回路を得ることができる。
【００７０】
実施の形態３．
図５は、さらにこの発明の他の実施の形態を示すゲート駆動回路の構成図である。この実施の形態においては、ツェナーダイオードＺＤのアノードと開閉素子Ｍ１のソースＳ間に、バイパス用抵抗Ｒ６を接続している。その他の構成については、図３に示した実施の形態と同様のものであるので、相当するものに同じ符号を付して説明を省略する。このような構成にすることにより、信頼性の高いゲート駆動回路を提供することが可能になる。
【００７１】
以下、動作について説明する。
通常、ツェナーダイオードＺＤのアノード−カソード間には、浮遊容量Ｃｚｄが存在する。浮遊容量Ｃｚｄが存在すると、ターンオフ時に開閉素子Ｍ１のドレイン−ソース間の電圧Ｖｄｓが上昇するｔ３の区間（図４参照）において、ツェナーダイオードＺＤのアノード−カソード間の電圧Ｖｚｄが上昇し、浮遊容量Ｃｚｄには、Ｃｚｄ×ｄ（Ｖｚｄ）／ｄｔの変位電流が流れる。
【００７２】
バイパス用抵抗Ｒ６がないと、変位電流は全てバイポーラトランジスタＱ４のベースに流れ込み、この変位電流が所定値を越えると、バイポーラトランジスタＱ４がオンしてしまう。バイポーラトランジスタＱ４がオンすると、開閉素子Ｍ１のドレイン−ソース間の電圧Ｖｄｓが所望の設定電圧に達する前にゲート駆動条件が切り換わるため、時間ｔ３が長くなり、スイッチング損失が大幅に増加するおそれがある。
【００７３】
この実施の形態では、バイパス用抵抗Ｒ６をツェナーダイオードのアノードと開閉素子Ｍ１のソース間に接続することにより、浮遊容量Ｃｚｄを流れる変位電流をＲ６にバイパスすることが可能となる。このバイパス用抵抗Ｒ６の抵抗値によって、バイポーラトランジスタＱ４のベースに流れ込む電流量を調整することができ、変位電流による誤動作を防止することが可能となる。
【００７４】
以上のように、この実施の形態によれば、ツェナーダイオードＺＤの浮遊容量を流れる変位電流による誤動作を防止することができるため、信頼性の高いゲート駆動回路を得ることができる。
【００７５】
実施の形態４．
図６は、さらにこの発明の他の実施の形態を示すゲート駆動回路の構成図である。この実施の形態においては、ツェナーダイオードのアノードと開閉素子Ｍ１のソース端子間に、バイパス用抵抗Ｒ６とバイパス用コンデンサＣ１とを並列に接続している。このような構成とすることにより、信頼性の更に高いゲート駆動回路を提供することが可能となる。以下、動作について説明する。
【００７６】
図５に示した実施の形態では、開閉素子Ｍ１のドレイン−ソース間の電圧が所定値を越えたときにツェナーダイオードＺＤに流れる電流である電流信号もバイパス用抵抗Ｒ６にバイパスされるため、バイポーラトランジスタＱ４の実質的な増幅作用が減少することになる。このため、浮遊容量Ｃｚｄの変位電流による誤動作を防止し、かつ開閉素子Ｍ１のドレイン−ソース間の電圧Ｖｄｓを検出してゲート駆動条件の切り換えを行なうためには、抵抗Ｒ４やバイパス用抵抗Ｒ６等の回路定数の選択幅が限られていた。また、最適な回路定数を選択しても、バイポーラトランジスタＱ２へのベース電流が減少するため、ゲート駆動条件の切り換え回路の応答遅れ時間が長くなるおそれがあった。
【００７７】
この実施の形態では、バイパス用抵抗Ｒ６と並列にバイパス用コンデンサＣ１を接続することにより、バイパス用抵抗Ｒ６とバイパス用コンデンサＣ１とで構成されたバイパス回路の、高周波領域におけるインピーダンスを低減している。これにより、ツェナーダイオードＺＤの浮遊容量Ｃｚｄの変位電流は高周波成分が大きいのでバイパス用コンデンサＣ１に流れるが、過電圧検出信号である電流信号は低周波成分が大きいのでバイパス用コンデンサＣ１にはほとんど流れない。
【００７８】
その結果、バイポーラトランジスタＱ４の実質的な増幅作用を損なうことなく、ツェナーダイオードＺＤの浮遊容量による誤動作を防止することができ、さらに信頼性の高いゲート駆動回路を得ることができる。
なお、この実施の形態においては、バイパス用コンデンサＣ１と並列にバイパス用抵抗Ｒ６を接続しているが、バイパス用コンデンサＣ１だけを接続しても、同様の効果を奏する。
【００７９】
実施の形態５．
図７は、さらにこの発明の他の実施の形態を示すゲート駆動回路の構成図である。この実施の形態では、図３に示した実施の形態に比し、抵抗Ｒ５の一方の端子をバイポーラトランジスタＱ１のエミッタと抵抗Ｒ１とに接続している点が異なる。その他の構成については、図１に示した実施の形態１と同様のものであるので、相当するものに同じ符号を付して説明を省略する。
動作、作用、効果については、図３に示したものと同様であり、このような形態とすることも可能である。
【００８０】
実施の形態６．
図８は、さらにこの発明の他の実施の形態を示すゲート駆動回路の構成図である。この実施の形態では、図３に示した実施の形態に比し、開閉素子Ｍ１のドレイン−ソース間の過電圧をツェナーダイオードＺＤで検出して、ツェナーダイオードＺＤを流れる電流を抵抗Ｒ４を介して、バイポーラトランジスタＱ２のベースに直接供給している点が異なる。すなわち、図３における増幅器としてのバイポーラトランジスタＱ４を省いている。
【００８１】
次に、回路動作について説明する。開閉素子Ｍ１のゲートを駆動する制御信号が入力され、バイポーラトランジスタＱ１，Ｑ２がオンして開閉素子Ｍ１のゲート−ソース間に抵抗Ｒ１，Ｒ２が接続され、開閉素子Ｍ１のゲート電圧が低下し、開閉素子Ｍ１のドレイン−ソース間の電圧Ｖｄｓが上昇するまでの動作は、図３の実施の形態と同じである。電圧Ｖｄｓが、過電圧検出レベルに達すると、ツェナーダイオードＺＤを介して抵抗Ｒ４と抵抗Ｒ５とに直列に電流が流れ、抵抗Ｒ５の端子間には電圧が発生する。
【００８２】
抵抗Ｒ５の端子間の電圧によりバイポーラトランジスタＱ２のベース電位がコレクタ電位近くまで上昇すると、バイポーラトランジスタＱ２はオフし、ゲートオフ抵抗は抵抗Ｒ１を含む第１の直列回路５の１経路のみとなり、開閉素子Ｍ１のドレイン電流の電流変化率が減少し、サージ電圧が抑制される。
【００８３】
このように、本実施の形態によれば、図３におけるバイポーラトランジスタＱ４を省いて、専用のＩＣや制御信号を付加することなく少ない部品点数でゲート駆動条件の切り換え動作が可能であり、構成が簡素になり低コストで低損失の駆動回路を得ることができる。
【００８４】
なお、上記図７及び図８に示した実施の形態においても、図５に示したバイパス用抵抗Ｒ６や、図６に示したバイパス用抵抗Ｒ６とバイパス用コンデンサＣ１との並列回路を設ければ、ツェナーダイオードＺＤの浮遊容量を流れる変位電流による誤動作を防止することができるため、信頼性の高いゲート駆動回路を得ることができる。
また、以上の各実施の形態において、抵抗Ｒ２としてバイポーラトランジスタＱ２の内部抵抗や配線抵抗を利用するものであってもよい。
【００８５】
以上の各実施の形態においては、開閉素子Ｍ１のドレイン−ソース間の過電圧を検出する非線形素子としてツェナーダイオードＺＤを用いるものを示したが、他の非線形素子を使用するものであっても同様の効果を奏する。
【００８６】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に記載されるような効果を奏する。
【００８７】
本発明の電圧駆動形半導体素子のゲート駆動回路は、
ゲート端子と主電流が入出力される第１及び第２の端子とを有し、ゲート端子と第１の端子との間の電圧に応じて第１及び第２の端子間を流れる主電流が変化する電圧駆動形半導体素子を制御する電圧駆動形半導体素子のゲート駆動回路であって、
電圧駆動形半導体素子のゲートに制御用電圧を供給する制御電源と、
直列に接続された第１のスイッチイング素子と第１の抵抗とを有し、ゲート端子と第１の端子との間に接続された第１の直列回路と、
直列に接続された第２のスイッチイング素子と第２の抵抗とを有し、ゲート端子と第１の端子との間に接続され、かつ、第１の直列回路に並列に接続された第２の直列回路と、
直列に接続されたトランジスタと第３の抵抗とを有し、トランジスタのコレクタ端子が制御電源に接続されエミッタ端子が第３の抵抗の一端に接続されるとともに第３の抵抗の一端が第２のスイッチイング素子の制御端子に接続され、トランジスタのベース端子に入力された電流を増幅し、第３の抵抗に通電する増幅回路と、
第２の端子とトランジスタのベース端子との間に第４の抵抗を介して接続された非線形素子とを備え、
電圧駆動形半導体素子のターンオフの際に、
第１及び第２のスイッチング素子の各制御端子に信号が与えられ第１及び第２のスイッチング素子がオン状態となり、
第１及び第２の端子間の電圧が所定の過電圧レベルまで増大すると、第３の抵抗の端子間電圧により第２のスイッチング素子をオフ状態にするものであるので、
非線形素子は印加される電圧が所定値を越えるまでは動作せず大きな電流が流れないので、電圧駆動形半導体素子に発生する電圧を検出するための消費電力を小さくできるとともに、印加される電圧が所定値を越えると動作してゲート端子と第１の端子間の電圧の減少速度を抑制するので電圧駆動形半導体素子のスイッチング時に発生するサージ電圧を抑制できる。
【００８８】
そして、第３の抵抗の他端は、第１のスイッチング素子の制御端子に接続されたものであることを特徴とするので、
簡易な構成で低損失で、電圧駆動形半導体素子に印加されるサージ電圧を抑制できる。
【００８９】
さらに、第１の端子と非線形素子の一方の端子との間に第５の抵抗を介挿したことを特徴とするので、
非線形素子に存在する浮遊容量を流れる変位電流が第５の抵抗によって分流されるので変位電流による増幅手段の誤動作を防止でき、信頼性を向上させることができる。
【００９０】
また、第５の抵抗にコンデンサを並列に接続したことを特徴とするので、
非線形素子に存在する浮遊容量を流れる変位電流がコンデンサによっても分流されるので変位電流による増幅手段の誤動作を防止でき、信頼性を向上させることができる。
【００９１】
そして、第３の抵抗の他端は、第１のスイッチイング素子と第１の抵抗との接続点に接続されたものであることを特徴とするので、
このような接続によっても、簡易な構成で低損失で、電圧駆動形半導体素子に印加されるサージ電圧を抑制できる。
【００９２】
さらに、非線形素子は、ツェナーダイオードであることを特徴とするので、
ツェナーダイオードはその降伏電圧を越える電圧が印加されると急激にそのインピーダンスが減少するので、電圧駆動形半導体素子のスイッチング時に発生する電圧を検出する非線形素子として用いることができる。
【００９３】
また、電圧駆動型半導体素子は、絶縁ゲート形電界効果トランジスタであることを特徴とするので、
絶縁ゲート形電界効果トランジスタを用いると、動作速度が速く周波数特性の優れたものとなる。
【図面の簡単な説明】
【図１】 この発明の実施の一形態を示すゲート駆動回路の構成図である。
【図２】 図１のゲート駆動回路の動作波形を示す説明図である。
【図３】 さらに、この発明の実施の一形態を示すゲート駆動回路の構成図である。
【図４】 図３のゲート駆動回路の動作波形を示す説明図である。
【図５】 さらに、この発明の実施の一形態を示すゲート駆動回路の構成図である。
【図６】 さらに、この発明の実施の一形態を示すゲート駆動回路の構成図である。
【図７】 さらに、この発明の実施の一形態を示すゲート駆動回路の構成図である。
【図８】 さらに、この発明の実施の一形態を示すゲート駆動回路の構成図である。
【符号の説明】
１ 制御信号発生手段、２ 補助信号発生手段、５，６ 第１及び第２の直列回路、
Ｍ１ 開閉素子、Ｑ１〜Ｑ５ バイポーラトランジスタ、Ｒ１〜Ｒ５，Ｒ８ 抵抗、
ＺＤ ツェナーダイオード、Ｌ１ 負荷、Ｌ２ 寄生インダクタンス、
Ｒ６ バイパス用抵抗、Ｃ１ バイパス用コンデンサ。
【発明の属する技術分野】
この発明は、電圧駆動形半導体素子のゲート駆動回路の改良に関する。詳しくは、比較的大きな負荷電流をスイッチングする電圧駆動形半導体素子のスイッチング時の電流の時間変化に起因して回路の配線に存在する寄生インダクタンスにより発生するサージ電圧を抑制しうる電圧駆動形半導体素子のゲート駆動回路の改良に関する。
【０００２】
【従来の技術】
電圧駆動形半導体素子は、制御端子（ゲート端子）に印加される電圧に応じて主電流が入出力される二つの端子間の抵抗が変化し流れる電流が変化するものである。電圧駆動形半導体素子として、電力用のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果形トランジスタ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等が知られている。電圧駆動形半導体素子は、スイッチング動作が高速であるという特長を有し、高周波の電力変換装置によく用いられている。しかし、電圧駆動形半導体素子のスイッチング速度が高速化されると、ターンオフ時に電圧駆動形半導体素子に印加されるサージ電圧も大きくなる。
【０００３】
サージ電圧による素子破壊を防ぐためには、スイッチング速度を遅くする、電圧マージンを大きくすることで電圧駆動形半導体素子の耐圧を高くする等が考えられる。しかし、スイッチング速度を遅くすると、スイッチング損失が大きくなる。また、電圧マージンを大きくすると、素子が高コストになるだけでなく、素子のオン抵抗が増加するため定常損失が増加する。
【０００４】
スイッチング回路の寄生インダクタンスを低減することでもサージ電圧を低減できるが、構造上の制約が存在するため、寄生インダクタンスの低減には限界がある。また、ＲＣＤスナバ等のスナバ回路を付加することで、サージ電圧を吸収する方法もあるが、部品数が増えるため、費用増や大形化を招く。
【０００５】
このような問題を解決する手段として、例えば、特開２００１−４５７４０号公報において、次のようなものが提案されている。すなわち、電圧駆動形半導体素子のターンオフ時の出力電圧を抵抗分圧回路により検出し、この抵抗分圧回路の出力電圧が所定値つまり電圧駆動形半導体素子の許容電圧以下で予め設定された値以上になると開閉制御用のＭＯＳＦＥＴを介して別の開閉素子をオフにする。別の開閉素子をオフにすることにより、電圧駆動形半導体素子のゲート−ソース間に接続された抵抗を切り離し、ゲート−ソース間の抵抗を高抵抗に切り換える。
【０００６】
ゲート−ソース間の抵抗を高抵抗に切り換えると、電圧駆動形半導体素子のゲートの容量に蓄積されたゲート電荷の放電速度が緩やかになり、ゲート−ソース間の電圧Ｖｇｓの減少速度が遅くなる。電圧Ｖｇｓの減少速度が遅くなると、電圧駆動形半導体素子を流れる電流の変化率が小さくなるので、寄生インダクタンスによる電圧上昇が抑制されるというものである。
【０００７】
【発明が解決しようとする課題】
上記のような従来のゲート抵抗を切り換える方式においては、電圧駆動形半導体素子に発生する電圧を、ドレインとソースに常時接続された抵抗分圧回路により検出している。このため、抵抗分圧回路には常に（（Ｖｄｓ）＾２）／Ｒ（ここに、Ｖｄｓ：電圧駆動形半導体素子のドレイン−ソース間の電圧、Ｒ：抵抗分圧回路の抵抗）の電力損失が生じている。
【０００８】
この電力損失を低減するには、抵抗分圧回路の抵抗Ｒを大きくする必要がある。しかし、この抵抗分圧回路の抵抗Ｒが大きいと、この電圧検出信号によって動作する上記開閉制御用のＭＯＳＦＥＴのスイッチング応答速度が遅くなり、上記別の開閉素子が開路するまでの時間が長くなり、ゲート抵抗切り換え回路の応答時間が長くなる。
【０００９】
例えば、電源電圧が１００Ｖで、開閉制御用のＭＯＳＦＥＴとしてゲートの入力容量（浮遊容量）Ｃｇｓが１００ｐＦのＭＯＳＦＥＴを使用した場合、この段での回路応答を５０ｎｓｅｃ以内にするためには、開閉制御用のＭＯＳＦＥＴのゲート−ソース間に接続する分圧抵抗Ｒ１を５００Ω以内にする必要がある。
【００１０】
電源電圧が１００Ｖのときの開閉制御用のＭＯＳＦＥＴへの入力電圧を、閾値電圧以上となる５Ｖに設定すると、分圧比は２０：１となり、開閉制御用のＭＯＳＦＥＴのゲート−ドレイン間に接続する分圧抵抗Ｒ２は９．５ｋΩとなる。
【００１１】
三相インバータでこの方式を用いる場合、各アームの平均オンデューティー比を０．５とすると、（１００）＾２／１００００×０．５×６＝３Ｗの電力損失が分圧抵抗によって発生することになる。この電力損失は、開閉制御用のＭＯＳＦＥＴのドレイン−ソース間に電圧が印加されていると、開閉制御用のＭＯＳＦＥＴを駆動するしないにかかわらず、常に発生する。
【００１２】
この発明は、上記のような問題点を解決して、電力損失が少なく、かつ電圧駆動形半導体素子のスイッチング時の電流の時間変化に起因して回路の配線に存在する寄生インダクタンスにより発生するサージ電圧を抑制しうる電圧駆動形半導体素子のゲート駆動回路を得ることを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の電圧駆動形半導体素子のゲート駆動回路は、
ゲート端子と主電流が入出力される第１及び第２の端子とを有し、ゲート端子と第１の端子との間の電圧に応じて第１及び第２の端子間を流れる主電流が変化する電圧駆動形半導体素子を制御する電圧駆動形半導体素子のゲート駆動回路であって、
電圧駆動形半導体素子のゲートに制御用電圧を供給する制御電源と、
直列に接続された第１のスイッチイング素子と第１の抵抗とを有し、ゲート端子と第１の端子との間に接続された第１の直列回路と、
直列に接続された第２のスイッチイング素子と第２の抵抗とを有し、ゲート端子と第１の端子との間に接続され、かつ、第１の直列回路に並列に接続された第２の直列回路と、
直列に接続されたトランジスタと第３の抵抗とを有し、トランジスタのコレクタ端子が制御電源に接続されエミッタ端子が第３の抵抗の一端に接続されるとともに第３の抵抗の一端が第２のスイッチイング素子の制御端子に接続され、トランジスタのベース端子に入力された電流を増幅し、第３の抵抗に通電する増幅回路と、
第２の端子とトランジスタのベース端子との間に第４の抵抗を介して接続された非線形素子とを備え、
電圧駆動形半導体素子のターンオフの際に、
第１及び第２のスイッチング素子の各制御端子に信号が与えられ第１及び第２のスイッチング素子がオン状態となり、
第１及び第２の端子間の電圧が所定の過電圧レベルまで増大すると、第３の抵抗の端子間電圧により第２のスイッチング素子をオフ状態にするものである。
【００１４】
そして、第３の抵抗の他端は、第１のスイッチング素子の制御端子に接続されたものであることを特徴とする。
【００１５】
さらに、第１の端子と非線形素子の一方の端子との間に第５の抵抗を介挿したことを特徴とする。
【００１６】
また、第５の抵抗にコンデンサを並列に接続したことを特徴とする .
【００１７】
そして、第３の抵抗の他端は、第１のスイッチイング素子と第１の抵抗との接続点に接続されたものであることを特徴とする。
【００１８】
さらに、非線形素子は、ツェナーダイオードであることを特徴とする。
【００１９】
また、電圧駆動型半導体素子は、絶縁ゲート形電界効果トランジスタであることを特徴とする。
【００２０】
【発明の実施の形態】
実施の形態１．
図１、図２はこの発明の実施の一形態を示すものであり、図１はゲート駆動回路の構成図、図２はゲート駆動回路の動作波形を示す説明図である。図１において、開閉素子Ｍ１は、電圧駆動形半導体素子としてのｎチャネル絶縁ゲート形電界効果トランジスタ（ＭＯＳＦＥＴ）であり、電流を入力するドレインＤ、電流を出力するソースＳ、及び制御電圧を印加するゲートＧの各端子を有する。
【００２１】
負荷Ｌ１は誘導性の負荷であり、負荷Ｌ１と逆並列にフリーホイールダイオードＤ１が接続されている。寄生インダクタンスＬ２は、負荷Ｌ１と開閉素子Ｍ１とを接続する配線のインダクタンスである。開閉素子Ｍ１のドレインＤは、負荷Ｌ１、寄生インダクタンスＬ２を介して直流の主電源７（電圧Ｖｃ）の陽極側に接続され、ソースＳが負極側に接続されて、閉回路を形成している。そして、ゲートＧにパルス状の駆動電圧を印加し、開閉素子Ｍ１をオン／オフ制御することにより負荷Ｌ１に所望の電力を供給することができる。
【００２２】
バイポーラトランジスタＱ１，Ｑ５はｐｎｐ形のものであり、バイポーラトランジスタＱ２，Ｑ３，Ｑ４はｎｐｎ形のものである。Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ８は抵抗である。ＺＤは非線形素子としてのツェナーダイオードであり、その降伏電圧は開閉素子Ｍ１の耐圧よりも低い所定の電圧が選定されている。９は、直流の制御電源であり、その電圧はＶｃｃである。制御信号発生手段１は、外部から入力信号が供給されると、所定のパルス幅の駆動信号としての制御信号を発生する。補助信号発生手段２は、外部から別の入力信号が供給されると、上記制御信号とは別の所定のパルス幅の補助信号を発生する。
【００２３】
制御電源９の正極と負極との間にバイポーラトランジスタＱ３、抵抗Ｒ３、抵抗Ｒ１、バイポーラトランジスタＱ１の直列回路が接続され、抵抗Ｒ３と抵抗Ｒ１との接続点は開閉素子Ｍ１のゲートＧに接続されている。制御信号発生手段１の制御信号は、バイポーラトランジスタＱ３，Ｑ１のベースに入力される。なお、抵抗Ｒ１とバイポーラトランジスタＱ１とで第１の直列回路５が構成されている。
【００２４】
また、抵抗Ｒ３と抵抗Ｒ１との接続点と、主電源７の負極との間には、抵抗Ｒ２を介してバイポーラトランジスタＱ２が接続されている。すなわち、抵抗Ｒ１とバイポーラトランジスタＱ１とで構成された第１の直列回路５と並列に、バイポーラトランジスタＱ２と抵抗Ｒ２とで構成された抵抗可変手段としての第２の直列回路６が接続されている。
【００２５】
制御電源９の正極と負極の間にバイポーラトランジスタＱ５、抵抗Ｒ８、バイポーラトランジスタＱ４の直列回路が接続され、抵抗Ｒ８とバイポーラトランジスタＱ４のコレクタとの接続点がバイポーラトランジスタＱ２のベースに接続されている。
【００２６】
バイポーラトランジスタＱ２のベースに、バイポーラトランジスタＱ５及び抵抗Ｒ８を介して制御電源９の正極から電流が供給される。補助信号発生手段２からの補助信号がバイポーラトランジスタＱ５のベースに与えられる。バイポーラトランジスタＱ４のベースには、開閉素子Ｍ１のドレイン−ソース間電圧Ｖｄｓが、ツェナーダイオードＺＤと抵抗Ｒ４とを介して入力される。
【００２７】
なお、本実施例では、電圧駆動形半導体素子としてＭＯＳＦＥＴ（開閉素子Ｍ１）を用いているが、ＩＧＢＴその他の電圧駆動形素子を用いてもよい。また、バイポーラトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５は電流駆動形のものを用いているが、応答速度が遅くなるが電圧駆動形のＭＯＳＦＥＴを用いることもできる。
【００２８】
次に、図１及び図２を用いて開閉素子Ｍ１のターンオフ時の動作を説明する。ここでは、抵抗Ｒ１の抵抗値＞＞抵抗Ｒ２の抵抗値とし、ツェナーダイオードＺＤの降伏電圧を、主電源７の電圧Ｖｃよりも高い所定の検出電圧値（Ｖｃ＋ΔＶｃ）（ΔＶｃは所定の正の電圧）に設定するとする。開閉素子Ｍ１をターンオフするには、開閉素子Ｍ１のゲート−ソース間容量Ｃｇｓに蓄積されている電荷を放電するとともにゲート−ドレイン間の容量Ｃｇｄを充電すればよい。以下に、いくつかの区間に分けて説明する。
【００２９】
図２において横軸は時間軸であるが、ｔ１の区間においては開閉素子Ｍ１はターンオンしている。このｔ１の区間では、制御信号と補助信号はハイレベル（高電位）であり、バイポーラトランジスタＱ１はオフ、バイポーラトランジスタＱ３はオンしている。また、バイポーラトランジスタＱ５はオフしているため、バイポーラトランジスタＱ２のベース電位はローレベル（低電位）となり、バイポーラトランジスタＱ２もオフしている。
【００３０】
また、このｔ１の区間において、開閉素子Ｍ１のドレイン−ソース間電圧Ｖｄｓは数Ｖ以下であるため、ツェナーダイオードＺＤやトランジスタＱ４のベースには電流は流れず、トランジスタＱ４はオフ状態であり、開閉素子Ｍ１のゲート−ソース間のインピーダンスは高い状態である。
【００３１】
従って、ｔ１の区間においてオンしている素子はバイポーラトランジスタＱ３だけであるため、開閉素子Ｍ１のゲートには制御電源９の電圧Ｖｃｃが印加されている。なお、このｔ１の区間のバイポーラトランジスタＱ２のベース電位を安定させるため、実際の回路では、バイポーラトランジスタＱ２のベース−エミッタ間に、抵抗を接続しておくのが望ましい。
【００３２】
次に、ｔ２の区間において、開閉素子Ｍ１をターンオフするために、制御信号及び補助信号をローレベルに切り替える。このｔ２の区間では，容量Ｃｇｓの蓄積電荷が放電されることで，ゲート−ソース間の電圧Ｖｇｓが低下する。制御信号及び補助信号がハイレベルからローレベルとなるため、バイポーラトランジスタＱ３がオフ、バイポーラトランジスタＱ１がオンとなる。
【００３３】
また、補助信号もハイレベルからローレベルとなるため、バイポーラトランジスタＱ５がオンし、バイポーラトランジスタＱ２もオンとなる。これにより、開閉素子Ｍ１のゲート−ソース間の容量Ｃｇｓの蓄積電荷が抵抗Ｒ１と抵抗Ｒ２との二つの経路にて急速に放電されることになりゲート電流ＪＧは図２の区間ｔ２に示すようになり、ゲート−ソース間の電圧Ｖｇｓが急速に低下する。
【００３４】
ゲート−ソース間の電圧Ｖｇｓがある値まで低下し、開閉素子Ｍ１が線形領域から飽和領域になるｔ３の区間に至ると、ドレイン−ソース間電圧のＶｄｓが上昇し始め、それと同時にゲート−ドレイン間の容量Ｃｇｄを充電するための変位電流が流れ始める。この変位電流は電圧Ｖｄｓ＞電圧Ｖｇｓであるため、開閉素子Ｍ１のドレインからゲートの方向へ流れる。従って、第１の直列回路５及び第２の直列回路６には、容量Ｃｇｓに蓄積された電荷を放電する放電電流と、容量Ｃｇｄを充電する充電電流の和であるゲート電流ＪＧ（区間ｔ３）が流れる。なお、このときの容量Ｃｇｓの蓄積電荷の放電電流は微小であるため、電圧Ｖｇｓはほぼ一定値に保たれる。
【００３５】
以上のように、ｔ２及びｔ３の区間における開閉素子Ｍ１の容量Ｃｇｓの蓄積電荷の放電経路及び容量Ｃｇｄの変位電流の通電経路は、抵抗Ｒ１と抵抗Ｒ２の２つの経路を有することになり、高速な放電及び充電が行われ、ゲート−ソース間の電圧Ｖｇｓが急激に減少して、急速なスイッチングが可能となる。その結果、ｔ２及びｔ３の区間における開閉素子Ｍ１のスイッチング時間は短くなり、この区間でのスイッチング損失も小さな値となる。
【００３６】
ｔ４の区間において、電圧Ｖｄｓが電源電圧Ｖｃまで上昇すると、開閉素子Ｍ１を流れていた電流がフリーホイールダイオードＤ１に転流し始めることにより、開閉素子Ｍ１のドレイン電流が減少し始める。開閉素子Ｍ１のドレイン電流が減少し始めると、その電流変化率と寄生インダクタンスＬ２に比例したサージ電圧が開閉素子Ｍ１に印加される。
【００３７】
このｔ４の区間において、開閉素子Ｍ１のドレイン−ソース間電圧Ｖｄｓが、過電圧検出レベルである検出電圧値（Ｖｃ＋ΔＶｃ）まで上昇すると、ツェナーダイオードＺＤの降伏電圧を越えるので、そのインピーダンスが急減し、ツェナーダイオードＺＤを通ってバイポーラトランジスタＱ４に電流信号としてのベース電流が供給される。すると、バイポーラトランジスタＱ４はオンし、バイポーラトランジスタＱ２はオフとなり、抵抗Ｒ２とバイポーラトランジスタＱ２とが直列にされた第２の直列回路６を流れる電流は零になる。
【００３８】
バイポーラトランジスタＱ２がオフとなると、開閉素子Ｍ１の容量Ｃｇｓの蓄積電荷の放電経路及び容量Ｃｇｄの変位電流の通電経路は、抵抗Ｒ１を経由する第１の抵抗回路５だけとなり、開閉素子Ｍ１の容量Ｃｇｓの蓄積電荷の放電速度及び容量Ｃｇｄの充電速度が抵抗Ｒ１の抵抗値によって制限される。このように、バイポーラトランジスタＱ２がオフとなることにより、ゲート電流ＪＧは区間ｔ４の途中から急減する。このため、開閉素子Ｍ１のドレイン電流の電流変化率が減少し、サージ電圧が開閉素子Ｍ１の定格電圧以下の電圧に抑制される。
【００３９】
なお、ｔ４の区間に示した時間Ｔｄは、ツェナーダイオードＺＤが動作してツェナーダイオードＺＤのインピーダンスが急減してツェナーダイオードＺＤを流れる電流が急増して電流信号が発信されてからバイポーラトランジスタＱ２がオフとなるまでの応答遅れ時間である。この間に電圧Ｖｄｓが図２に示すように上昇するが、これについては後述する。そして、このｔ４の区間において、電圧Ｖｄｓの上昇がなくなると、容量Ｃｇｄを流れる電流が無くなり、容量Ｃｇｓに残った蓄積電荷だけが放電される。その結果、電圧Ｖｇｓが再び低下し開閉素子Ｍ１の閾値電圧Ｖｔｈを下回るとターンオフ動作が完了する。
【００４０】
これら一連のターンオフ動作が終了した後のｔ５の区間において、補助信号をハイレベルとし、バイポーラトランジスタＱ５をオフすることにより、制御電源９からバイポーラトランジスタＱ５、抵抗Ｒ８、バイポーラトランジスタＱ２を流れる不要な電流を遮断し、回路の損失を少なくする。
【００４１】
ところで、これら一連のスイッチング動作は、スイッチング損失を低減するため、通常数百ｎｓｅｃ〜数μｓｅｃの非常に短時間で完了させる。特に、電圧Ｖｄｓが急激に上昇するｔ３の区間のスイッチング損失は、そのスイッチング時間ｔ３にほぼ比例する。したがって、ｔ３の区間でのスイッチング損失を低減するためには、抵抗Ｒ２を低くすることで開閉素子Ｍ１のドレイン−ソース間の電圧Ｖｄｓの時間変化率ｄ（Ｖｄｓ）／ｄｔを大きくし、ｔ３をできるだけ短くする必要がある。
【００４２】
一方、上述のようにゲート駆動条件切り換え回路の抵抗を切り換える切り換え手段であるバイポーラトランジスタＱ４，Ｑ２には、ツェナーダイオードＺＤから検出信号が入ってから実際に動作するまでの応答遅れ時間Ｔｄ（図２）が存在する。応答遅れ時間Ｔｄが存在すると、バイポーラトランジスタＱ２と抵抗Ｒ２の第２の直列回路６が動作するときの開閉素子Ｍ１のドレイン−ソース間電圧Ｖｄｓは、Ｖｃ＋ΔＶｃ＋（ｄ（Ｖｄｓ）／ｄｔ）×Ｔｄとなる。
【００４３】
従って、応答遅れ時間Ｔｄが大きいと、ｄ（Ｖｄｓ）／ｄｔを低く抑えざるを得ず、スイッチング損失が増大してしまう。それゆえ、電圧Ｖｄｓが検出電圧に達してからゲート駆動条件を切り換えるまでの、すなわちバイポーラトランジスタＱ２がオフするまでの応答遅れ時間Ｔｄは、できるだけ小さくするように、例えば数十ｎｓｅｃ〜１００ｎｓｅｃ程度で、高速動作させるのが望ましい。
【００４４】
本実施の形態では、開閉素子Ｍ１のドレイン−ソース間の電圧Ｖｄｓの過電圧の検出結果を、ツェナーダイオードＺＤを用いて電流信号とし、電流駆動形素子であるバイポーラトランジスタＱ４に入力している。バイポーラトランジスタのスイッチング特性は少数キャリアの注入、拡散、再結合等の半導体内部の素子特性で決まる。これに対し、電圧駆動形素子であるＭＯＳＦＥＴでは、ゲートの入力容量Ｃｇｓを充電して電圧Ｖｇｓを閾値電圧まで上げるための動作遅れが必ず発生する。
【００４５】
このため、ツェナーダイオードＺＤが過電圧により動作して発生する電流信号に対する応答速度は、ＭＯＳＦＥＴよりも高速のバイポーラトランジスタで構成した方が速く、数十ｎｓｅｃ〜１００ｎｓｅｃでの回路動作が可能である。
【００４６】
また、本実施の形態では、ゲート駆動条件を切り換えるためのツェナーダイオードＺＤによる検出電圧値（Ｖｃ＋ΔＶｃ）を、電源電圧Ｖｃを越える任意の電圧値に設定することができる。従って、ゲート駆動能力が低下するのは、すなわちゲート電流が制限されるのは電圧Ｖｄｓが検出電圧値（Ｖｃ＋ΔＶｃ）を越える期間だけである。
【００４７】
このため、開閉素子Ｍ１のＶｄｓが検出電圧に達するまでは高速スイッチングが可能であり、スイッチング損失を低減することが可能である。さらに、開閉素子Ｍ１を定格電流の数十％程度で駆動する状態や主電源７の電圧Ｖｃが低下した状態等の、サージ電圧が検出電圧値を越えない条件下では、常にゲート駆動能力は高い状態であるため、低損失のゲート駆動回路を得ることが可能である。
【００４８】
また、本実施の形態では、開閉素子Ｍ１のドレイン−ソース間の電圧Ｖｄｓの電圧検出回路をツェナーダイオードＺＤで行っているため、抵抗分圧を使用したときのような定常的な損失は発生しない。これにより、ゲート駆動回路自身も低損失にすることが可能である。
【００４９】
なお、本実施の形態では、ゲート駆動条件、すなわち開閉素子Ｍ１のゲート−ソース間の抵抗を、抵抗Ｒ１に抵抗Ｒ２を並列に接続する場合と、抵抗Ｒ１単独にする場合の、二つの場合について示した。しかし、開閉素子Ｍ１のゲート−ソース間に、バイポーラトランジスタやＭＯＳＦＥＴ等による開閉手段と抵抗との直列回路による放電回路の数を増やし、ゲート駆動条件を３条件以上に変えるようにしてもよい。
【００５０】
上記複数の放電回路の開閉手段であるバイポーラトランジスタやＭＯＳＦＥＴへ与える制御信号は、開閉素子Ｍ１に印加される電圧を異なる降伏電圧を有する複数のツェナーダイオードを用いて検出して与えてもよいし、一つのツェナーダイオードと複数の遅延回路にて与えるようにしてもよい。
【００５１】
なお、本実施の形態では、ｔ５の区間において補助信号をハイレベルとし、バイポーラトランジスタＱ５、抵抗Ｒ８、バイポーラトランジスタＱ２を流れる電流を無くし、損失の低減を図るものを示した。しかし、補助信号をローレベルとしたままであってもよい。補助信号をローレベルとしたままの場合は、以下のような利点がある。
【００５２】
この条件では、開閉素子Ｍ１がオフ状態において、バイポーラトランジスタＱ２がオンしているため、開閉素子Ｍ１のゲート−ソース間を低い抵抗値を持つ抵抗Ｒ２で短絡することになる。そのため、外乱ノイズが混入した場合においても、開閉素子Ｍ１のゲート−ソース間の電圧変動は少なく、外乱ノイズに対する耐量が向上する。
【００５３】
特に、パワー回路と制御回路が近接配置されるＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）や大容量のインバータ回路では、スイッチング時に発生する電磁ノイズが大きいため、有効な手段である。この場合、バイポーラトランジスタＱ５のベースには、補助信号ではなく制御信号を入力すればよい。このような構成とすることにより制御信号及び補助信号を一つに集約することが可能である。
【００５４】
このように本実施の形態によれば、開閉素子Ｍ１を開閉制御するための制御信号及び補助信号を与えるだけで、ゲート駆動条件の切り換えが可能であり、簡易な構成で低コストで低損失のゲート駆動回路を得ることができる。
【００５５】
実施の形態２．
図３、図４は、この発明の他の実施の形態を示すものであり、図３はゲート駆動回路の構成図、図４はゲート駆動回路の動作波形を示す説明図である。図３において、バイポーラトランジスタＱ１，Ｑ２はｐｎｐ形のものであり、バイポーラトランジスタＱ３，Ｑ４はｎｐｎ形のものである。Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５は抵抗である。
【００５６】
ＺＤはツェナーダイオードであり、その降伏電圧は開閉素子Ｍ１の耐圧より低い所定の電圧に選定されている。直流の制御電源９の電圧はＶｃｃである。制御信号発生手段１は、外部から入力信号が供給されると、所定のパルス幅の駆動信号としての制御信号を発生する。
【００５７】
制御電源９の正極と負極との間にバイポーラトランジスタＱ３、抵抗Ｒ３、抵抗Ｒ１、バイポーラトランジスタＱ１の直列回路が接続され、抵抗Ｒ３と抵抗Ｒ１との接続点は開閉素子Ｍ１のゲートＧに接続されている。制御信号発生手段１の制御信号は、バイポーラトランジスタＱ３，Ｑ１のベースに入力される。
【００５８】
また、抵抗Ｒ３と抵抗Ｒ１との接続点と、主電源７の負極との間には、抵抗Ｒ２を介してバイポーラトランジスタＱ２が接続されている。すなわち、抵抗Ｒ１とバイポーラトランジスタＱ１とで構成される第１の直列回路５と並列に、バイポーラトランジスタＱ２と抵抗Ｒ２とで構成される第２の直列回路６が接続されている。バイポーラトランジスタＱ４は制御電源９の正極とバイポーラトランジスタＱ２のベースとの間に挿入され、そのコレクタが制御電源９の陽極側に接続され、エミッタがバイポーラトランジスタＱ２のベースに接続されている。
【００５９】
バイポーラトランジスタＱ４のエミッタは、抵抗Ｒ５を介してバイポーラトランジスタＱ１のベースに接続されている。バイポーラトランジスタＱ４のベースには、開閉素子Ｍ１のドレイン−ソース間電圧Ｖｄｓが、ツェナーダイオードＺＤと抵抗Ｒ４とを介して入力される。
その他の構成については、図１に示した実施の形態１と同様のものであるので、相当するものに同じ符号を付して説明を省略する。
【００６０】
次に、図３と図４を用いて、開閉素子Ｍ１のターンオフ動作について説明する。ターンオフ動作は、図１に示したものとほぼ同様であるが、異なる点について簡単に説明する。図４において、ｔ１の区間においては開閉素子Ｍ１はターンオンしている。このｔ１の区間では、制御信号はハイレベルであり、バイポーラトランジスタＱ３はオン、バイポーラトランジスタＱ１はオフしている。また、バイポーラトランジスタＱ４はオフしているため、バイポーラトランジスタＱ２のベース電位はローレベルとなり、バイポーラトランジスタＱ２もオフしている。
【００６１】
また、このｔ１の区間において、開閉素子Ｍ１のドレイン−ソース間電圧Ｖｄｓは数Ｖ以下であるため、ツェナーダイオードＺＤやトランジスタＱ４のベースには電流が流れず、トランジスタＱ４はオフ状態である。また、制御信号がハイレベルであるため、トランジスタＱ２のベース電位はハイレベルとなり、Ｑ２はオフしており、開閉素子Ｍ１のゲート−ソース間のインピーダンスは高い状態である。
【００６２】
次に、ｔ２の区間において、開閉素子Ｍ１をターンオフするために、制御信号をローレベルに切り替える。制御信号がハイレベルからローレベルとなるため、バイポーラトランジスタＱ３がオフ、バイポーラトランジスタＱ１がオンとなる。また、バイポーラトランジスタＱ２のベース電位もローレベルとなるため、バイポーラトランジスタＱ２もオンとなる。
【００６３】
これにより、開閉素子Ｍ１のゲート−ソース間の容量Ｃｇｓの蓄積電荷が抵抗Ｒ１と抵抗Ｒ２との二つの経路にて急速に放電されることになり、ゲート−ソース間の電圧Ｖｇｓが急速に低下する。ゲート−ソース間の電圧Ｖｇｓがある値まで低下しｔ３の区間に至ると、ドレイン−ソース間電圧のＶｄｓが上昇し始め、それと同時にゲート−ドレイン間の容量Ｃｇｄを充電するための変位電流が抵抗Ｒ１を有する第１の直列回路５及び抵抗Ｒ２を有する第２の直列回路６に並列に流れる。
【００６４】
以上のように、ｔ２及びｔ３の区間における開閉素子Ｍ１の容量Ｃｇｓの蓄積電荷の放電経路及び容量Ｃｇｄの変位電流の通電経路は、抵抗Ｒ１と抵抗Ｒ２の２つの経路を有することになり、ゲートＧからソースＳへ大きなゲート電流ＪＧが流れ、高速な放電及び充電が行われ、急速なスイッチングが可能となる。
【００６５】
その後のｔ３の区間における動作は、図１に示したものと同様である。
このｔ４の区間において、開閉素子Ｍ１のドレイン−ソース間電圧Ｖｄｓが、過電圧検出レベルである（Ｖｃ＋ΔＶｃ）まで上昇すると、ツェナーダイオードＺＤのアノード及びカソードの二つの端子間のインピーダンスが急減し、ツェナーダイオードＺＤから抵抗Ｒ４を通ってバイポーラトランジスタＱ４に電流信号としてのベース電流が供給される。すると、トランジスタＱ４はオンし、制御電源１から抵抗Ｒ５へ電流が流れるため、抵抗Ｒ５に電圧が発生し、トランジスタＱ２のベース電位が上昇し、トランジスタＱ２はオフする。
【００６６】
バイポーラトランジスタＱ２がオフとなると、開閉素子Ｍ１のゲート−ソース間の容量Ｃｇｓに蓄積された電荷の放電経路及びゲート−ドレイン間の容量Ｃｇｄを充電する変位電流の通電経路は、抵抗Ｒ１を有する第１の直列回路５だけとなる。このため、開閉素子Ｍ１のゲート電流ＪＧは、区間ｔ４の途中から図４に示すように急減する。その結果、開閉素子Ｍ１のドレイン電流の電流変化率が減少し、サージ電圧が開閉素子Ｍ１の定格電圧以下に抑制される。このサージ電圧は、回路定数例えば抵抗Ｒ２の大きさを変更することにより、所望の値に抑制することが可能である。
【００６７】
そして、このｔ４の区間において、電圧Ｖｄｓの上昇がなくなると容量Ｃｇｄを流れる電流が無くなり、容量Ｃｇｓに残った蓄積電荷が放電される。その結果、電圧Ｖｇｓが再び低下し、開閉素子Ｍ１の閾値電圧Ｖｔｈを下回るとターンオフ動作が完了する。
【００６８】
なお、これら一連のターンオフ動作が終了すると、ツェナーダイオードＺＤからバイポーラトランジスタＱ４にベース電流が供給されなくなるので、バイポーラトランジスタＱ４はオフし、バイポーラトランジスタＱ２もオフするので、抵抗Ｒ５を流れる電流もなくなる。従って、電力損失が発生しない。
【００６９】
このように本実施の形態によれば、開閉素子Ｍ１を開閉制御するための制御信号を与えるだけであり、開閉素子Ｍ１のドレイン−ソース間の電圧が所定値を越えるとツェナーダイオードＺＤが動作してゲート駆動条件を切り換えるので、簡易な構成で低損失で、開閉素子Ｍ１に印加されるサージ電圧を抑制できるゲート駆動回路を得ることができる。
【００７０】
実施の形態３．
図５は、さらにこの発明の他の実施の形態を示すゲート駆動回路の構成図である。この実施の形態においては、ツェナーダイオードＺＤのアノードと開閉素子Ｍ１のソースＳ間に、バイパス用抵抗Ｒ６を接続している。その他の構成については、図３に示した実施の形態と同様のものであるので、相当するものに同じ符号を付して説明を省略する。このような構成にすることにより、信頼性の高いゲート駆動回路を提供することが可能になる。
【００７１】
以下、動作について説明する。
通常、ツェナーダイオードＺＤのアノード−カソード間には、浮遊容量Ｃｚｄが存在する。浮遊容量Ｃｚｄが存在すると、ターンオフ時に開閉素子Ｍ１のドレイン−ソース間の電圧Ｖｄｓが上昇するｔ３の区間（図４参照）において、ツェナーダイオードＺＤのアノード−カソード間の電圧Ｖｚｄが上昇し、浮遊容量Ｃｚｄには、Ｃｚｄ×ｄ（Ｖｚｄ）／ｄｔの変位電流が流れる。
【００７２】
バイパス用抵抗Ｒ６がないと、変位電流は全てバイポーラトランジスタＱ４のベースに流れ込み、この変位電流が所定値を越えると、バイポーラトランジスタＱ４がオンしてしまう。バイポーラトランジスタＱ４がオンすると、開閉素子Ｍ１のドレイン−ソース間の電圧Ｖｄｓが所望の設定電圧に達する前にゲート駆動条件が切り換わるため、時間ｔ３が長くなり、スイッチング損失が大幅に増加するおそれがある。
【００７３】
この実施の形態では、バイパス用抵抗Ｒ６をツェナーダイオードのアノードと開閉素子Ｍ１のソース間に接続することにより、浮遊容量Ｃｚｄを流れる変位電流をＲ６にバイパスすることが可能となる。このバイパス用抵抗Ｒ６の抵抗値によって、バイポーラトランジスタＱ４のベースに流れ込む電流量を調整することができ、変位電流による誤動作を防止することが可能となる。
【００７４】
以上のように、この実施の形態によれば、ツェナーダイオードＺＤの浮遊容量を流れる変位電流による誤動作を防止することができるため、信頼性の高いゲート駆動回路を得ることができる。
【００７５】
実施の形態４．
図６は、さらにこの発明の他の実施の形態を示すゲート駆動回路の構成図である。この実施の形態においては、ツェナーダイオードのアノードと開閉素子Ｍ１のソース端子間に、バイパス用抵抗Ｒ６とバイパス用コンデンサＣ１とを並列に接続している。このような構成とすることにより、信頼性の更に高いゲート駆動回路を提供することが可能となる。以下、動作について説明する。
【００７６】
図５に示した実施の形態では、開閉素子Ｍ１のドレイン−ソース間の電圧が所定値を越えたときにツェナーダイオードＺＤに流れる電流である電流信号もバイパス用抵抗Ｒ６にバイパスされるため、バイポーラトランジスタＱ４の実質的な増幅作用が減少することになる。このため、浮遊容量Ｃｚｄの変位電流による誤動作を防止し、かつ開閉素子Ｍ１のドレイン−ソース間の電圧Ｖｄｓを検出してゲート駆動条件の切り換えを行なうためには、抵抗Ｒ４やバイパス用抵抗Ｒ６等の回路定数の選択幅が限られていた。また、最適な回路定数を選択しても、バイポーラトランジスタＱ２へのベース電流が減少するため、ゲート駆動条件の切り換え回路の応答遅れ時間が長くなるおそれがあった。
【００７７】
この実施の形態では、バイパス用抵抗Ｒ６と並列にバイパス用コンデンサＣ１を接続することにより、バイパス用抵抗Ｒ６とバイパス用コンデンサＣ１とで構成されたバイパス回路の、高周波領域におけるインピーダンスを低減している。これにより、ツェナーダイオードＺＤの浮遊容量Ｃｚｄの変位電流は高周波成分が大きいのでバイパス用コンデンサＣ１に流れるが、過電圧検出信号である電流信号は低周波成分が大きいのでバイパス用コンデンサＣ１にはほとんど流れない。
【００７８】
その結果、バイポーラトランジスタＱ４の実質的な増幅作用を損なうことなく、ツェナーダイオードＺＤの浮遊容量による誤動作を防止することができ、さらに信頼性の高いゲート駆動回路を得ることができる。
なお、この実施の形態においては、バイパス用コンデンサＣ１と並列にバイパス用抵抗Ｒ６を接続しているが、バイパス用コンデンサＣ１だけを接続しても、同様の効果を奏する。
【００７９】
実施の形態５．
図７は、さらにこの発明の他の実施の形態を示すゲート駆動回路の構成図である。この実施の形態では、図３に示した実施の形態に比し、抵抗Ｒ５の一方の端子をバイポーラトランジスタＱ１のエミッタと抵抗Ｒ１とに接続している点が異なる。その他の構成については、図１に示した実施の形態１と同様のものであるので、相当するものに同じ符号を付して説明を省略する。
動作、作用、効果については、図３に示したものと同様であり、このような形態とすることも可能である。
【００８０】
実施の形態６．
図８は、さらにこの発明の他の実施の形態を示すゲート駆動回路の構成図である。この実施の形態では、図３に示した実施の形態に比し、開閉素子Ｍ１のドレイン−ソース間の過電圧をツェナーダイオードＺＤで検出して、ツェナーダイオードＺＤを流れる電流を抵抗Ｒ４を介して、バイポーラトランジスタＱ２のベースに直接供給している点が異なる。すなわち、図３における増幅器としてのバイポーラトランジスタＱ４を省いている。
【００８１】
次に、回路動作について説明する。開閉素子Ｍ１のゲートを駆動する制御信号が入力され、バイポーラトランジスタＱ１，Ｑ２がオンして開閉素子Ｍ１のゲート−ソース間に抵抗Ｒ１，Ｒ２が接続され、開閉素子Ｍ１のゲート電圧が低下し、開閉素子Ｍ１のドレイン−ソース間の電圧Ｖｄｓが上昇するまでの動作は、図３の実施の形態と同じである。電圧Ｖｄｓが、過電圧検出レベルに達すると、ツェナーダイオードＺＤを介して抵抗Ｒ４と抵抗Ｒ５とに直列に電流が流れ、抵抗Ｒ５の端子間には電圧が発生する。
【００８２】
抵抗Ｒ５の端子間の電圧によりバイポーラトランジスタＱ２のベース電位がコレクタ電位近くまで上昇すると、バイポーラトランジスタＱ２はオフし、ゲートオフ抵抗は抵抗Ｒ１を含む第１の直列回路５の１経路のみとなり、開閉素子Ｍ１のドレイン電流の電流変化率が減少し、サージ電圧が抑制される。
【００８３】
このように、本実施の形態によれば、図３におけるバイポーラトランジスタＱ４を省いて、専用のＩＣや制御信号を付加することなく少ない部品点数でゲート駆動条件の切り換え動作が可能であり、構成が簡素になり低コストで低損失の駆動回路を得ることができる。
【００８４】
なお、上記図７及び図８に示した実施の形態においても、図５に示したバイパス用抵抗Ｒ６や、図６に示したバイパス用抵抗Ｒ６とバイパス用コンデンサＣ１との並列回路を設ければ、ツェナーダイオードＺＤの浮遊容量を流れる変位電流による誤動作を防止することができるため、信頼性の高いゲート駆動回路を得ることができる。
また、以上の各実施の形態において、抵抗Ｒ２としてバイポーラトランジスタＱ２の内部抵抗や配線抵抗を利用するものであってもよい。
【００８５】
以上の各実施の形態においては、開閉素子Ｍ１のドレイン−ソース間の過電圧を検出する非線形素子としてツェナーダイオードＺＤを用いるものを示したが、他の非線形素子を使用するものであっても同様の効果を奏する。
【００８６】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に記載されるような効果を奏する。
【００８７】
本発明の電圧駆動形半導体素子のゲート駆動回路は、
ゲート端子と主電流が入出力される第１及び第２の端子とを有し、ゲート端子と第１の端子との間の電圧に応じて第１及び第２の端子間を流れる主電流が変化する電圧駆動形半導体素子を制御する電圧駆動形半導体素子のゲート駆動回路であって、
電圧駆動形半導体素子のゲートに制御用電圧を供給する制御電源と、
直列に接続された第１のスイッチイング素子と第１の抵抗とを有し、ゲート端子と第１の端子との間に接続された第１の直列回路と、
直列に接続された第２のスイッチイング素子と第２の抵抗とを有し、ゲート端子と第１の端子との間に接続され、かつ、第１の直列回路に並列に接続された第２の直列回路と、
直列に接続されたトランジスタと第３の抵抗とを有し、トランジスタのコレクタ端子が制御電源に接続されエミッタ端子が第３の抵抗の一端に接続されるとともに第３の抵抗の一端が第２のスイッチイング素子の制御端子に接続され、トランジスタのベース端子に入力された電流を増幅し、第３の抵抗に通電する増幅回路と、
第２の端子とトランジスタのベース端子との間に第４の抵抗を介して接続された非線形素子とを備え、
電圧駆動形半導体素子のターンオフの際に、
第１及び第２のスイッチング素子の各制御端子に信号が与えられ第１及び第２のスイッチング素子がオン状態となり、
第１及び第２の端子間の電圧が所定の過電圧レベルまで増大すると、第３の抵抗の端子間電圧により第２のスイッチング素子をオフ状態にするものであるので、
非線形素子は印加される電圧が所定値を越えるまでは動作せず大きな電流が流れないので、電圧駆動形半導体素子に発生する電圧を検出するための消費電力を小さくできるとともに、印加される電圧が所定値を越えると動作してゲート端子と第１の端子間の電圧の減少速度を抑制するので電圧駆動形半導体素子のスイッチング時に発生するサージ電圧を抑制できる。
【００８８】
そして、第３の抵抗の他端は、第１のスイッチング素子の制御端子に接続されたものであることを特徴とするので、
簡易な構成で低損失で、電圧駆動形半導体素子に印加されるサージ電圧を抑制できる。
【００８９】
さらに、第１の端子と非線形素子の一方の端子との間に第５の抵抗を介挿したことを特徴とするので、
非線形素子に存在する浮遊容量を流れる変位電流が第５の抵抗によって分流されるので変位電流による増幅手段の誤動作を防止でき、信頼性を向上させることができる。
【００９０】
また、第５の抵抗にコンデンサを並列に接続したことを特徴とするので、
非線形素子に存在する浮遊容量を流れる変位電流がコンデンサによっても分流されるので変位電流による増幅手段の誤動作を防止でき、信頼性を向上させることができる。
【００９１】
そして、第３の抵抗の他端は、第１のスイッチイング素子と第１の抵抗との接続点に接続されたものであることを特徴とするので、
このような接続によっても、簡易な構成で低損失で、電圧駆動形半導体素子に印加されるサージ電圧を抑制できる。
【００９２】
さらに、非線形素子は、ツェナーダイオードであることを特徴とするので、
ツェナーダイオードはその降伏電圧を越える電圧が印加されると急激にそのインピーダンスが減少するので、電圧駆動形半導体素子のスイッチング時に発生する電圧を検出する非線形素子として用いることができる。
【００９３】
また、電圧駆動型半導体素子は、絶縁ゲート形電界効果トランジスタであることを特徴とするので、
絶縁ゲート形電界効果トランジスタを用いると、動作速度が速く周波数特性の優れたものとなる。
【図面の簡単な説明】
【図１】 この発明の実施の一形態を示すゲート駆動回路の構成図である。
【図２】 図１のゲート駆動回路の動作波形を示す説明図である。
【図３】 さらに、この発明の実施の一形態を示すゲート駆動回路の構成図である。
【図４】 図３のゲート駆動回路の動作波形を示す説明図である。
【図５】 さらに、この発明の実施の一形態を示すゲート駆動回路の構成図である。
【図６】 さらに、この発明の実施の一形態を示すゲート駆動回路の構成図である。
【図７】 さらに、この発明の実施の一形態を示すゲート駆動回路の構成図である。
【図８】 さらに、この発明の実施の一形態を示すゲート駆動回路の構成図である。
【符号の説明】
１ 制御信号発生手段、２ 補助信号発生手段、５，６ 第１及び第２の直列回路、
Ｍ１ 開閉素子、Ｑ１〜Ｑ５ バイポーラトランジスタ、Ｒ１〜Ｒ５，Ｒ８ 抵抗、
ＺＤ ツェナーダイオード、Ｌ１ 負荷、Ｌ２ 寄生インダクタンス、
Ｒ６ バイパス用抵抗、Ｃ１ バイパス用コンデンサ。
Claims (7)
- ゲート端子と主電流が入出力される第１及び第２の端子とを有し、上記ゲート端子と上記第１の端子との間の電圧に応じて上記第１及び第２の端子間を流れる上記主電流が変化する電圧駆動形半導体素子を制御する電圧駆動形半導体素子のゲート駆動回路であって、
上記電圧駆動形半導体素子のゲートに制御用電圧を供給する制御電源と、
直列に接続された第１のスイッチイング素子と第１の抵抗とを有し、上記ゲート端子と上記第１の端子との間に接続された第１の直列回路と、
直列に接続された第２のスイッチイング素子と第２の抵抗とを有し、上記ゲート端子と上記第１の端子との間に接続され、かつ、上記第１の直列回路に並列に接続された第２の直列回路と、
直列に接続されたトランジスタと第３の抵抗とを有し、上記トランジスタのコレクタ端子が上記制御電源に接続されエミッタ端子が上記第３の抵抗の一端に接続されるとともに上記第３の抵抗の上記一端が上記第２のスイッチイング素子の制御端子に接続され、上記トランジスタのベース端子に入力された電流を増幅し、上記第３の抵抗に通電する増幅回路と、
上記第２の端子と上記トランジスタのベース端子との間に第４の抵抗を介して接続された非線形素子とを備え、
上記電圧駆動形半導体素子のターンオフの際に、
上記第１及び第２のスイッチング素子の各制御端子に信号が与えられ上記第１及び第２のスイッチング素子がオン状態となり、
上記第１及び第２の端子間の電圧が所定の過電圧レベルまで増大すると、上記第３の抵抗の端子間電圧により上記第２のスイッチング素子をオフ状態にするものである
電圧駆動形半導体素子のゲート駆動回路。 - 上記第３の抵抗の他端は、上記第１のスイッチング素子の制御端子に接続されたものであることを特徴とする請求項１に記載の電圧駆動形半導体素子のゲート駆動回路。
- 上記第１の端子と上記非線形素子の一方の端子との間に第５の抵抗を介挿したことを特徴とする請求項１に記載の電圧駆動形半導体素子のゲート駆動回路。
- 上記第５の抵抗にコンデンサを並列に接続したことを特徴とする請求項３に記載の電圧駆動形半導体素子のゲート駆動回路。
- 上記第３の抵抗の他端は、上記第１のスイッチイング素子と上記第１の抵抗との接続点に接続されたものであることを特徴とする請求項１に記載の電圧駆動形半導体素子のゲート駆動回路。
- 上記非線形素子は、ツェナーダイオードであることを特徴とする請求項１ないし５のいずれか１項に記載の電圧駆動形半導体素子のゲート駆動回路。
- 上記電圧駆動型半導体素子は、絶縁ゲート形電界効果トランジスタであることを特徴とする請求項１ないし５のいずれか１項に記載の電圧駆動形半導体素子のゲート駆動回路。
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