KR900006046B1 - 도전변조형 mosfet의 과전류보호회로 - Google Patents

도전변조형 mosfet의 과전류보호회로 Download PDF

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Abstract

내용 없음.

Description

도전변조형 MOSFET의 과전류보호회로
제1도는 BIFET의 기본적인 회로구성을 나타낸 도면.
제2도는 BIFET의 전압-전류특성을 나타낸 그래프.
제3도는 종래의 과전류보호회로를 구비한 BIFET의 회로구성을 나타낸 도면.
제4도는 BIFET의 위험동작영역을 나타낸 그래프.
제5도는 본 발명의 1실시예에 따른 BIFET의 회로구성을 나타낸 도면.
제6도 및 제7도는 본 발명의 다른 실시예에 따른 BIFET의 회로구성을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : BIEFT(Bipolar mode FET) 2 : 직류전원
3 : 부하 4,5 : 게이트전원
6∼9,20 : 바이풀라트랜지스터 10 : 제어신호입력단자
11 : 출력단자 14 : 다리리스터
15,21,26,30,40 : MOSFET 16,23,43 : 제너다이오드
17,23,39 : 과전압방지용 제너다이오드 27,29 : 다이오드
31 : 포토커플러 33 : 파형정형회로
34 : 플립플롭 36 : 앤드논리회로
37 : 제어신호입력단자 38 : 레벨변환회로
42 : 트랜지스터 50 : 게이트신호발생회로
60,70,80 : 주스위칭회로 71 : 부스위칭회로.
[발명의 기술분야]
본 발명은 도전변조형 MOSFET(Modulated-Conductivity type MOSFET)의 과전류보호회로에 관한 것이다.
[종래의 기술 및 그 문제점]
도전변조형 MOSFET는 MOS게이트입력을 갖추고 바이폴라모드로 동작하는 FET로서, 스위칭속도가 빠르고 ON전압이 낮다고 하는 장점을 갖고 있다. 이 때문에, 종래의 바이폴라트랜지스터나 MOSFET에서는 불가능했던 대전력의 고주파제어가 가능하게 되었고, 장치의 소형화 및 저코스트화를 도모할 수 있게 되었다.
이하, 본 명세서에서는 이 도전변조형 MOSFET를 BIFET(Bipolar mode FET)라 약칭한다.
제1도는 BIFET의 기본적인 쵸퍼회로를 나타낸 것으로, 도면에서 참조부호 1은 BIFET인 바, 이 BIFET(1)의 ON, OFF에 의해 직류전원(2)으로부터 부하(3)로 전력을 공급하도록 되어 있다.
BIFET(1)의 ON, OFF를 제어하는 게이트신호발생회로(50)는 BIFET(1)의 게이트에 정(+)의 전압을 공급하는 게이트전원(4)과 부(-)의 전압을 공급하는 게이트전원(5), 제어신호입력단자(10)에 정(+)의 신호를 인가하게 되면, 트랜지스터(6,7)가 턴온되어 게이트전원(5), 제어신호입력단자(10)의 입력제어신호를 증폭하는 바이폴라트랜지스터(6~9)로 구성된다. 이 게이트신호발생회로(50)의 제어신호입력단자(10)에 정(+)의 신호를 인가하게 되면, 트렌지스터(6,7)가 턴온되어 게이트전원(4)으로부터 정(+)의 전압이 출력단자(11)를 통해 BIFET(1)의 게이트에 공급되므로 BIFET(1)가 턴온되게 된다.
반면에 제어신호입력단자(10)에 부(-)의 신호가 입력되면, 트랜지스터(8,9)가 턴온되어 게이트전원(5)으로부터 부(-)의 전압이 출력단자(11)를 통해 BIFET(1)의 게이트에 공급되므로 BIFET(1)는 턴오프된다. 이와같이 BIFET(1)의 ON, OFF에 따라 부하(3)로의 전력공급이 제어되게 되는 것이다.
제2도는 일반적인 BIFET의 드레인전압(VD)과 드레인전류(ID)간 특성의 일례를 나타낸 것으로, 도시된 바와 같이 게이트전압(VG)을 높게 해서 구동시키게 되면 BIFET의 ON전압[ 즉, 드레인전압(VD)]이 낮아지게 되므로, BIFET에서의 전력손실을 줄일수 있게 된다.
그렇지만, 제1도의 회로에서 부하(3)에 단락사고가 발생하는 경우에는 BIFET(1)의 드레인·소오스간 전압이 직류전원(2)의 전압까지 상승하게 된다. 그 결과, BIFET(1)에서의 전력손실이 과대해지게 되어 BIFET(1)가 파괴된다. 이러한 부하(3)의 사고를 고려하여 게이트전압(VG)을 낮게 해서 구동시키게 되면, 제2도에서 알 수 있는 바와 같이 BIFET(1)의 ON전압[ 즉, 드레인전압(VD)]이 높아지게 되므로 BIFET(1)의 ON상태에서의 전력손실이 커지게 되는 문제가 있었다.
상기한 문제를 해결하기 위해 종래에는 제3도에 나타낸 구성의 과전류보호회로를 사용하였는 바, 도시된 바와 같이 BIFET(1)의 드레인·소오스간에는 저항(12,13)이 직렬로 접속되어 있는데, 이들중 저항(13)의 양단에서 드레인·소오스간전압을 검지하도록 되어 있다. 또한, BIFET(1)의 게이트·소오스간에는 저항(41)과 트랜지스터(42)가 직렬로 접속되어 있고, 이 트랜지스터(42)의 베이스는 제너다이오드(43)를 매개해서 저항(13)의 고전위측단자에 접속되어 있으며, BIFET(1)의 게이트는 저항(44)을 매개해서 게이트신호발생회로(50)의 출력단자(11)에 접속되어 있다.
상기한 구조의 과전류보호회로를 구비한 BIFET회로는 다음과 같이 동작하게 된다.
부하(3)에 사고가 발생해서 BIFET(1)에 과전류가 흐르게 되면 BIFET(1)의 ON전압이 상승하게 된다. 이 전압은 저항(12,13)에 의해 분압되어 저항(13)의 양단전압이 제너다이오드(43)의 제너전압치를 넘게 되면 트랜지스터(42)의 베이스에 전류가 흐르게 된다. 그에 따라, 트랜지스터(42)가 턴온되므로 게이트전원(4)의 전압은 저항(141,44)에 의해 분압되어 저하되게 된다. 예컨대 게이트전원(4)의 전압을 15V, 저항(41,44)을 각각 50Ω으로 설정한 경우, 정상동작을 하고 있을 때에는 BIFET(1)의 게이트전압이 15V이지만, 부하(3)에 단락사고가 발생한 경우, 정상동작을 하고 있을 때에는 BIFET(1)의 게이트전압이 7.5V까지 저하되므로 BIFET(1)에 흐르는 전류를 저하시킬 수 있게 된다. 한편, 부하(3)가 정상이고 BIFET(1)가 턴온될 때, 그 초기에는 수십 nsec(nanosecond)의 지연시간이 존재하기 때문에 BIFET(1)에 정(+)의 게이트전압이 인가된 심점으로부터 수십 nsec동안은 직류전원(2)의 전압이 BIFET(1)의 드레인·소오스간에 인가되게 된다. 이 기간에는 트랜지스터(42)의 베이스로 전류가 흐르므로 BIFET(1)의 게이트전압은 낮은 값으로 된다. 그렇지만, 시간이 경과됨에 따라 BIFET(1)의 ON전압은 점진적으로 강하해서 최종적으로 수V까지 저하되게 된다. 이때, 저항(13)에 발생되어 있는 전압이 제너다이오드(43)의 제너전압치보다 낮아지게 되면, 트랜지스터(42)가 턴오프 되어 BIFET(1)의 게이트전압이 게이트전원(4)의 전압까지 상승하게 되므로 BIFET(1)의 ON전압이 충분히 낮아질때까지 구동될 수 있게 된다.
여기서 BIFET(1)에 과전류가 흘러 BIFET(1)가 파괴될 때의 BIFET(1)의 전류 ID(max)와 드레인·소오스간 전압 VD의 관계를 제4도에 도시하였다. 도면에서 사선부가 BIFET(1)가 파괴되는 영역을 나타낸다. 도면에서 알 수 있는 바와 같이, ID(max)는 VD와 반비례관계에 있으므로, 특별히 BIFET(1)를 고전압회로에 사용할 경우에는 될수 있는 대로 과전류를 작게 하는 것이 중요하다. 이를 위해 BIFET(1)의 게이트전압을 Vth(BIFET를 ON상태로 하기 위한 최소게이트전압)이하로 해서 전류가 거의 흐르지 않게 한다던지, 또는 Vth+3V정도 이하로 해서 실질적으로 흐르는 전류를 충분히 작게 하는 것이 필요하다.
그러나, 제3도에 도시된 종래의 과전류보호회로에서는 BIFET(1)에 과전류가 흐를 경우, 게이트전압이 Vth 또는 그 이하로 되도록 저항(41,44)을 설정하게 되면 다음과 같은 문제가 생기게 된다.
첫 번째로, 상술한 바와 같이 BIFET(1)의 천온초기에는 BIFET(1)의 드레인·소오스간에 직류전원(2)의 전압이 인가되므로 트랜지스터(42)가 ON상태로 되는 바, 이때 BIFET(1)의 게이트전압은 필연적으로 Vth정도 또는 그 이하로 감소되게 된다. 그 결과 BIFET(1)가 턴온되지 않게 되거나 턴온 시간이 극단적으로 길어지게 된다. 두 번째로, 부하(3)에 사고가 생겨 과전류보호회로가 작동할 경우, BIFET(1)에 흐르고 있던 과전류가 급격히 감소되기 때문에 회로의 표유용량성분(stray capacitance)을 위해 BIFET(1)에 인가되는 전압이 진동해서 저항(13)에 발생되어 있던 전압이 제너다이오드(43)의 제너전압치보다 낮아지게 된다. 이때, 트랜지스터(42)가 턴오프상태로 되므로 BIFET(1)에 다시금 높은 게이트전압이 결려 과전류가 흐르게 된다. 이러한 반복동작에 의해 이 회로에서는 발진현상을 일으키게 된다.
[발명의 목적]
이에 본 발명은 상기한 문제를 해결하기 위해 발명된 것으로, 신뢰성이 높은 BIFET의 과전류보호회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명은, BIFET(1)의 드레인·소오스간 전압을 검지하는 전압검지회로를 구비하고 있고, 게이트신호발생회로의 출력단자상에 상기 BIFET의 게이트가 연결되어 있는 도전변조형 MOSFET의 과전류보호회로에 있어서, 상기 전압검지회로의 출력에 따라 BIFET의 게이트·소오스간 전압을 저하시키는 한편 BIFET의 턴온실패나 장시간의 턴온지연을 방지하기 위한 주스위칭회로가 상기 BIFET의 게이트와 게이트신호발생회로의 출력단자간에 설치된 것을 특징으로 한다.
[실시예 1]
이하, 예시도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.
제5도는 본 발명의 1실시예에 따른 BIFET의 회로구성을 나타낸 도면으로, 제1도에 도시된 기본회로와 대응하는 부분에는 제1도와 동일한 참조부호를 붙이되 상세한 설명은 생략하기로 한다.
BIFET(1)의 드레인·소오스간 전압을 검지하는 전압검지회로로서, 제3도의 경우와 마찬가지로 BIFET/(1)의 드레인·소오스간에 저항(12,13)이 직렬로 접속되어 있다. 또한, BIFET(1)에 과전류가 흐를 경우에 상기 전압검지회로(12,13)의 출력에 따라 BIFET(1)의 게이트·소오스간 전압을 강하시키는 한편 BIFET(1)의 턴온의 실패라던지 장시간의 턴온지연을 방지하기 위한 주스위칭회로(60)가 BIFET(1)오 게이트신호 발생회로(50)간에 설치되어 있다.
이 주스위칭회로(60)는, 애노드가 BIFET(1)의 게이트에 연결된 다이리스터(14)와, 이 다이리스터(14)의 게이트에 연결된 제너다이오드(16), 드레인이 상기 다이리스터(14)의 캐소드에 연결되고 소오스가 상기 BIFET(1)의 소오스에 연결된 MOSFET(15) 및 이 MOSFET(15)의 게이트와 게이트신호발생회로(50)의 출력단자(11)간에 설치된 지연회로를 구비하여 구성된다. 여기서, 지연회로는 게이트신호발생회로(50)의 출력단자(11)와 MOSFET(15)의 게이트간에 설치된 저항(19)과 MOSFET(15)자체의 게이트용량으로 구성된다.
더욱이, MOSET(15)의 드레인·소오스간에는 과전압을 방지하기 위한 제너다이오드(17)가 설치되어 있다.
저항(19)과 MOSFET(15)의 게이트용량으로 구성된 지연회로의 시정수는 BIFET(1)가 턴온되기 전에 MOSFET(15)가 턴온되지 않도록 설정된다. 즉, 예컨대 BIFET(1)의 드레인·소오스간 전압이 10% 저하될 때까지 MOSFET(15)가 턴온되지 않도록 지연회로의 시정수가 설정되게 된다.
이와 같이 구성된 과전류보호회로에 있어서, 게이트신호발생회로(50)의 제어신호입력단자(10)에 정(+)의 신호가 인가되어 BIFET(1)가 ON상태를 유지하고 있을 때, 부하(3)에 단락사고가 발생한 경우에는 BIFET(1)에 과전류가 흘러 BIFET(1)의 ON전압이 상승하게 되는 바, 이 전압이 저항(12,13)에 의해 분압되어 검지되게 된다. 여기서, MOSFET(15)는 게이트신호발생회로(50)로부터 출력되는 ON게이트신호의 영향으로 ON상태로 있게 된다. 그리하여 저항(13)에 발생하는 전압이 제너다이오드(16)의 제너전압치이상이 되면 게이트전류가 다이리스터(14)를 통해 흐르게 되므로 다이리스터(14)가 턴온되게 된다. 이와 같이 다이리스터(14)가 턴온되게 되면 BIFET(1)의 게이트·소오스간 전압은 대략 다이리스터(14)의 ON전압과 MOSFET(15)의 ON전압의 합으로 되는 바, 본 실시예에서 이 합전압은 2V이하로 설정되어 있다. 그런데, BIFET(1)의 드레숄드전압(Vth)은 약 5V이기 때문에, 상기와 같이 BIFET(1)에 과전류가 흐을 때에는 다이리스터(14)가 턴온되어 BIFET(1)의 게이트·소오스간 전압이 드레숄드전압(Vth)이하로 되게 된다. 그에 따라 BIFET(1)가 OFF되어 과전류를 완전히 차단할 수 있게 된다. 그리고, 다이리스터(14)는 일단 턴온되면 애노드가 정전위를 유지하는 한 턴온상태를 유지하게 되므로, BIFET(1)의 과전류가 급격히 감소되어 전압이 진동해서 다이리스터(14)의 게이트전압이 낮아지더라도 BIFET(1)의 게이트·소오스간 전압은 드레숄드전압(Vth)이하로 유지되어 BIFET(1)에 과전류가 흐르지 않게 된다.
다음에는 BIFET(1)의 턴온초기의 동작에 대해 설명한다.
게이트신호발생회로(50)의 제어신호입력단자(10)에 정(+)의 제어신호가 입력되면, 출력단자(11)로부터 정(+)의 ON게이트신호가 저항(18)을 통해 BIFET(1)의 게이트에 인가된다. 그와 동시에 ON게이트신호는 저항(19)을 통해 MOSFET(15)의 게이트에도 인가된다. 이때, MOSFET(15)의 게이트전압은 저항(19)과 게이트용량에 의해 정해지는 충전시정수에 따라 상승해서 MOSFET(15)의 게이트전압이 그 드레숄드전압(Vth)에 도달할 때 MOSFET(15)가 턴온되게 된다.
본 실시예에서는 MOSFET(15)가 턴온될때까지의 시간이 BIFET(1)의 턴온지연시간보다 길게 설정되어 있으므로, BIFET(1)의 턴온초기의 ON전압이 높은 기간동안에는 다이리스터(14)가 OFF상태를 유지하게 된다. 따라서, BIFET(1)의 게이트에 높은 ON게이트신호가 공급되게 된다. 시간이 경과됨에 따라 MOSFET(15)는 턴온되지만, 이때 BIFET(1)의 ON전압이 이미 충분히 낮게되어 있으므로 다이리스터(14)는 턴온될수 없게 된다.
따라서, 본 실시예의 과전류보호회로에서는, 과전류가 BIFET(1)를 통해 흐르는 경우를 제외하고는 BIFET(1)에 높은 게이트전압을 공급할 수가 있으므로 BIFET(1)의 턴온실패나 턴온지연을 방지할 수 있게된다.
제5도에 있어서, 참조부호 31은 발광소자가 다이리스터(14)에 직렬로 연결되고 수광소자가 저항(32)에 연결된 포토커플러를 나타낸 것으로, 이 포토커플러(31)는 다이리스터(14)와 MOSFET(15)가 모두 턴온되는 순간을 검지하도록 동작하는 것이다. 그리고, 저항(32)의 단자전압은 파형정형회로(33 및 플리플롭(34)을 매개해서 앤드논리회로(36)의 한쪽 입력단자에 입력된다.
이 논리회로(36)의 다른쪽 입력단자(37)에는 논리상태가 "1" 또는 "0"인 제어신호가 입력되도록 되어 있다. 또, 도면에서 참조부호 38은 상기 앤드논리회로(36)의 출력을 정(+) 또는 부(-)의 신호로 변환시키는 레벨변환회로를 나타낸 것으로, 이 레벨변환회로(38)의 출력단자는 게이트신호발생회로(5)의 제어신호입력단(1)에 접속되어 있다.
이와 같이 구성된 회로의 정상동작에 대해 설명하면 다음과 같다.
플립플롭(34)의 리셋트단자(35)에는 플립플롭(34)의 출력이 항시 논리상태 "I"로 되게 하는 신호가 입력되는 한편, 앤드논리회로(36)의 제어신호입력단자(37)에는 궁극적으로 BIFET(1)를 턴온시키거나 턴오프시키는 논리상태 "I" 또는 "0"의 신호가 입력되도록 되어 있다. 이러한 경우, 앤드논리회로(36)의 출력은 상기 제어신호입력단자(37)에 공급되는 신호와 논리상태가 같은 신호로 되어 레벨변환회로(38)에 인가된 후, 이 레벨변환회로(38)에 의해 정(+) 또는 부(-)의 신호로 변환되어 게이트신호발생회로(50)의 제어신호입력단자(10)에 공급되게 된다. 그 결과. BIFET(1)의 게이트에는 게이트신호발생회로(50)의 출력단자(11)로부터 정(+)의 ON게이트신호 또는 부(-)의 OFF게이트신호가 공급되게 된다.
다음에는 BIFET(1)에 과전류가 흐를 때의 회로동작에 대해 설명한다.
BIFET(1)에 과전류가 흐를 때에는 다이리스터(14)가 턴온되므로 BIFET(1)의 게이트전압은 저하된다. 이때 이 다이리스터(14)에 직렬로 접속된 포토커플러(31)의 발광소자에도 전류가 흐르게 되므로 저항(32)의 단자전압이 상승하게 된다. 이 전압은 파형정형회로(33)에 의해 소정의 논리레벨을 갖는 신호로 변환된 다음 플립플롭(34)에 입력되게 된다. 그에 따라, 플립플롭(34)의 출력은 "0"으로 반전되고, 그 결과 앤드논리회로(36)의 출력도 "0"으로 되므로, 게이트신호발생회로(50)의 제어신호입력단자(10)에는 레벨변환회로(38)의 동작에 따라 부전압이 공급되어 BIFET(1)로의 게이트신호의 공급이 정지되게 된다.
상술한 바와 같이 본 실시예의 회로에서는, BIFET(1)의 과전류보호 뿐만 아니라 과전류가 흐르 때에 게이트신호발생회로(50)의 동작을 자동적으로 정지시킬 수도 있게 된다.
제6도는 제5도의 회로를 개량한 실시예의 회로구성을 나타낸다. 앞서의 실시예에서는 BIFET(1)에 과전류가 흐르고나서 과전류를 차단할 때까지 다소 시간이 핀요했었다. 이 시간은 다이리스터(14)가 턴온될때까지의 시간으로 결정되는 바, 통상 2∼3μsec이다. 이 시간동안에는 BIFET(1)에 과전류가 계속해서 흐르게 되므로 BIFET(1)가 파괴될 우려가 있다. 본 실시예에는 이점을 개선하기 위해 만들어진 것으로, 본 실시예에서는 주스위칭회로(70)가 제5도의 주스위칭회로(60)에 덧붙여서 전압검지회로(12,13)의 출력에 따라 BIFET(1)의 게이트·소오스간 전압을 저하시키는 한편 BIFET(1)의 턴온실패라던지 장시간의 턴온지연을 방지하기 위한 부스위칭회로(71)와 상기 BIFET(1)의 드레인·소오스간 전압을 검지하기 위한 별도의 전압검지회로(24,25)를 더 포함하여 구성되어 있다. 여기서, 부스위칭회로(71)는 BIFET(1)의 게이트에 콜렉터가 연결된 바이폴라트랜지스터(20)와, 이 바이폴라트랜지스터 20)의 베이스와 상기 전압검지회로(24,25)의 출력측간에 연결된 제너다이오드(22), 드레인이 상기 바이폴라트랜지스터(20)의 에미터에 연결되고, 소오스가 BIFET(1)의 소오스에 연결된 MOSFET(21) 및 이 MOSFET(21)의 드레인·소오스간에 설치된 과전압방지용 제너 다이오드(23)로 구성된다.
이와 같이 구성된 회로에서 부하(3)에 단락사고가 발생한 경우에는 상술한 바와 같이 BIFET(1)에 전류가 흐르게 되므로 BIFET(1)의 ON전압이 상승하게 된다. 이렇게 되면 전압검지회로의저항(13,25)의 단자전압도 상승하게 되는데,그 전압치가 제너다이오드(16,22)의 제너전압치를 넘게 되면 다이리스터(14)의 게이트 및 트랜지스터(20)의 베이스에 전류가 흐르게 된다. 상술한 바와 같이 다이릭스터(14)는 2-3μsec의 턴온시간을 갖고 있지만, 이 시간동안 트랜지스터(20)가 턴온되게 된다. 즉, BIFET(1)의 게이트·소오스간 전압은 트랜지스터(20)의 ON전압과 MOSFET(21)의 ON전압의 합까지 저하되게 되므로 BIFET(1)에 흐르는 과전류가 차단되게 된다. 과전류가 차단되면 상술한 바와 같이 MOSFET(1)의 드레인·소오스간 전압이 진동을 일으킬 가능성이 있지만, 과전류가 흐르기 시작한 다음 2-3rsec후에 다이리스터(14)가 완전히 턴온되기 때문에 BIFET(1)의 게이트 소오스간 전압은 드레숄드 전압(Vth)이하로 유지되게 된다.
따라서, BIFET(1)에 대한 과전류의 재유출(再流出)이 방지되게 된다.
상술한 바와 같이 본 실시예의 회로에서는 앞서의 실시예의 회로에 비해 더욱 효과적으로 BIFET(1)를 과전류로부터 보호할 수 있게 된다.
더욱이, 제5도에 도시된 게이트신호발생회로(50)의 동작을 자동적으로 제어하는 회로구성은 본 실시예에도 마찬가지로 채택될 수가 있다.
제7도는 본 발명의 다른 실시예에 따른 회로구성을 나타낸 것으로, 본 실시예에서는 주스위칭회로(80)가, 소오스가 BIFET(1)의 소오스에 연결된 MOSFET(26)와, 상기 BfFET(1)의 게이트와 MOSFET(26)의 드레인간에 설치된 다이오드(27), 상기 MOSFET(26)의 게이트와 전압검지회로(12,13)간에 설치된 제1지연회로(시정수회로) 및, 상기 BIFET(1)의 초기턴온기간과 오프게이트신호에 따른 턴오프기간에 상기 전압검지회로(12,13)의 출력측을 단락시키는 단락회로를 포함하여 구성된 것을 특징으로 한다. 여기서, 단락회로는 전압검지회로(12,13)의 출력측을 단락시키는 MOSFET(30)와, 이 MOSFET(30)의 드레인·소오TM간에 설치된 과전압방지용 제너다이오드(39), 드레인이 상기 MOSFET(30)의 게이트에 연결된 MOSFET(40)를 구비하고 있는 MOS인버터 및, 상기 MOSFET(40)의 게이트와 게이트신호발생회로(50)의 출력단자(11)간에 설치된 제2지연회로로 구성되고, 제1지연회로는 MOSFET(26)의 게이트와 전압검지회로(12,13)간에 설치된 다이오드(29)와 이 다이오드(29)에 병렬로 연결된 저항(28) 및 상기 MOSFET(26) 자체의 게이트용량으로 구성되며, 제2지연회로는 게이트신호발생회로(50)의 출력단자(11)와 MOSFET(40)간에 설치된 저항(41)과 상기 MOSFET(40)자체의 게이트용량으로 구성된다.
저항(41)과 MOSFET(40)의 게이트용량성분으로 구성되는 제2지연회로의 시정수는 BIFET(1)가 턴온되기 전에는 MOSFET(26)가 턴온되지 않도록 설정되는 바, MOSFET(30)가 턴온상태를 유지하도록 설정되게 된다. 예컨대 ON게이트신호가 입력되어 BIFET(1)의 드레인·소오스간 전압이 10% 저하될때까지는 MOSFET(30)가 턴오프되지 않도록 상기 제2지연회로의 시정수가 설정되게 된다.
이와 같이 구성된 과전류보호회로에 있어서, 게이트신호발생회로(50)의 제어신호입력단자(10)에 정(+)의 신호가 입력되게 되면, 출력단자(11)로부터 저항(42)을 통해 BIFET(1)의 게이트에 ON게이트신호가 공급되므로 BIFET(1)는 턴온되게 된다. 그와 동시에 MOSFET(40)의 게이트에도 저항(47)을 통해서 ON게이트신호가 입력되게 되지만, 이 MOSFET(40)가 턴온되는 시점은 저항(41)과 게이트용량으로 구성되는 제2지연회로에 의해 BIFET(1)가 ON되는 시점보다 일정시간 지연되게 된다. MOSFET(40)가 턴온되면 저항(13)에 병렬접속된 MOSFET(30)가 턴오프되게 된다. 즉, MOSFET(30)는 MOSFET(1)의 턴온초기에 소정기간동안 저항(13)의 양단을 단락시키게 된다.
한편, 게이트신호발생회로(50)의 제어신호입력단자(10)에 부(-)의 제어신호가 입력되는 경우에는 출력단자(11)로부터 부(-)의 OFF게이트신호가 출력되므로 BIFET(1)는 턴오프되게 된다. 이때 MOSFET(40)의 게이트에도 OFF게이트신호가 입력되므로 MOSFET(40)도 턴오프되게 된다. 따라서, MOSFET(30)가 턴온되어 전압검지회로의 저항(13)양단을 단락시키게 된다.
상기한 과전류보호회로에서는, BIFET(1)의 턴오프기간 및 턴온초기의 소정기간동안 MOSFET(30)가 턴온상태로 유지되므로 전압검지회로의 출력단자인 저항(13)의 고전위측단자가 접지상태로 유지되게 된다.
이와 같은 제7도의 회로구성에 있어서, 부하(3)에 사고가 발생하여 BIFET(l)에 과전류가 흐르는 경우의 회로동작은 다음과 같다.
BIFET(1)에 과전류가 흐르게 되면 그 ON전압이 상승하게 된다. 이때 전압정지회로의 저항(13)에 병렬로 접속된 MOSFET(37)가 OFF상태로 되므로 저항(13)의 양단에는 BIFET(1)의 ON전압에 대응되는 전압이 걸리게 된다. 이 전압은 다이오드(29)를 통해서 MOSFET(26)의 게이트에 인가되는 바, 이 게이트전압이 임계치전압을 넘게 되면 이 MOSFET(26)가 턴온되게 된다. 그 결과. BIFET(1)의 게이트·소오스간 전압은 MOSFET(26)의 ON전압과 다이오드(27)의 순방향전압의 합까지 저하되게 된다. 여기서는 이 합전압이 BIFET(1)의 드레숄드전압(Vth)보다 낮은 값으로 설정되어 있으므로 BIFET(1)를 통해 흐르는 과전류가 차단되게 된다.
이와 같이 해서 과전류가 차단되게 되면 상술한 바와 같이 BIFET(1)의 드레인·소오스간 전압이 진동하게 되지만, 제7도의 실시예의 회로에서는 이러한 진동이 발생하더라도 BIFET(1)가 재차 턴온되지 않게 되므로 과전류가 흐르지 않게 된다. 그 이유는 다음과 같다.
BIFET(1)의 게이트 소오스간을 단락시키기 위한 MOSFET(26)의 게이트에는 다이오드(29)와 병렬로 저항(28)이 연결되어 있다. BIFET(1)의 드레인·소오스간 전압이 진동해서 저항(13)의 단자전압이 저하될때, MOSFET(26)의 게이트입력용량에 축적되어 있던 전하가 저항(28)을 통해 방전되게 된다. 그러나. 본 실시예에서는 이 방전의 시정수를 크게 해서 MOSFET(26)의 게이트전압이 그 드레숄드전압(Vth)으로 될 때까지의 방전시간을 BIFET(1)의 드레인·소오스간 전압의 진동주기보다 길게 설정하고 있다. 그 결과, BIFET(1)이 드레인·소오스간 전압이 0으로 되더라도 MOSFET(26)는 절대로 턴오프되지 않게 되므로 BIFET(1)가 재차 턴온되어 과전류가 유출되는 것이 방지되게 된다.
또한, 본 실시예의 회로에서는 정상동작시 상술한 바와 같이 BIFET(1)에 ON게이트신호가 인가되기 때문에 일정시간동안 MOSFET(30)가 ON상태를 유지하게 된다. 따라서, BIFET(1)의 턴온지연기간동안 전압검지회로의 출력단자인 저항(13)의 고전위측단자가 단락되제 되므로 MOSFET(26)는 절대로 턴온될 수 없게 된다. 그에 따라. BIFET(1)의 턴온실패라던지 턴온지연을 방지할 수 있게 된다.
더욱이, 제5도에 도시된 포토커플러(31)가 제7도에 도시된 회로에도 채용될 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 부하측의 사고로 야기되는 과전류로부터 BIFET의 드레인·소오스간에 전압진동이 발생되더라도 BIFET를 효과적으로 제어해서 과전류의 재유출을 방지할 수 있게 됨으로써 신뢰성 높은 BIFET외 과전류보호회로가 실현되게 된다.

Claims (15)

  1. BIFET(1)의 드레인·소오스간 전압을 검지하는 전압검지회로(12.13)를 구비하고 있고, 게이트신호 발생회로(50)의 출력단자(11)상에 상기 BIFET(1)의 게이트가 연결되어 있는 도전변조형 MOSFET의 과전류보호회로에 있어서, 상기 전압검지회로(12,13)의 술책에 따라 BIFET(1)의 게이트· 소오스간 전압을 저하시키는 한편 BIFET(1)의 턴온실패나 장시간의 턴온지연을 방지하기 위한 주스위칭회로(60,70,80)가 상기 BIFET(1)의 게이트와 게이트신호발생회로(50)의 출력단자(11)간에 설치된 것을 특징으로 하는 도전변조형 MOSFET의 과전류보호회로.
  2. 제1항에 있어서, 상기 주스위칭회로(60)는, 애노드가 BIFET(1)의 게이트측에 연결된 다이리스터(14)와, 이 다이리스터(14)의 게이트에 연결된 제너다이오드(16), 드레인이 상기 다이리스터(14)의 캐소드에 연결되고 소오스가 상기 BIFET(1)의 소오스에 연결된 MOSFET(15) 및, 이 MOSFET(15)의 게이트와 게이트신호발생회로(50)의 출력단자(11)간에 설치되는 지연회로를 포함하여 구성된 것을 특징으로 하는 도전변조형 MOSFET의 과전류보호회로.
  3. 제2항에 있어서, 상기 MOSFET(15)의 드레인·소오스간에 과전압방지용 제너다이오드(17)가 더 설치된 것을 특징으로 하는 도전변조형 MOSFET의 과전류보호회로.
  4. 제2항에 있어서, 상기 지연회로가 게이트신호발생회로(50)의 출력단자(11)와 MOSFET(15)의 게이트간에 설치된 저항(19)과 MOSFET(15) 자체의 게이트용량으로 구성된 것을 특징으로 하는 도전변조형 MOSFET의 과전류보호회로.
  5. 제2항에 있어서, 상기 BIFET(1)의 게이트와 다이리스터(14)의 애노드간에 포토커플러(31)가 더 설치된 것을 특징으로 하는 도전변조형 MOSFET의 과전류보호회로.
  6. 제2항에 있어서, 상기 지연회로의 시정수는 ON게이트신호가 BIFET(1)의 게이트에 인가되지 않는 기간과 ON게이트신호가 인가된 후 BIFET(1)의 드레인·소오스간 전압이 최소한 10% 저하될 때까지의 턴온 초기기간동안 MOSFET(15)를 턴오프상태로 유지시킬 수 있도록 설정된 것을 특징으로 하는 도전변조형 MOSFET의 과전류보호회로.
  7. 제1항에 있어서, 상기 주스위칭회로(80)는, 소오스가 BIFET(1)의 소오스에 연결된 MOSFET(26)와, 상기 MOSFET(1)의 게이트와 MOSFET(26)의 드레인간에 설치된 다이오드(27), 상기 MOSFET(26)의 게이트와 전압검지회로(12,13)간에 설치된 제1지연회로(시정수회로) 및, 상기 MOSFET(1)의 턴온초기기간과 OFF게이트신호에 의한 턴오프기간에 상기 전압검지회로(12,13)의 출력측을 단락시키는 단락회로를 포함하여 구성된 것을 특징으로 하는 도전변조형 MOSFET의 과전류보호회로.
  8. 제7항에 있어서, 상기 단락회로는 BIFET(1)에 ON게이트신호가 인가되지 않는 기간과 ON게이트신호가 인가된 후 BIFET(1)의 드레인·소오스간 전압이 최소한 10%저하될 때까지의 턴온초기기간동안 MOSFET(30)가 턴온되도록 구성된 것을 특징으로 하는 도전변조형 MOSFET의 과전류보호회로.
  9. 제8항에 있어서, 상기 단락회로가 전압검지회로(12,13)의 출력측을 단락시키는 MOSFET(30)와, 드레인이 상기 MOSFET(30)의 게이트에 연결된 MOSFET(40)를 구비하고 있는 MOS인버터 및, 상기MOSFET(40)의 게이트와 게이트신호발생화로(50)의 출력단자(11)간에 설치된 제2지연회로로 구성된 것을 특징으로 하는 도진변조형 MOSFET의 과전류보호회로.
  10. 제9항에 있어서, 상기 제2지연회로가 게이트신호발생회로(50)의 출력단자(11)와 MOSFET(40)간에 설치된 저항(41)과 상기 MOSFET(40)자체의 게이트용량으로 구성된 것을 특징으로 하는 도전변조형 MOSFET의 과전류보호회로.
  11. 제7항에 있어서, 상기 제1지연회로가 MOSFET(26)의 게이트와 전압검지회로(12,13)간에 설치된 다이오드(29)와, 이 다이오드(29)에 병렬로 연결된 저항(28) 및, 상기 MOSFET(26)자체의 게이트용량으로 이루어진 것을 특징으로 하는 도전변조형 MOSFET의 과전류보호회로.
  12. 제7항에 있어서, 상기 BIFET(1)의 게이트와 다이오드(27)의 애노드간에 포토커플러(31)가 더 설치된 것을 특징으로 하는 도전변조형 MOSFET의 과전류보호회로.
  13. 제7항에 있어서, 상기 단락회로에 있는 MOSFET(30)의 드레인과 소오스간에 과전압방지용 제너다이오드(39)가 더 설치된 것을 특징으로 하는 도전변조형 MOSFET의 과전류보호회로.
  14. 제1항에 있어서, 상기 주스위칭회로(70)가 전압검지회로(12,13)의 출력에 따라 BIFET(1)의 게이트·소오스간 전압을 저하시키는 한편 BIFET(1)의 턴온실패나 장시간의 턴온지연을 방지하기 위한 부스위칭회로(71)와, 상기 BIFET(1)의 드레인·소오스간 전압을 검출하기 위한 별도의 전압검지회로(24,25)를 더 포함하여 구성된 것을 특징으로 하는 도전변조형 MOSFET의 과전류보호회로.
  15. 제14항에 있어서, 상기 부스위칭회로(71)는 MOSFET(1)의 게이트에 콜렉터가 연결된 바이폴라트랜지스터(20)와, 이 바이폴라트랜지스터(20)의 베이스와 전압검지회로(24,25)의 출력측간에 연결된 제너다이오드(22), 드레인이 상기 바이폴라트랜지스터(20)의 에미터에 접속되고 소오스가 BIFET(1)의 소오스에 접속된 MOSFET(21) 및, 이 MOSFET(21)의 드레인·소오스간에 설치된 과전압방지용 제너다이오드(23)등 으로 구성된 것을 특징으로 하는 도전변조형 MOSFET의 과전류보호회로.
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