JPH10327056A - 絶縁ゲート型半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 保護回路への電気的雑音、および、温度の影
響を抑制する。 【解決手段】 負荷を流れる主電流は主として、ＩＧＢ
Ｔ１０１を流れるが、一部はＩＧＢＴ１０２をにも分流
する。分流した電流は、抵抗１０４により電圧へ変換さ
れる。負荷の短絡などにより主電流が過度に上昇する
と、変換された電圧が所定の大きさを超え、ＭＯＳＦＥ
Ｔ１０５がオンする結果、ＩＧＢＴ１０１がオフ状態と
なる。ＭＯＳＦＥＴ１０５に直列にツェナーダイオード
１０６が接続されているので、電気的雑音に対する、Ｍ
ＯＳＦＥＴ１０５のノイズマージンが高い。ツェナー電
圧Ｖz の温度依存性とゲート閾電圧Ｖ_GS(th)の温度依存
性とが互いに補償し合うようなツェナーダイオードを、
ツェナーダイオード１０６として選択することにより、
主電流の上限値を温度に依存しない値とすることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばインバー
タ装置などの電力変換装置においてスイッチング素子と
して用いられる絶縁ゲート型半導体装置に関し、特に負
荷の短絡時における絶縁ゲート素子の破壊を防止する機
能の改良に関する。

【０００２】

【従来の技術】ＭＯＳ型電界効果トランジスタ素子（Ｍ
ＯＳＦＥＴ）、絶縁ゲート型バイポーラトランジスタ素
子（ＩＧＢＴ）などの絶縁ゲート素子は、２つの電流電
極及びこれらの電極との間が絶縁された制御電極とを有
しており、制御電極と１つの電流電極の間に印加される
電圧の大きさによって、２つの電流電極の間を流れる電
流の大きさを調整するものである。この印加電圧が大き
いほど電流は大きく、この電圧が０であるときには電流
は遮断される。これらの絶縁ゲート素子を備えた絶縁ゲ
ート型半導体装置は、例えば負荷へ流れる電流（主電
流）をスイッチングするインバータ装置などの電力変換
装置にスイッチング素子として用いられる。この電力変
換装置において負荷が短絡すると、絶縁ゲート素子に過
大な主電流（短絡電流）が流れ、これを放置すれば絶縁
ゲート素子は破壊に至る。このため、絶縁ゲート型半導
体装置において、絶縁ゲート素子を駆動する回路部分で
ある絶縁ゲート素子の駆動回路には、短絡電流による破
壊を防止するための短絡電流遮断機能が設けられる。

【０００３】図１５は、短絡電流遮断機能を有する従来
の絶縁ゲート型半導体装置の例を示すブロック図であ
る。絶縁ゲート素子としてのＩＧＢＴ１のコレクタＣに
は図示しない負荷が接続されており、コレクタＣからエ
ミッタＥへ流れるコレクタ電流Ｉ_C が、主電流として負
荷へ供給される。このコレクタ電流Ｉ_C は、ゲートＧと
エミッタＥの間の電圧（ゲート電圧）の大きさによって
制御される。ゲート電圧が大きいほど大きなコレクタ電
流Ｉ_C が流れる。ゲート電圧はゲート駆動回路４２によ
り調整して供給される。

【０００４】この絶縁ゲート型半導体装置には電流トラ
ンス４３が設けられており、電流トランス４３によって
コレクタ電流Ｉ_C が検出される。検出されたコレクタ電
流Ｉ_C の値は、比較回路４４において所定の基準値と比
較される。比較回路４４は、コレクタ電流Ｉ_C が基準値
を超えたときには所定の信号をゲート駆動回路４２へ送
出する。ゲート駆動回路４２はこの信号に応答して、Ｉ
ＧＢＴ１を遮断すべく、所定のゲート電圧をゲートＧへ
出力する。これにより、負荷の短絡に伴う過大なコレク
タ電流Ｉ_C が遮断され、ＩＧＢＴ１が破壊から保護され
る。

【０００５】短絡電流遮断機能を有する従来の絶縁ゲー
ト型半導体装置の他の例として、特開昭６３−３１８７
８１号公報、特開昭６４−６８００５号公報、及び特開
平２−３０９７１４号公報に開示される技術がある。こ
れらの中の前２者は主電流を制御する第１のＭＯＳＦＥ
Ｔに並列に第２のＭＯＳＦＥＴを設け、主電流をこの第
２のＭＯＳＦＥＴに分流させて、この分流電流が所定の
大きさを超えるとオン状態になるトランジスタを、第１
及び第２のＭＯＳＦＥＴのゲート電極とソース電極の間
に接続したものである。このため、負荷の短絡などによ
り主電流が所定の大きさを超えて流れるときには、トラ
ンジスタがオンしてこれらのＭＯＳＦＥＴのゲート電圧
が引き下げられることにより、主電流が所定値以下に制
限される。

【０００６】前述の従来技術の中の最後の１者は、前２
者の技術におけるトランジスタの代わりにサイリスタを
設けたものである。第２のＭＯＳＦＥＴへ分流する電流
が、一旦所定の大きさを超えサイリスタのゲートとカソ
ード間に所定以上の電圧が印加されると、以後継続して
サイリスタが導通し、２つのＭＯＳＦＥＴのゲート電圧
がゼロ付近にまで引き下げられ、主電流が継続して遮断
される。

【０００７】

【発明が解決しようとする課題】しかしながら、これら
の従来の技術は以下に示すような問題点を有している。
負荷に供給される電圧が高い場合には特に短絡電流を早
急に遮断する必要があり、そのためには図１５に示した
従来技術においては、ゲート駆動回路４２および比較回
路４４の動作を高速化する必要がある。これらの回路を
高速化すると、電気的雑音によってこれらの回路が誤動
作を引き起こし易くなり、安定した動作が得られないと
いう問題点があった。また、高速化に伴って、回路損失
が増大するという問題点もあった。

【０００８】トランジスタを用いてＭＯＳＦＥＴのゲー
ト電圧を制限する方式の従来技術では、トランジスタが
ゲート電圧をゼロ付近まで十分に引き下げることが困難
であり、このため、負荷の短絡時において短絡電流を十
分に遮断することができないという問題点があった。一
方、サイリスタを用いた従来技術では、サイリスタの応
答速度がトランジスタに比べて遅いために、過大な主電
流が検出された後にサイリスタが導通するまでの時間が
トランジスタに比べて長い。このため、負荷が短絡した
ときには一定期間に過大な短絡電流が流れ、この間にＭ
ＯＳＦＥＴが破壊されるという問題点があった。また、
過大な短絡電流が流れた後に電流を遮断するので、負荷
が有するインダクタンスにより過大なサージ電圧が発生
し、これによってもＭＯＳＦＥＴが破壊されるという問
題点があった。

【０００９】また従来技術ではトランジスタのオン電圧
の大きさ、すなわちトランジスタに供給される電圧信号
であって、トランジスタをオンするのに必要な電圧信号
の大きさは、トランジスタの温度と共に変化する。この
ため、制限される主電流の大きさが温度に依存して変動
するという問題点があった。従来技術では更に、上述の
電圧信号に重畳する電気的雑音によって、トランジスタ
が誤ってオンするという問題点があった。電気的雑音の
影響は、ＭＯＳＦＥＴのスイッチング動作が高速になる
ほど大きくなる。

【００１０】この発明は上記のような問題点を解消する
ためになされたもので、過大な主電流を高速で制限し、
かつゼロ付近まで遮断する絶縁ゲート型半導体装置を提
供することを目的とする。この発明はまた、電気的雑音
による誤動作の恐れがなく、また温度による特性上の変
動のない絶縁ゲート型半導体装置を提供することを目的
とする。

【００１１】

【課題を解決するための手段】この発明にかかる請求項
１に記載の装置は、絶縁ゲート型半導体装置であって、
（ａ）第１電流電極と、第２電流電極と、前記第１およ
び第２電流電極から絶縁された第１制御電極とを有する
第１の絶縁ゲート素子であって、当該第１制御電極と前
記第２電流電極の間に付加される第１電圧が大きいほ
ど、当該第１電圧に応答して前記第１および第２電流電
極の間がより導通した状態となる第１の絶縁ゲート素子
と、（ｂ）第３電流電極と、第４電流電極と、前記第３
および第４電流電極から絶縁された第２制御電極とを有
する第２の絶縁ゲート素子であって、当該第２制御電極
と前記第４電流電極の間に付加される第２電圧が大きい
ほど、当該第２電圧に応答して前記第３および第４電流
電極の間がより導通した状態となる第２の絶縁ゲート素
子であって、当該第３電流電極と前記第１電流電極とが
接続され、当該第２制御電極と前記第１制御電極とが接
続され、当該第４電流電極が前記第２電流電極と結合さ
れる第２の絶縁ゲート素子と、（ｃ）電圧出力端子を有
し、前記第２電流電極と前記第４電流電極との間に介挿
される電流検出手段であって、前記第２の絶縁ゲート素
子を通過して前記第３電流電極と前記第４電流電極との
間を流れる電流を検出する電流検出手段であって、前記
電流に対応した電圧を前記電圧出力端子から出力する電
流検出手段と、（ｄ）出力端子を有し、当該出力端子が
前記第１および第２制御電極へ結合されたゲート駆動手
段であって、調整された第３電圧を当該出力端子へ出力
するゲート駆動手段と、（ｅ）第５電流電極、第６電流
電極、および第３制御電極を有するＭＯＳ型電界効果ト
ランジスタ素子であって、当該第５電流電極が前記第１
および第２制御電極に結合され、当該第３制御電極が前
記電圧出力端子に結合され、前記第６電流電極が前記第
２電流電極に結合されたＭＯＳ型電界効果トランジスタ
素子と、（ｆ）前記第６電流電極と前記第２電流電極の
間に介挿されたツェナーダイオードであって、前記ＭＯ
Ｓ型電界効果トランジスタ素子を通過して前記第５電流
電極と前記第６電流電極との間を順方向に流れる電流
が、逆方向電流となる向きに介挿されたツェナーダイオ
ードと、を備える。

【００１２】この発明にかかる請求項２に記載の装置
は、請求項１に記載の絶縁ゲート型半導体装置であっ
て、前記ツェナーダイオードにおけるツェナー電圧が、
前記ＭＯＳ型電界効果トランジスタ素子におけるゲート
閾電圧の温度特性に対して、相補的な温度特性を有す
る。

【００１３】この発明にかかる請求項３に記載の装置
は、請求項１に記載の絶縁ゲート型半導体装置であっ
て、前記電流検出手段が、（ｃ−１）前記第２電流電極
と前記第４電流電極との間に介挿される第１抵抗であっ
て、前記第４電流電極に結合される当該第１抵抗の端部
が、前記電圧出力端子として機能する第１抵抗、を備え
る。

【００１４】この発明にかかる請求項４に記載の装置
は、請求項１に記載の絶縁ゲート型半導体装置であっ
て、前記ＭＯＳ型電界効果トランジスタ素子が、（ｅ−
１）第７電流電極、第８電流電極、および第４制御電極
を有する複数の単位ＭＯＳ型電界効果トランジスタ素子
を備え、当該複数の単位ＭＯＳ型電界効果トランジスタ
素子における第７電流電極同士、第８電流電極同士、お
よび第４制御電極同士が相互に接続され、当該第７電流
電極、当該第８電流電極、および当該第４制御電極は、
それぞれ前記第５電流電極、前記第６電流電極、および
前記第３制御電極として機能する。

【００１５】この発明にかかる請求項５に記載の装置
は、請求項１に記載の絶縁ゲート型半導体装置であっ
て、（ｇ）前記ＭＯＳ型電界効果トランジスタ素子に結
合された発光ダイオードであって、前記ＭＯＳ型電界効
果トランジスタ素子を通過して前記第５電流電極と前記
第６電流電極との間を順方向に流れる電流が、順方向電
流となる向きに介挿された発光ダイオード、を更に備え
る。

【００１６】この発明にかかる請求項６に記載の装置
は、請求項１に記載の絶縁ゲート型半導体装置であっ
て、前記ゲート駆動手段が、（ｄ−１）前記調整された
第３電圧として、前記第２電流電極の電位よりも低い電
位に相当する電圧を出力し得るゲート駆動部、を備え、
（ｇ）前記第１及び第２制御電極と前記第５電流電極と
の間に介挿された第１のダイオードであって、前記ＭＯ
Ｓ型電界効果トランジスタ素子を通過して前記第５電流
電極と前記第６電流電極の間を順方向に流れる電流が、
順方向電流となる向きに介挿された第１のダイオード、
を更に備える。

【００１７】この発明にかかる請求項７に記載の装置
は、請求項６に記載の絶縁ゲート型半導体装置であっ
て、前記第１のダイオードが、発光ダイオードである。

【００１８】この発明にかかる請求項８に記載の装置
は、請求項３に記載の絶縁ゲート型半導体装置であっ
て、（ｈ）前記第３制御電極と前記電圧出力端子との間
に介挿される第２抵抗、を更に備える。

【００１９】この発明にかかる請求項９に記載の装置
は、請求項８に記載の絶縁ゲート型半導体装置であっ
て、（ｉ）前記第２抵抗に並列に接続される第２のダイ
オードであって、前記第３制御電極と前記電圧出力端子
との間に介挿される第２のダイオードであって、前記Ｍ
ＯＳ型電界効果トランジスタ素子が遮断状態から導通状
態へ移行するように前記電圧出力端子から出力される電
圧を、当該第２のダイオードが短絡した状態で、第３制
御電極へ伝達し得る向きに介挿される第２のダイオー
ド、を更に備える。

【００２０】この発明にかかる請求項１０に記載の装置
は、請求項９に記載の絶縁ゲート型半導体装置であっ
て、少なくとも、前記ＭＯＳ型電界効果トランジスタ素
子、前記ツェナーダイオード、前記第２抵抗、および前
記第２のダイオードが、１つの半導体チップに集積化さ
れている。

【００２１】この発明にかかる請求項１１に記載の装置
は、絶縁ゲート型半導体装置であって、（ａ）第１電流
電極と、第２電流電極と、前記第１および第２電流電極
から絶縁された第１制御電極とを有する第１の絶縁ゲー
ト素子であって、当該第１制御電極と前記第２電流電極
の間に付加される第１電圧が大きいほど、当該第１電圧
に応答して前記第１および第２電流電極の間がより導通
した状態となる第１の絶縁ゲート素子と、（ｂ）第３電
流電極と、第４電流電極と、前記第３および第４電流電
極から絶縁された第２制御電極とを有する第２の絶縁ゲ
ート素子であって、当該第２制御電極と前記第４電流電
極の間に付加される第２電圧が大きいほど、当該第２電
圧に応答して前記第３および第４電流電極の間がより導
通した状態となる第２の絶縁ゲート素子であって、当該
第３電流電極と前記第１電流電極とが接続され、当該第
２制御電極と前記第１制御電極とが接続され、当該第４
電流電極が前記第２電流電極と結合される第２の絶縁ゲ
ート素子と、（ｃ）前記第２電流電極と前記第４電流電
極との間に介挿される第１の接合型電界効果トランジス
タ素子であって、第５電流電極、第６電流電極、および
第３制御電極を有する第１の接合型電界効果トランジス
タ素子であって、当該第５電流電極が第４電流電極に接
続され、当該第６電流電極が前記第２電流電極に結合さ
れ、当該第３制御電極が前記第４電流電極に結合された
第１の接合型電界効果トランジスタ素子と、（ｄ）前記
第６電流電極と前記第２電流電極との間に介挿される第
１抵抗と、（ｅ）出力端子を有し、当該出力端子が前記
第１および第２制御電極へ結合され、当該出力端子へ調
整された第３電圧を出力するゲート駆動手段と、（ｆ）
第７電流電極、第８電流電極、および第４制御電極を有
する第２の接合型電界効果トランジスタ素子であって、
当該第７電流電極が前記第１および第２制御電極に結合
され、当該第４制御電極が前記第３制御電極に結合さ
れ、前記第８電流電極が前記第２電流電極に結合された
第２の接合型電界効果トランジスタ素子と、（ｇ）前記
第８電流電極と前記第２電流電極との間に介挿される第
２抵抗と、を備える。

【００２２】

【発明の実施の形態】

＜１．実施の形態１＞ ＜1-1.装置の構成＞図１は、実施の形態１の半導体装置
の構成を示す回路図である。ＩＧＢＴ１（第１の絶縁ゲ
ート素子）のコレクタＣ（第１電流電極）には図示しな
い負荷が接続されており、主としてコレクタＣからエミ
ッタＥ（第２電流電極）へ流れるコレクタ電流Ｉ_C が、
主電流として負荷へ供給される。このコレクタ電流Ｉ_C
は、ゲートＧ（制御電極）とエミッタＥの間の電圧であ
るゲート電圧の大きさによって制御される。ゲート電圧
が大きいほど大きなコレクタ電流Ｉ_C が流れる。ゲート
電圧はゲート駆動回路９（ゲート駆動手段）によって調
整して供給される。ゲート駆動回路９の出力端子Ｇ_O と
ゲートＧの間には抵抗４が介挿されている。ゲート駆動
回路９に接続される電源１０は、電源電圧をゲート駆動
回路９へ供給する。

【００２３】ＩＧＢＴ１よりも電流容量の低いＩＧＢＴ
２（第２の絶縁ゲート素子）が、ＩＧＢＴ１に並列に設
けられている。ＩＧＢＴ１とＩＧＢＴ２は、コレクタＣ
同士、及びゲートＧ同士が互いに接続されている。負荷
へ供給される主電流は、その一部がＩＧＢＴ２のコレク
タ電流Ｉ_C として、ＩＧＢＴ２へ分流する。ＩＧＢＴ２
のエミッタＥとＩＧＢＴ１のエミッタＥの間には抵抗３
が接続されている。ＩＧＢＴ２へ分流した電流は抵抗３
を通過する。このため抵抗３の両端には分流した電流に
比例した電圧が発生する。従って、主電流が大きいほど
抵抗３の両端には高い電圧が発生する。

【００２４】ゲートＧとＩＧＢＴ１のエミッタＥの間に
はトランジスタ５とサイリスタ７が介挿されている。ゲ
ートＧにはトランジスタ５のコレクタＣ、及びサイリス
タ７のアノードが接続されており、ＩＧＢＴ２のエミッ
タＥと抵抗３の間にトランジスタ５のベースＢが接続さ
れている。トランジスタ５のエミッタＥは、ショットキ
ーバリアダイオード６（第１のダイオード）を介して、
ＩＧＢＴ１のエミッタＥに接続されている。ショットキ
ーバリアダイオード６は、トランジスタ５のコレクタＣ
からエミッタＥへ流れる電流を順方向電流とする方向に
接続される。サイリスタ７のカソードはＩＧＢＴ１のエ
ミッタＥに接続され、サイリスタ７のゲートは、抵抗８
を介して、ＩＧＢＴ２のエミッタＥと抵抗３の間に接続
されている。

【００２５】＜1-2.装置の動作＞主電流が正常動作の範
囲内の低い値である間は、抵抗３の両端に発生する電圧
は十分に低いので、トランジスタ５のベースＢとエミッ
タＥの間の電圧（Ｖ_BE）はトランジスタ５をオン（導
通）する程には高くなく、またサイリスタ７のゲートと
カソードの間の電圧も、サイリスタ７をオンする程には
高くない。このため、トランジスタ５、サイリスタ７と
もに、オフ（遮断）した状態にある。このとき、ゲート
Ｇの電位は、ゲート駆動回路９が出力する電位に一致す
る。すなわち、ＩＧＢＴ１及びＩＧＢＴ２はゲート駆動
回路９の出力電位に応答して動作する。

【００２６】一方、負荷が短絡するなどにより、主電流
が正常動作の範囲を超えて上昇すると、それに伴って抵
抗３の両端の電圧が上昇する。その結果トランジスタ５
のベース・エミッタ間電圧Ｖ_BEがトランジスタ５をオン
する程に高くなり、またサイリスタ７のゲート・カソー
ド間電圧もサイリスタ７をオンする程に高くなる。この
ため、トランジスタ５は直ちにオン状態となり、ゲート
Ｇの電位をある値まで引き下げる。これに幾分遅れてサ
イリスタ７がオン状態となり、ゲートＧをＩＧＢＴ１の
エミッタＥに略等しい電位にまで引き下げるので、ＩＧ
ＢＴ１及びＩＧＢＴ２が遮断状態となって最終的には主
電流がゼロになる。これらにより、ＩＧＢＴ１が破壊か
ら保護される。抵抗３の抵抗値は、主電流の正常動作範
囲の上限値の設定に相応して適宜選択される。

【００２７】なお、ショットキーバリアダイオード６
は、半導体装置の発振を防止する目的で設置される。す
なわち、ショットキーバリアダイオード６はトランジス
タ５のベースＢとエミッタＥの間の接合におけるより
も、逆リカバリー時間が短いので、ショットキーバリア
ダイオード６を図１に示すように設置することにより、
回路の発振を防止することができる。

【００２８】＜1-3.実測データ＞図２は、この実施の形
態の絶縁ゲート型半導体装置に関する実測結果を示すグ
ラフである。グラフおいて、縦軸はゲート駆動回路９の
出力端子Ｇ_O とＩＧＢＴ１のエミッタＥとの間の電圧Ｖ
_GO、及び主電流（ＩＧＢＴ１のコレクタ電流Ｉ_Cに略一
致する）に対応し、横軸は時間に対応する。この半導体
装置におけるＩＧＢＴ１のコレクタＣとエミッタＥの間
の電圧Ｖ_CEの定格値は６００Ｖであり、実測ではその半
分の３００Ｖを印加している。出力端子電圧Ｖ_GOを、ゼ
ロからＩＧＢＴ１を導通させるのに十分な値である約１
０Ｖまで急速に立ち上げると、まずこれに追随してコレ
クタ電流Ｉ_C が上昇する。しかしながら、コレクタ電流
Ｉ_Cは際限なく上昇するのではなく、トランジスタ５が
オンすることによって、１００Ａ付近の値に制限され
る。その後、幾分遅れてサイリスタ７がオンすることに
よりゲートＧとＩＧＢＴ１のエミッタＥの間の電圧Ｖ_G
は略ゼロまで引き下げられる。出力端子電圧Ｖ_GOが約９
μｓｅｃ付近で８Ｖにまで減少しているのはこのためで
ある。出力端子電圧Ｖ_GOの減少の幅は、抵抗４とゲート
駆動回路９の出力抵抗との比率を反映している。サイリ
スタ７がオンすることにより、ＩＧＢＴ１及びＩＧＢＴ
２が遮断するので、グラフが示すように主電流はゼロに
なる。時間が１４μｓｅｃに達したときに、出力端子電
圧Ｖ_GOをゼロに戻して測定を終了している。

【００２９】図３はこの実施の形態の半導体装置からサ
イリスタ７を除去した構成を有する回路に関して、図２
におけると同様の実測を行った結果を示すグラフであ
る。この場合には、出力端子電圧Ｖ_GOが立ち上がった後
に、図２における結果と同様にトランジスタ５の働きに
より、主電流は約１００Ａの値に制限される。しかしな
がら、出力端子電圧Ｖ_GOがゼロに復帰する７μｓｅｃの
時点まで、主電流は約１００Ａの値を保持し続ける。す
なわち、主電流が正常動作の範囲を超える程に負荷に異
常が生じても、主電流は相当に高い値を保持し続ける。
このためこの回路構成では、負荷の短絡などの異常時に
ＩＧＢＴ１が破壊に至る危険がある。

【００３０】また、図示を省略するが、図１に示すこの
実施の形態の半導体装置からサイリスタ７を残してトラ
ンジスタ５を除去した構成を有する回路では、図２に示
す実測結果から容易に予測されるように、出力端子電圧
Ｖ_GOの立ち上がりから一定時間を経た後には、サイリス
タ７がオンして主電流はゼロまで引き下げられる。しか
しながら、サイリスタ７がオンするまでの期間におい
て、主電流を制限する機構がないので、主電流は図２に
示す約１００Ａよりははるかに高い値にまで暴走する。
この暴走した異常に高い主電流により、ＩＧＢＴ１が破
壊に至る危険がある。また、一定時間の後にはサイリス
タ７がオンすることにより、主電流が異常に高い暴走電
流のレベルから急速にゼロに下降する。その結果、負荷
が有するインダクタンス、あるいは負荷のラインに寄生
的に発生しているインダクタンスにより、ＩＧＢＴ１お
よびＩＧＢＴ２のコレクタ・エミッタ間に高いサージ電
圧が発生する。このサージ電圧が更にＩＧＢＴ１及びＩ
ＧＢＴ２の破壊の原因となる。

【００３１】図１に示すこの実施の形態の半導体装置で
は、トランジスタ５とサイリスタ７の双方を備えている
ので、負荷の短絡時などの主電流が正常動作範囲を超え
て異常に高くなる場合において、主電流の上昇をある限
度に素早く抑制し、しかも一定期間の後にはゼロにまで
引き下げられるので、過大なコレクタ電流Ｉ_C によるＩ
ＧＢＴ１の破壊が防止される。また、主電流の際限のな
い上昇が抑えられるので、サイリスタ７がオンすること
に伴って発生するサージ電圧が低く抑えられる。このた
め、ＩＧＢＴ１およびＩＧＢＴ２に過度に高いコレクタ
・エミッタ間電圧Ｖ_CEが印加されることによるＩＧＢＴ
１の破壊も防止される。

【００３２】＜２．実施の形態２＞図４は、実施の形態
２の半導体装置の構成を示す回路図である。この実施の
形態では、トランジスタ５のエミッタＥにショットキー
バリアダイオード６と直列にツェナーダイオード１３が
接続されている。ツェナーダイオード１３は、トランジ
スタ５のコレクタＣからエミッタＥへ流れる電流が逆電
流となる方向に設置される。トランジスタ５のベース・
エミッタ間電圧Ｖ_BEは温度の変化に伴って変動する。こ
のため実施の形態１の半導体装置では、トランジスタ５
がオンするための抵抗３の両端の間の電圧が変動し、そ
の結果トランジスタ５がオンする主電流の大きさが変動
する。ツェナーダイオード１３の逆電圧（ツェナー電
圧）は、温度の上昇に伴ってベース・エミッタ間電圧Ｖ
_BEとは逆に増加する性質を持っている。したがって、図
４に示すように、適切なツェナーダイオード１３を選択
して設置することにより、トランジスタ５がオンする抵
抗３の両端間の電圧を温度の変化に依存することなく、
一定に保持することができる。

【００３３】＜３．実施の形態３＞図５は、実施の形態
３の半導体装置の構成を示す回路図である。この実施の
形態では、ＩＧＢＴ１をオフするときに、その応答を速
くするために、ＩＧＢＴ１のゲートＧとエミッタＥの間
に逆電圧が印加されるように構成される。そのために、
ゲート駆動回路９には電源１０の他に逆バイアス電源１
１が接続される。また、抵抗３およびトランジスタ５を
経由してＩＧＢＴ１のエミッタＥにおける電位がゲート
Ｇの電位を引き上げて、ゲート・エミッタ間電圧Ｖ_G が
ゼロ付近の値になることを妨げないように、ダイオード
１２（第２のダイオード）が設けられている。ダイオー
ド１２はゲートＧと、トランジスタ５のコレクタＣおよ
びサイリスタ７のアノードとの間に介挿され、ＩＧＢＴ
１のエミッタＥから抵抗３、トランジスタ５を介してゲ
ートＧへ向かう逆電流を阻止する。

【００３４】＜４．実施の形態４＞図６は、実施の形態
４の半導体装置の構成を示す回路図である。この実施の
形態では、トランジスタ５のエミッタＥとＩＧＢＴ１の
エミッタＥの間に、発光ダイオード１４（報知手段）が
介挿されている。発光ダイオード１４はトランジスタ５
のコレクタＣからエミッタＥへ流れる電流が、発光ダイ
オード１４の順方向電流となる方向に設置される。トラ
ンジスタ５がオンすると発光ダイオード１４が発光す
る。このため、負荷の短絡などにより主電流が異常に増
加したために、トランジスタ５が作動したことを、発光
により認識することができる。すなわち、主電流が停止
したときに正常に停止しているのか、異常の発生によっ
て停止したのかを容易に認識することができる。

【００３５】＜５．実施の形態５＞上述の各実施の形態
において、トランジスタ５、サイリスタ７、抵抗３を１
つの半導体チップの中に構成してもよい。更に、抵抗
８、ショットキーバリアダイオード６、ツェナーダイオ
ード１３などをも含めて、１つの半導体チップの中に構
成してもよい。

【００３６】＜６．実施の形態６＞ ＜6-1.装置の構成＞図７は、実施の形態６の半導体装置
の構成を示す回路図である。ＩＧＢＴ１０１（第１の絶
縁ゲート素子）のコレクタＣ（第１電流電極）には図示
しない負荷が接続されており、主としてコレクタＣから
エミッタＥ（第２電流電極）へ流れるコレクタ電流Ｉ_C
が、主電流として負荷へ供給される。このコレクタ電流
Ｉ_Cは、ゲートＧ（制御電極）とエミッタＥの間の電圧
であるゲート・エミッタ間電圧Ｖ_G の大きさによって制
御される。ゲート・エミッタ間電圧Ｖ_G が大きいほど大
きなコレクタ電流Ｉ_C が流れる。ゲート・エミッタ間電
圧Ｖ_G はゲート駆動回路２１０（ゲート駆動手段）によ
って調整して供給される。ゲート駆動回路２１０の出力
端子Ｇ_O とゲートＧの間には抵抗１０９が介挿されてい
る。ゲート駆動回路２１０に接続される電源１０３は、
電源電圧をゲート駆動回路２１０へ供給する。

【００３７】ＩＧＢＴ１０１よりも電流容量の低いＩＧ
ＢＴ１０２（第２の絶縁ゲート素子）が、ＩＧＢＴ１０
１に並列に設けられている。ＩＧＢＴ１０１とＩＧＢＴ
１０２は、コレクタＣ同士、及びゲートＧ同士が互いに
接続されている。負荷へ供給される主電流の小部分が、
ＩＧＢＴ１０２のコレクタ電流Ｉ_C として、ＩＧＢＴ１
０２へ分流する。ＩＧＢＴ１０２のエミッタＥとＩＧＢ
Ｔ１０１のエミッタＥの間には抵抗１０４が接続されて
いる。ＩＧＢＴ１０２へ分流した電流は抵抗１０４を通
過する。このため抵抗１０４の両端には分流した電流に
比例した電圧Ｖ_R が発生する。従って、主電流が大きい
ほど抵抗１０４の両端には高い電圧Ｖ_Ｒが発生する。

【００３８】ゲートＧとＩＧＢＴ１０１のエミッタＥの
間に並列に、ＭＯＳ型電界効果トランジスタ素子（以
下、ＭＯＳＦＥＴと略記する）１０５とツェナーダイオ
ード１０６との直列回路が介挿されている。ゲートＧに
は、ＭＯＳＦＥＴ１０５のドレインＤが、抵抗１１０を
介して接続されている。ドレインＤは、抵抗１０９の一
端にも接続されている。ＭＯＳＦＥＴ１０５のソースＳ
には、ツェナーダイオード１０６のカソードが接続され
ている。ツェナーダイオード１０６のアノードはＩＧＢ
Ｔ１０１のエミッタＥに接続されている。すなわち、ツ
ェナーダイオード１０６は、ＭＯＳＦＥＴ１０５のドレ
インＤからソースＳへ流れる電流がツェナーダイオード
１０６の逆電流となる方向に設置される。

【００３９】ＭＯＳＦＥＴ１０５のゲートＧ１ は、抵
抗１１１、抵抗１１２、及びダイオード１１３を介し
て、ＩＧＢＴ１０２のエミッタＥに結合されている。抵
抗１１１と抵抗１１２は直列に接続され、抵抗１１２に
はダイオード１１３が並列に接続されている。ダイオー
ド１１３は、そのアノードがＩＧＢＴ１０２のエミッタ
Ｅに接続される方向に介挿される。

【００４０】ＩＧＢＴ１０１には、この素子が導通状態
から遮断状態へ移行したときに、コレクタＣとエミッタ
Ｅの間に逆電圧が発生することによる破壊を防止するた
めのフリーホイールダイオード３０１が、並列に接続さ
れている。同様に、ＭＯＳＦＥＴ１０５には、ＭＯＳＦ
ＥＴ１０５の保護を目的としたフリーホイールダイオー
ド３０２が並列に接続されている。

【００４１】＜6-2.装置の概略動作＞ＭＯＳＦＥＴ１０
５は、ゲートＧ1 とソースＳの間の電圧であるゲート・
ソース間電圧Ｖ_G1が、ＭＯＳＦＥＴ１０５に固有のゲー
ト閾電圧Ｖ_GS(th)より低いときにはオフ状態となり、ゲ
ート閾電圧Ｖ_GS(th)より高い時にはオン状態となる。し
たがって、抵抗１０４の両端に発生する電圧Ｖ_R が、ツ
ェナーダイオード１０６に固有のツェナー電圧Ｖz とＭ
ＯＳＦＥＴ１０５のゲート閾電圧Ｖ_GS(th)との和よりも
低いときには、ＭＯＳＦＥＴ１０５はオフし、逆に高い
ときにはオンする。主電流が、正常動作の範囲内の低い
値である間は、電圧Ｖ_R はツェナー電圧Ｖz とゲート閾
電圧Ｖ_GS(th)の和に比べて十分に低い。したがって、Ｍ
ＯＳＦＥＴ１０５はオフ状態にある。このとき、ゲート
Ｇの電位は、ゲート駆動回路２１０が出力する電位に一
致する。すなわち、ＩＧＢＴ１０１及びＩＧＢＴ１０２
はゲート駆動回路２１０の出力電位に応答して動作す
る。

【００４２】一方、負荷が短絡するなどにより、主電流
が正常動作の範囲を超えて上昇すると、それに伴って電
圧Ｖ_R が上昇する。電圧Ｖ_R がツェナー電圧Ｖz とゲー
ト閾電圧Ｖ_GS(th)の和を超えるほどに主電流が高くなる
と、ＭＯＳＦＥＴ１０５がオン状態となる。その結果、
ゲートＧの電位が引き下げられる。これにより、ＩＧＢ
Ｔ１０１及びＩＧＢＴ１０２が遮断状態に近くなって、
主電流の上昇が阻止される。すなわち、この半導体装置
は、電圧Ｖ_R がツェナー電圧Ｖz とゲート閾電圧Ｖ
_GS(th)の和に一致することに対応する主電流の上限値を
超えて、主電流が上昇するのを防止する。その結果、Ｉ
ＧＢＴ１０１の過電流による破壊が防止される。抵抗１
０４の抵抗値は、正常動作の範囲で設定される主電流の
上限値に相応して、適宜選択される。

【００４３】＜6-3.装置の特徴的な動作＞抵抗１０４の
代わりに、ＩＧＢＴ１０２のコレクタ電流Ｉ_C を検出し
て、コレクタ電流Ｉ_C に対応した電圧を出力する別の電
流検出回路を設けてもよい。しかしながら、抵抗１０４
で電流検出回路を構成するこの実施の形態では、半導体
装置を最も簡単にかつ最も低いコストで構成することが
できる。抵抗１０４は、コレクタ電流Ｉ_C を電圧Ｖ_R に
変換する速度が早い。しかも、抵抗１０４に精度の高い
抵抗器を選択することにより、コレクタ電流Ｉ_C から電
圧Ｖ_R への変換の精度を容易に高く設定することができ
る。すなわち、この実施の形態は、電流検出回路の精度
および高速応答性に優れ、かつ構成が簡単であるという
利点を有している。

【００４４】この半導体装置では、ＭＯＳＦＥＴ１０５
に直列にツェナーダイオード１０６が設けられている。
このため、この半導体装置では、ツェナーダイオード１
０６のない従来の半導体装置に比べて、ＭＯＳＦＥＴ１
０５がオンするに必要な電圧Ｖ_R がツェナー電圧Ｖz の
分だけ高い。その結果、ゲートＧ1 に入力される電圧信
号に重畳する電気的雑音によって、ＭＯＳＦＥＴ１０５
が誤ってオンするという誤動作が発生し難い。すなわち
この半導体装置は、従来装置に比べて高いノイズマージ
ンを有している。

【００４５】この実施の形態では、電圧Ｖ_R をゲートＧ
1 へ伝達するラインに、抵抗１１２および抵抗１１１が
介挿されている。このため、半導体装置の発振が防止さ
れる。

【００４６】この実施の形態では、更に抵抗１１２に並
列にダイオード１１３が設けられている。ダイオード１
１３は、電圧Ｖ_R をゲートＧ1 に伝達する方向がダイオ
ード１１３の順方向となる向きに設置されている。この
ため、ＭＯＳＦＥＴ１０５の動作をオフからオンに転換
すべく、抵抗１０４が電圧Ｖ_R を送出する際に、電圧Ｖ
_R がゲートＧ1 に短時間で伝達される。すなわち、ダイ
オード１１３はＭＯＳＦＥＴ１０５のオフからオンへの
変転を加速する機能を果たしている。これにより、負荷
が短絡した後に主電流が上限値以下に制限されるまでの
遅延時間が短縮される。

【００４７】＜７．実施の形態７＞実施の形態６の半導
体装置において、ＭＯＳＦＥＴ１０５のゲート閾電圧Ｖ
_GS(th)は、温度の変化に伴って変動する。このことは、
主電流の上限値が温度と共に変動し得ることを意味す
る。ところで、ツェナー電圧Ｖz が様々な温度特性を有
する市販のツェナーダイオードが入手可能である。した
がって、ツェナー電圧Ｖz の温度依存性とゲート閾電圧
Ｖ_GS(th)の温度依存性とが互いに補償し合うようなツェ
ナーダイオードを選択して、これをツェナーダイオード
１０６に利用することが可能である。このようにツェナ
ーダイオード１０６を選定した半導体装置では、ＭＯＳ
ＦＥＴ１０５をオンするのに必要な電圧Ｖ_R の高さは温
度に依存せず一定である。すなわち、この半導体装置で
は、主電流の上限値は温度に依存せずに一定となる。

【００４８】＜８．実施の形態８＞図８は、実施の形態
８の半導体装置の構成を示す回路図である。この実施の
形態では、ＩＧＢＴ１０１をオフ状態にするときには、
ＩＧＢＴ１０１のゲートＧとエミッタＥの間に逆電圧が
印加されるように構成される。そのために、ゲート駆動
回路２１０には電源１０３の他に逆バイアス電源１０７
が接続される。このため、ＩＧＢＴ１０１をオン状態か
らオフ状態へ変転させるときの応答が、実施の形態６ま
たは実施の形態７の装置に比べて速いという利点があ
る。さらに、オフ状態が十分に安定して実現する。

【００４９】この実施の形態では、ゲートＧとエミッタ
Ｅの間に逆電圧が印加されるように構成されるので、Ｉ
ＧＢＴ１０１のエミッタＥにおける電位が、ツェナーダ
イオード１０６およびＭＯＳＦＥＴ１０５を経由して、
ゲートＧの電位を引き上げることによって、ゲート・エ
ミッタ間電圧Ｖ_G がゼロ付近の値となる恐れがある。こ
のことを防止するために、ダイオード１０８（第１のダ
イオード）が設けられている。ダイオード１０８は、ゲ
ートＧとＭＯＳＦＥＴ１０５のドレインＤとの間に介挿
される。また、ダイオード１０８は、ＭＯＳＦＥＴ１０
５を流れる順方向電流がダイオード１０８の順方向電流
となる方向に介挿される。

【００５０】ダイオード１０８は、ＩＧＢＴ１０１のエ
ミッタＥからツェナーダイオード１０６、ＭＯＳＦＥＴ
１０５を通過して、ゲートＧへ向かう電流、すなわちＭ
ＯＳＦＥＴ１０５の逆電流を阻止する。これにより、ゲ
ート駆動回路２１０が出力する負の電位が、ゲートＧに
正しく伝達される。ダイオード１０８は、逆電流による
ＭＯＳＦＥＴ１０５の破壊をも防止する機能を果たして
いる。

【００５１】ダイオード１０８は、ＭＯＳＦＥＴ１０５
が導通したときに、電流がＭＯＳＦＥＴ１０５を順方向
に流れるのを妨げない。したがって、ダイオード１０８
は、この半導体装置が有する過大な主電流を防止する機
能を阻害しない。

【００５２】＜９．実施の形態９＞図９は、実施の形態
９の半導体装置の構成を示す回路図である。この実施の
形態では、実施の形態８の半導体装置におけるダイオー
ド１０８に、発光ダイオード３０３が使用されている。
ＭＯＳＦＥＴ１０５がオンすると、ＭＯＳＦＥＴ１０５
を流れる電流が発光ダイオード３０３をも流れるので、
発光ダイオード３０３が発光する。

【００５３】このため、負荷の短絡などにより主電流が
異常に増加したために、主電流を制限する機能が働いた
ことを、発光ダイオード３０３の発光によって認識する
ことができる。すなわち、半導体装置が正常動作状態に
あるのか、異常動作状態にあるのかを容易に認識するこ
とができる。

【００５４】発光ダイオード３０３は、実施の形態８に
おけるダイオード１０８の機能をも兼ねている。すなわ
ち、この実施の形態の半導体装置では、発光ダイオード
３０３を用いることにより、ＭＯＳＦＥＴ１０５の逆電
流を阻止する機能と、装置の動作状態における異常を報
知する機能との双方の機能を実現している。

【００５５】＜１０．実施の形態１０＞図１０は、実施
の形態１０の半導体装置の構成を示す回路図である。こ
の実施の形態では、実施の形態９の半導体装置における
ＭＯＳＦＥＴ１０５が、互いに並列に接続された２個の
ＭＯＳＦＥＴ１０５ａ、１０５ｂで構成されている。各
ＭＯＳＦＥＴ１０５ａ、１０５ｂ毎には、フリーホイー
ルダイオード３０２に代わって、フリーホイールダイオ
ード３０２ａ、３０２ｂが、それぞれ個別に接続され
る。また、抵抗１１１に代わって、抵抗１１１ａ、１１
１ｂが、ＭＯＳＦＥＴ１０５ａ、１０５ｂのそれぞれの
ゲートに接続されている。フリーホイールダイオード３
０２ａ、３０２ｂの機能はフリーホイールダイオード３
０２の機能と同様であり、抵抗１１１ａ、１１１ｂの機
能は抵抗１１１の機能と同様である。

【００５６】この実施の形態の半導体装置では、２個の
ＭＯＳＦＥＴ１０５ａ、１０５ｂが、並列に設けられて
いるので、１個のＭＯＳＦＥＴ１０５のみが設けられた
半導体装置に比べて、これらの素子がオンしたときのオ
ン抵抗が低く、しかも電流容量が大きい。インバータ等
のスイッチング素子として使用される絶縁ゲート型半導
体装置では、ＩＧＢＴ１０１を高速度でオンおよびオフ
する必要があるので、ゲート駆動回路２１０の出力抵抗
および抵抗１０９の抵抗値は低く設定される。特に、大
きな主電流を供給する大型の絶縁ゲート型半導体装置で
は、それらの抵抗値は一層低く設定される。このため、
高速度でスイッチング動作する大型の絶縁ゲート型半導
体装置では、ＭＯＳＦＥＴ１０５のオン抵抗は、抵抗１
０９等の抵抗値に見合って十分に低くなくてなならな
い。なぜなら、オン抵抗が抵抗１０９等の抵抗値に比べ
て十分に低くなければ、ＭＯＳＦＥＴ１０５がオンした
ときに、ゲート・エミッタ間電圧Ｖ_G を十分に引き下げ
て、主電流を所定の上限値以下に制限することができな
くなるからである。また、大型の絶縁ゲート型半導体装
置では、ＭＯＳＦＥＴ１０５が導通したときにＭＯＳＦ
ＥＴ１０５を流れる電流が大きいので、ＭＯＳＦＥＴ１
０５の電流容量が大きく設定されなければならない。

【００５７】この実施の形態の半導体装置は、ＭＯＳＦ
ＥＴ１０５を、並列に接続された２個のＭＯＳＦＥＴ１
０５ａ、１０５ｂで構成することによって、これらの要
求に応えるものである。ＭＯＳＦＥＴ１０５は、２個に
限らず必要に応じて２個以上の互いに並列に接続された
ＭＯＳＦＥＴで構成することができる。同一のＭＯＳＦ
ＥＴを使用する場合には、当然ながら並列に接続される
ＭＯＳＦＥＴの個数が大きいほど、ＭＯＳＦＥＴ１０５
のオン抵抗は低くなり、電流容量は大きくなる。

【００５８】＜１１．実施の形態１１＞図１１は、実施
の形態１１の半導体装置の構成を示す回路図である。こ
の実施の形態では、実施の形態６の半導体装置おいて、
ＭＯＳＦＥＴ１０５に直列に発光ダイオード３０４が接
続されている。発光ダイオード３０４は、ＭＯＳＦＥＴ
１０５を順方向に流れる電流、すなわちＭＯＳＦＥＴ１
０５のドレインＤからソースＳへ向かって流れる電流
が、発光ダイオード３０４の順方向電流となる向きに接
続されている。

【００５９】ＭＯＳＦＥＴ１０５が導通したときには、
発光ダイオード３０４にも同時に電流が流れる。すなわ
ち、ＭＯＳＦＥＴ１０５が導通するときには、発光ダイ
オード３０４から光が放出される。このため、負荷の短
絡などにより主電流が異常に増加したために、主電流を
制限する機能が働いたことを、発光ダイオード３０４の
発光によって認識することができる。すなわちこの半導
体装置では、簡単な構成により、装置が正常動作状態に
あるのか、異常動作状態にあるのかを容易に認識するこ
とができる。

【００６０】＜１２．実施の形態１２＞上述の各実施の
形態において、ＭＯＳＦＥＴ１０５とツェナーダイオー
ド１０６を含む回路部分を１つの半導体チップに集積化
することができる。回路の一部が集積化されるので、半
導体装置の組立が容易となる。また、ＭＯＳＦＥＴ１０
５とツェナーダイオード１０６とが１つの半導体チップ
に集積化されるために、これら双方の温度特性が互いに
相補的であるように、再現性良く装置を構成することが
可能である。しかも、これら両者が同一半導体基板状に
形成されるので、両者の温度がより均一となる。このた
め、ＭＯＳＦＥＴ１０５をオンするのに必要な電圧Ｖ_R
を、温度変化に対してより不変に保つことが可能であ
る。

【００６１】図１２は図７に示した装置の一部を集積化
した装置の回路図である。この装置では、フリーホイー
ルダイオード３０２、抵抗１１１、抵抗１１２およびダ
イオード１１３を含む回路部分４０１が集積化されてい
る。一方、抵抗１０４、抵抗１０９および抵抗１１０
は、集積化の対象から外され、集積化回路部分４０１の
周辺に設置される。集積化回路部分４０１に含まれる各
回路部品は、半導体装置の様々な定格に対して比較的広
く対応し得る回路部品である。一方、集積化の対象から
除外された抵抗１０４、抵抗１０９および抵抗１１０
は、例えば制御すべき主電流の定格に応じて、その抵抗
値、耐熱特性等を選定する必要がある。この実施の形態
では、これらの抵抗が集積化回路部分４０１の外に個別
に配置され、装置の定格に比較的依存しない回路部品が
集積化されるので、集積化回路部分４０１を様々な定格
の半導体装置に共通に使用することができる。すなわ
ち、この実施の形態の装置は、製造コストを低減し得る
利点を有している。

【００６２】＜１３．実施の形態１３＞図１３は図１０
に示した装置の一部を集積化した装置の回路図である。
この装置では、ＭＯＳＦＥＴ１０５ａ、１０５ｂ、ツェ
ナーダイオード１０６、抵抗１１１ａ、１１１ｂ、抵抗
１１２、およびダイオード１１３が集積化され、集積化
回路部分４０２を構成している。一方、抵抗１０４、抵
抗１０９、抵抗１１０は、集積化の対象から外され、集
積化回路部分４０２の周辺に設置される。この実施の形
態の装置においても、実施の形態１２と同様に装置の定
格に依存する回路部品が集積化回路部分４０２の外に個
別に配置され、装置の定格に比較的依存しない回路部品
が集積化されるので、製造コストを低減し得る利点があ
る。

【００６３】＜１４．実施の形態１４＞ ＜14-1. 装置の構成＞図１４は、実施の形態１４の半導
体装置の構成を示す回路図である。この実施の形態で
は、２つの接合型電界効果トランジスタ素子（ＪＦＥ
Ｔ）を有するカレントミラー回路が使用されている。Ｉ
ＧＢＴ１０２のエミッタＥとＩＧＢＴ１０１のエミッタ
Ｅの間に、ＪＦＥＴ１１４（第１の接合型電界効果トラ
ンジスタ素子）と抵抗１１６（第１抵抗）との直列回路
が介挿されている。ＪＦＥＴ１１４のドレインＤはＩＧ
ＢＴ１０２のエミッタＥに接続され、ソースＳは抵抗１
１６の一端に接続されている。抵抗１１６の他の一端
は、ＩＧＢＴ１０１のエミッタＥに接続されている。Ｊ
ＦＥＴ１１４および抵抗１１６を流れる電流Ｉ1 は、Ｉ
ＧＢＴ１０２のコレクタ電流Ｉ_C に一致する。ＪＦＥＴ
１１４のゲートＧは、ドレインＤと短絡されている。

【００６４】一方、ＪＦＥＴ１１５（第２の接合型電界
効果トランジスタ素子）は、発光ダイオード３０３と抵
抗１１７（第２抵抗）との直列回路を構成している。発
光ダイオード３０３のアノードは抵抗１１０を介して、
ＩＧＢＴ１０１とＩＧＢＴ１０２のゲートＧに結合され
ている。発光ダイオード３０３のカソードはＪＦＥＴ１
１５のドレインＤに接続されている。ＪＦＥＴ１１５の
ソースＳは、抵抗１１７の一端に接続されている。抵抗
１１７の他の一端は、ＩＧＢＴ１０１のエミッタＥに接
続されている。ＪＦＥＴ１１５のゲートＧとＪＦＥＴ１
１４のゲートＧとは、互いに接続されている。この実施
の形態では、実施の形態９と同様にゲート駆動回路２１
０には電源１０３の他に逆バイアス電源１０７が接続さ
れている。

【００６５】＜14-2. 装置の特徴的な動作＞前述のよう
にＪＦＥＴ１１４とＪＦＥＴ１１５とは、カレントミラ
ー回路を構成している。しかも、抵抗１１６と抵抗１１
７とによって、これらのＪＦＥＴ１１４、１１５には負
帰還がかけられている。このため、ＪＦＥＴ１１５を流
れる電流Ｉ2 の大きさは、ＪＦＥＴ１１４および１１５
の特性には余り依存せずに、専ら抵抗１１６と抵抗１１
７の比と電流Ｉ1 とによって定まる。すなわち電流Ｉ2
の大きさは常に、抵抗１１６の抵抗１１７に対する比
と、電流Ｉ1 との積に一致する。従って、ＪＦＥＴ１１
５には常に、負荷に供給される主電流に比例した電流が
流れる。その電流Ｉ2 の大きさには、２つの抵抗１１
６、１１７の抵抗値の精度に応じた、高い精度が保証さ
れる。また、抵抗１１６、１１７の抵抗値の温度変化に
伴う変動は小さいので、主電流と電流Ｉ2 との関係は温
度に余り依存しない。このため、この実施の形態の半導
体装置では、過電流を抑制する機能が高い精度で実現さ
れ、かつその機能は温度に余り依存しないという利点が
ある。

【００６６】また、実施の形態９における半導体装置と
同様に、ゲート駆動回路２１０には電源１０３の他に逆
バイアス電源１０７が接続されているので、ＩＧＢＴ１
０１をオン状態からオフ状態へ変転させるときの応答が
速く、かつオフ状態が十分に安定して実現する。また、
発光ダイオード３０３は、ＪＦＥＴ１１５の逆電流を阻
止する機能と、装置の動作状態における異常を報知する
機能との双方の機能を実現している。

【００６７】＜その他の実施の形態＞ （１）以上の実施の形態の半導体装置では、ＩＧＢＴ１
０１、１０２にｎチャネル型ＩＧＢＴを使用している
が、この発明ではｐチャネル型ＩＧＢＴを用いることも
可能である。

【００６８】（２）以上の実施の形態の半導体装置で
は、主電流の制御および検出を行う素子として、ＩＧＢ
Ｔ１０１、１０２を用いている。しかし、この発明はＩ
ＧＢＴに限らず、一般に絶縁ゲート素子、例えばＭＯＳ
型電界効果トランジスタ素子などを用いた半導体装置に
も実施が可能である。

【００６９】

【発明の効果】この発明の半導体装置を使用する際に
は、第１の絶縁ゲート素子に負荷が接続される。そし
て、この第１の絶縁ゲート素子によって、主電流が調整
される。この主電流の一部は、第２の絶縁ゲート素子へ
分流する。分流した電流は、電流検出手段によって、そ
の電流の大きさに対応する高さを有する電圧へと変換さ
れる。負荷の短絡などにより主電流が過度に上昇する
と、変換された電圧が所定のオン電圧を超え、その結
果、ＭＯＳ型電界効果トランジスタ素子が導通状態にな
る。

【００７０】すると、第１及び第２の絶縁ゲート素子に
おいて、第１制御電極と第２電流電極の間、第２制御電
極と第４電流電極の間のそれぞれの電圧が引き下げられ
るので、これらの絶縁ゲート素子が遮断状態に近くな
り、所定限度を超えた主電流の上昇が抑制される。ＭＯ
Ｓ型電界効果トランジスタ素子の第６電流電極にツェナ
ーダイオードが直列に接続されているので、ＭＯＳ型電
界効果トランジスタ素子のオン電圧が、ツェナーダイオ
ードのツェナー電圧に相当する分高くなっている。この
ため、ＭＯＳ型電界効果トランジスタ素子の第３制御電
極に供給される電圧信号に重畳する電気的雑音に対する
マージンが高い。すなわちこの半導体装置では、この電
気的雑音によるＭＯＳ型電界効果トランジスタ素子の誤
動作が抑制される（請求項１〜請求項１０）。

【００７１】この発明の半導体装置では、ツェナー電圧
の温度特性が、ＭＯＳ型電界効果トランジスタ素子のゲ
ート閾電圧の温度特性と相補的であるツェナーダイオー
ドが選択され、使用される。その結果、ＭＯＳ型電界効
果トランジスタ素子のオン電圧の温度依存性が抑制され
る。その結果、この半導体装置では、ＭＯＳ型電界効果
トランジスタ素子の導通を引き起こす主電流の大きさ
が、温度変化に伴って余り変動しない（請求項２）。

【００７２】この発明の半導体装置では、電流検出手段
として抵抗が使用される。第２の絶縁ゲート素子を流れ
る電流が、この第１抵抗を流れることにより、第１抵抗
の両端部の間に電流に比例した電圧が発生する。この電
圧がＭＯＳ型電界効果トランジスタ素子の第３制御電極
に供給される。すなわち、この半導体装置では、電流検
出手段を簡単に構成することができ、装置の構成に要す
るコストが低廉化される。しかも電流を電圧に変換する
際の応答が速い。また、抵抗値の精度の高い抵抗を選択
することにより、変換の精度を容易に高く設定すること
ができる（請求項３、請求項８〜請求項１０）。

【００７３】この発明の半導体装置では、ＭＯＳ型電界
効果トランジスタ素子が複数個並列に接続されているの
で、ＭＯＳ型電界効果トランジスタ素子が導通したとき
の、ＭＯＳ型電界効果トランジスタ素子の抵抗値が低
い。大きな主電流に対応する半導体装置においては、第
１および第２の絶縁ゲート素子を高速度で遮断するため
に、駆動手段の出力抵抗は低く設定される。この半導体
装置ではＭＯＳ型電界効果トランジスタ素子の抵抗値が
低いので、駆動手段の出力抵抗が低くても、第１制御電
極と第２電流電極の間、第２制御電極と第４電流電極の
間のそれぞれの電圧を十分に引き下げることができる。
すなわち、この半導体装置は、大きな主電流を高速度で
調整し得て、かつ主電流の過大な上昇を十分に抑制する
ことができる（請求項４）。

【００７４】この発明の半導体装置では、ＭＯＳ型電界
効果トランジスタ素子に直列に発光ダイオードが結合さ
れている。このため、ＭＯＳ型電界効果トランジスタ素
子が導通したときに、ＭＯＳ型電界効果トランジスタ素
子を流れる電流は、同時に発光ダイオードを流れる。そ
の結果、ＭＯＳ型電界効果トランジスタ素子の導通時
に、発光ダイオードが光を放出する。すなわちこの半導
体装置では、半導体装置が正常動作または異常動作のい
ずれの状態にあるのかを、発光ダイオードの発光によ
り、容易に認識することができる（請求項５）。

【００７５】この発明の半導体装置では、ゲート駆動部
が第１の絶縁ゲート素子の第２電流電極の電位よりも低
い電位を出力し得るので、第１および第２の絶縁ゲート
素子を、十分にかつ高速で遮断させることができる。さ
らに、第１及び第２制御電極とＭＯＳ型電界効果トラン
ジスタ素子との間に、第１のダイオードが設けられてい
るので、第１のゲート絶縁素子の第２電流電極から、Ｍ
ＯＳ型電界効果トランジスタ素子を介して第１および第
２制御電極へ向かう逆電流が阻止され、上述の低い電位
が第１および第２制御電極に正しく伝達される（請求項
６、請求項７）。

【００７６】この発明の半導体装置では、ＭＯＳ型電界
効果トランジスタ素子に直列に結合された第１のダイオ
ードが、発光ダイオードである。このため、ＭＯＳ型電
界効果トランジスタ素子が導通したときに、発光ダイオ
ードが光を放出する。すなわちこの半導体装置では、簡
単な構成によって逆電流の阻止と異常動作の報知との双
方を実現し得る（請求項７）。

【００７７】この発明の半導体装置では、ＭＯＳ型電界
効果トランジスタ素子の第３制御電極と電流検出手段の
電圧出力端子との間に、第２抵抗が設けられているの
で、装置の発振現象が防止される（請求項８〜請求項１
０）。

【００７８】この発明における絶縁ゲート型半導体装置
では、第２抵抗に対して並列に第２のダイオードが接続
される。このため、電流検出手段からＭＯＳ型電界効果
トランジスタ素子をオンすべく送出される電圧信号が、
ＭＯＳ型電界効果トランジスタ素子の第３制御電極へ、
短い遅延時間で伝達される。すなわち、この半導体装置
では、過大な主電流に対するＭＯＳ型電界効果トランジ
スタ素子の応答が早いので、過大な主電流が短時間で抑
制される（請求項９、請求項１０）。

【００７９】この発明の半導体装置では、ＭＯＳ型電界
効果トランジスタ素子およびこれに結合した回路部分
が、１つの半導体チップに集積化されている。このた
め、半導体装置の組立が簡単である。また、ＭＯＳ型電
界効果トランジスタ素子とツェナーダイオードの温度特
性が相補的であるように、再現性良く構成することがで
きる。加えて、これら両者の温度がより均一となるの
で、オン電圧の温度に対する非依存性が更に良好であ
る。また、第１抵抗を集積化の対象から除外することが
できる。この場合には、同一の集積回路を用いて、第１
抵抗を適宜選択するだけで、半導体装置の多様な設計に
対応することができる（請求項１０）。

【００８０】この発明の半導体装置では、第１の絶縁ゲ
ート素子に負荷を接続し、この第１の絶縁ゲート素子に
より主電流を調整する。この主電流の一部は第２の絶縁
ゲート素子に分流する。この分流した電流は、第１の接
合型電界効果トランジスタ素子と第１抵抗との直列回路
を流れる。第１および第２の接合型電界効果トランジス
タ素子と、第１および第２抵抗とによって負帰還型のカ
レントミラー回路が構成されている。このため、第２の
接合型電界効果トランジスタ素子には、上記の分流電流
に比例した電流が流れる。その比例定数は、第１および
第２抵抗の抵抗値の比で定まり、温度変化に伴う変動も
小さい。第２の接合型電界効果トランジスタ素子の第７
電流電極は、第１および第２の絶縁ゲート素子の制御電
極に結合されているので、上述の第２の絶縁ゲート素子
に分流する電流に相応した度合で、第１および第２の絶
縁ゲート素子の制御電極の電位が引き下げられる。すな
わち、この発明の半導体装置では、過電流を抑制する機
能が、２つの抵抗の抵抗値の精度に対応した高い精度で
実現され、しかもその機能は温度に余り依存しない（請
求項１１）。

【図面の簡単な説明】

【図１】 実施の形態１の装置の回路図である。

【図２】 実施の形態１の装置に関する実測結果を示す
グラフである。

【図３】 実施の形態１の装置と対比される回路に関す
る実測結果を示すグラフである。

【図４】 実施の形態２の装置の構成を示す回路図であ
る。

【図５】 実施の形態３の装置の構成を示す回路図であ
る。

【図６】 実施の形態４の装置の構成を示す回路図であ
る。

【図７】 実施の形態６の装置の構成を示す回路図であ
る。

【図８】 実施の形態８の装置の構成を示す回路図であ
る。

【図９】 実施の形態９の装置の構成を示す回路図であ
る。

【図１０】 実施の形態１０の装置の構成を示す回路図
である。

【図１１】 実施の形態１１の装置の構成を示す回路図
である。

【図１２】 実施の形態１２の装置の構成を示す回路図
である。

【図１３】 実施の形態１３の装置の構成を示す回路図
である。

【図１４】 実施の形態１４の装置の構成を示す回路図
である。

【図１５】 従来の装置の構成を示すブロック図であ
る。

【符号の説明】

１ ＩＧＢＴ（第１の絶縁ゲート素子）、２ ＩＧＢＴ
（第２の絶縁ゲート素子）、３ 抵抗、５ トランジス
タ（トランジスタ素子）、６ ショットキーバリアダイ
オード（第１のダイオード）、７ サイリスタ（サイリ
スタ素子）、９ゲート駆動回路（ゲート駆動手段）、１
３ ツェナーダイオード、１２ ダイオード（第２のダ
イオード）、１４ 発光ダイオード（報知手段）、１０
１ ＩＧＢＴ（第１の絶縁ゲート素子）、１０２ ＩＧ
ＢＴ（第２の絶縁ゲート素子）、１０４ 抵抗（電流検
出手段、第１抵抗）、１０５ ＭＯＳＦＥＴ（ＭＯＳ型
電界効果トランジスタ素子）、１０５ａ、１０５ｂ Ｍ
ＯＳＦＥＴ（単位ＭＯＳ型電界効果トランジスタ素
子）、１０６ ツェナーダイオード、１０８ ダイオー
ド（第１のダイオード）、１１２ 抵抗（第２抵抗）、
１１３ ダイオード（第２のダイオード）、１１４ Ｊ
ＦＥＴ（第１の接合型電界効果トランジスタ素子）、１
１５ ＪＦＥＴ（第２の接合型電界効果トランジスタ素
子）、１１６抵抗（第１抵抗）、１１７ 抵抗（第２抵
抗）、２１０ ゲート駆動回路（ゲート駆動手段）、３
０３ 発光ダイオード。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 丸茂 高志 福岡市西区今宿東一丁目１番１号 福菱セ ミコンエンジニアリング株式会社内

Claims (11)

【特許請求の範囲】
1. 【請求項１】 絶縁ゲート型半導体装置であって、
   （ａ）第１電流電極と、第２電流電極と、前記第１およ
   び第２電流電極から絶縁された第１制御電極とを有する
   第１の絶縁ゲート素子であって、当該第１制御電極と前
   記第２電流電極の間に付加される第１電圧が大きいほ
   ど、当該第１電圧に応答して前記第１および第２電流電
   極の間がより導通した状態となる第１の絶縁ゲート素子
   と、（ｂ）第３電流電極と、第４電流電極と、前記第３
   および第４電流電極から絶縁された第２制御電極とを有
   する第２の絶縁ゲート素子であって、当該第２制御電極
   と前記第４電流電極の間に付加される第２電圧が大きい
   ほど、当該第２電圧に応答して前記第３および第４電流
   電極の間がより導通した状態となる第２の絶縁ゲート素
   子であって、当該第３電流電極と前記第１電流電極とが
   接続され、当該第２制御電極と前記第１制御電極とが接
   続され、当該第４電流電極が前記第２電流電極と結合さ
   れる第２の絶縁ゲート素子と、（ｃ）電圧出力端子を有
   し前記第２電流電極と前記第４電流電極との間に介挿さ
   れる電流検出手段であって、前記第２の絶縁ゲート素子
   を通過して前記第３電流電極と前記第４電流電極との間
   を流れる電流を検出する電流検出手段であって、前記電
   流に対応した電圧を前記電圧出力端子から出力する電流
   検出手段と、（ｄ）出力端子を有し、当該出力端子が前
   記第１および第２制御電極へ結合されたゲート駆動手段
   であって、調整された第３電圧を当該出力端子へ出力す
   るゲート駆動手段と、（ｅ）第５電流電極、第６電流電
   極、および第３制御電極を有するＭＯＳ型電界効果トラ
   ンジスタ素子であって、当該第５電流電極が前記第１お
   よび第２制御電極に結合され、当該第３制御電極が前記
   電圧出力端子に結合され、前記第６電流電極が前記第２
   電流電極に結合されたＭＯＳ型電界効果トランジスタ素
   子と、（ｆ）前記第６電流電極と前記第２電流電極の間
   に介挿されたツェナーダイオードであって、前記ＭＯＳ
   型電界効果トランジスタ素子を通過して前記第５電流電
   極と前記第６電流電極との間を順方向に流れる電流が、
   逆方向電流となる向きに介挿されたツェナーダイオード
   と、を備える絶縁ゲート型半導体装置。
2. 【請求項２】 請求項１に記載の絶縁ゲート型半導体装
   置であって、 前記ツェナーダイオードにおけるツェナー電圧が、前記
   ＭＯＳ型電界効果トランジスタ素子におけるゲート・ソ
   ース間閾値電圧のチャネル温度特性に対して、相補的な
   温度特性を有する絶縁ゲート型半導体装置。
3. 【請求項３】 請求項１に記載の絶縁ゲート型半導体装
   置であって、前記電流検出手段が、（ｃ−１）前記第２
   電流電極と前記第４電流電極との間に介挿される第１抵
   抗であって、前記第４電流電極に結合される当該第１抵
   抗の端部が、前記電圧出力端子として機能する第１抵
   抗、を備える絶縁ゲート型半導体装置。
4. 【請求項４】 請求項１に記載の絶縁ゲート型半導体装
   置であって、 前記ＭＯＳ型電界効果トランジスタ素子が、（ｅ−１）
   第７電流電極、第８電流電極、および第４制御電極を有
   する複数の単位ＭＯＳ型電界効果トランジスタ素子を備
   え、 当該複数の単位ＭＯＳ型電界効果トランジスタ素子にお
   ける第７電流電極同士、第８電流電極同士、および第４
   制御電極同士が相互に接続され、当該第７電流電極、当
   該第８電流電極、および当該第４制御電極は、それぞれ
   前記第５電流電極、前記第６電流電極、および前記第３
   制御電極として機能する、絶縁ゲート型半導体装置。
5. 【請求項５】 請求項１に記載の絶縁ゲート型半導体装
   置であって、（ｇ）前記ＭＯＳ型電界効果トランジスタ
   素子に結合された発光ダイオードであって、前記ＭＯＳ
   型電界効果トランジスタ素子を通過して前記第５電流電
   極と前記第６電流電極との間を順方向に流れる電流が、
   順方向電流となる向きに介挿された発光ダイオード、を
   更に備える絶縁ゲート型半導体装置。
6. 【請求項６】 請求項１に記載の絶縁ゲート型半導体装
   置であって、 前記ゲート駆動手段が、（ｄ−１）前記調整された第３
   電圧として、前記第２電流電極の電位よりも低い電位に
   相当する電圧を出力し得るゲート駆動部、を備え、
   （ｇ）前記第１及び第２制御電極と前記第５電流電極と
   の間に介挿された第１のダイオードであって、前記ＭＯ
   Ｓ型電界効果トランジスタ素子を通過して前記第５電流
   電極と前記第６電流電極との間を順方向に流れる電流
   が、順方向電流となる向きに介挿された第１のダイオー
   ド、を更に備える絶縁ゲート型半導体装置。
7. 【請求項７】 請求項６に記載の絶縁ゲート型半導体装
   置であって、 前記第１のダイオードが、発光ダイオードである絶縁ゲ
   ート型半導体装置。
8. 【請求項８】 請求項３に記載の絶縁ゲート型半導体装
   置であって、（ｈ）前記第３制御電極と前記電圧出力端
   子との間に介挿される第２抵抗、を更に備える絶縁ゲー
   ト型半導体装置。
9. 【請求項９】 請求項８に記載の絶縁ゲート型半導体装
   置であって、（ｉ）前記第２抵抗に並列に接続される第
   ２のダイオードであって、前記第３制御電極と前記電圧
   出力端子との間に介挿される第２のダイオードであっ
   て、前記ＭＯＳ型電界効果トランジスタ素子が遮断状態
   から導通状態へ移行するように前記電圧出力端子から出
   力される電圧を、当該第２のダイオードが短絡した状態
   で、第３制御電極へ伝達し得る向きに介挿される第２の
   ダイオード、を更に備える絶縁ゲート型半導体装置。
10. 【請求項１０】 請求項９に記載の絶縁ゲート型半導体
    装置であって、 少なくとも前記ＭＯＳ型電界効果トランジスタ素子、前
    記ツェナーダイオード、前記第２抵抗、および前記第２
    のダイオードが、１つの半導体チップに集積化された絶
    縁ゲート型半導体装置。
11. 【請求項１１】 絶縁ゲート型半導体装置であって、
    （ａ）第１電流電極と、第２電流電極と、前記第１およ
    び第２電流電極から絶縁された第１制御電極とを有する
    第１の絶縁ゲート素子であって、当該第１制御電極と前
    記第２電流電極の間に付加される第１電圧が大きいほ
    ど、当該第１電圧に応答して前記第１および第２電流電
    極の間がより導通した状態となる第１の絶縁ゲート素子
    と、（ｂ）第３電流電極と、第４電流電極と、前記第３
    および第４電流電極から絶縁された第２制御電極とを有
    する第２の絶縁ゲート素子であって、当該第２制御電極
    と前記第４電流電極の間に付加される第２電圧が大きい
    ほど、当該第２電圧に応答して前記第３および第４電流
    電極の間がより導通した状態となる第２の絶縁ゲート素
    子であって、当該第３電流電極と前記第１電流電極とが
    接続され、当該第２制御電極と前記第１制御電極とが接
    続され、当該第４電流電極が前記第２電流電極と結合さ
    れる第２の絶縁ゲート素子と、（ｃ）前記第２電流電極
    と前記第４電流電極との間に介挿される第１の接合型電
    界効果トランジスタ素子であって、第５電流電極、第６
    電流電極、および第３制御電極を有する第１の接合型電
    界効果トランジスタ素子であって、当該第５電流電極が
    第４電流電極に接続され、当該第６電流電極が前記第２
    電流電極に結合され、当該第３制御電極が前記第４電流
    電極に結合された第１の接合型電界効果トランジスタ素
    子と、（ｄ）前記第６電流電極と前記第２電流電極との
    間に介挿される第１抵抗と、（ｅ）出力端子を有し、当
    該出力端子が前記第１および第２制御電極へ結合され、
    当該出力端子へ調整された第３電圧を出力するゲート駆
    動手段と、（ｆ）第７電流電極、第８電流電極、および
    第４制御電極を有する第２の接合型電界効果トランジス
    タ素子であって、当該第７電流電極が前記第１および第
    ２制御電極に結合され、当該第４制御電極が前記第３制
    御電極に結合され、前記第８電流電極が前記第２電流電
    極に結合された第２の接合型電界効果トランジスタ素子
    と、（ｇ）前記第８電流電極と前記第２電流電極との間
    に介挿される第２抵抗と、を備える絶縁ゲート型半導体
    装置。