JPH0653795A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0653795A JPH0653795A JP4843593A JP4843593A JPH0653795A JP H0653795 A JPH0653795 A JP H0653795A JP 4843593 A JP4843593 A JP 4843593A JP 4843593 A JP4843593 A JP 4843593A JP H0653795 A JPH0653795 A JP H0653795A
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Abstract
(57)【要約】
【目的】 過電流による素子破壊を防止するための電流
制限回路を有する半導体装置において、制限動作時に発
生する電流値の振動を防止し、安定的に電流を制限する
ことが可能な半導体装置を実現する。 【構成】 スイッチング素子であるＩＧＢＴ１０のセン
ス用エミッタ１４の下流に接続されたセンス用抵抗２１
の降下電圧で駆動されるＭＯＳＦＥＴ３０によりバイパ
ス制御されるゲート電圧を、ＩＧＢＴ１０のゲート電極
１３の直前に挿入された緩和抵抗４１を介してＩＧＢＴ
１０に印加する。そして、ＩＧＢＴ１０の応答速度を低
下させることにより、センス用抵抗２１における電圧の
急増を防止し、安定的に電流を制限することができる。
制限回路を有する半導体装置において、制限動作時に発
生する電流値の振動を防止し、安定的に電流を制限する
ことが可能な半導体装置を実現する。 【構成】 スイッチング素子であるＩＧＢＴ１０のセン
ス用エミッタ１４の下流に接続されたセンス用抵抗２１
の降下電圧で駆動されるＭＯＳＦＥＴ３０によりバイパ
ス制御されるゲート電圧を、ＩＧＢＴ１０のゲート電極
１３の直前に挿入された緩和抵抗４１を介してＩＧＢＴ
１０に印加する。そして、ＩＧＢＴ１０の応答速度を低
下させることにより、センス用抵抗２１における電圧の
急増を防止し、安定的に電流を制限することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の保護回路
の構成に関するものであり、特に、ＩＧＢＴなどの絶縁
ゲート型半導体スイッチング素子を用いた半導体装置に
おいて、スイッチング素子を過電流から保護する過電流
保護回路に関するものである。
の構成に関するものであり、特に、ＩＧＢＴなどの絶縁
ゲート型半導体スイッチング素子を用いた半導体装置に
おいて、スイッチング素子を過電流から保護する過電流
保護回路に関するものである。
【０００２】
【従来の技術】図１２に、従来の過電流保護回路を有す
る半導体装置の回路構成を示してある。この半導体装置
は、スイッチング素子として、絶縁ゲート型トランジス
タ素子（Insulated Gate Bipolar Transistor,以下ＩＧ
ＢＴ）１０と電流制限回路２０とからなり、ＩＧＢＴ１
０は高耐電圧下で大電流の制御が可能なパワー半導体装
置である。この半導体装置においては、ＩＧＢＴ１０の
コレクタ１１に高電位となる外部端子Ｐ１が接続され、
ＩＧＢＴ１０のエミッタ１２に低電位となる外部端子Ｐ
２が接続されており、ＩＧＢＴ１０のゲート電極１３に
印加されるゲート電位Ｖｇを制御することにより、外部
端子Ｐ１とＰ２に接続される負荷回路の電流を制御する
ことが可能な装置である。また、ＩＧＢＴ１０は、外部
端子Ｐ２に接続されるエミッタ１２に加え、電流検出用
のセンス用エミッタ１４を備えている。即ち、このＩＧ
ＢＴ１０は、等価回路的には図１３に示すように、主絶
縁ゲート型スイッチング素子（主ＩＧＢＴ）Ｔ1 及びこ
れに並列に接続された電流検出用絶縁ゲート型スイッチ
ング素子（副ＩＧＢＴ）Ｔ2 とからなり、この電流検出
用絶縁ゲート型スイッチング素子Ｔ2 のエミッタがセン
ス用エミッタ１４である。なお、ゲート電極１３は主絶
縁ゲート型スイッチング素子Ｔ1 のゲート電極１３ａと
電流検出用絶縁ゲート型スイッチング素子Ｔ2 のゲート
電極１３ｂとからなる。センス用エミッタ１４は、電流
センス抵抗２１を介して外部端子Ｐ２に接続されてい
る。従って、このセンス用エミッタ１４からは、主絶縁
ゲート型スイッチング素子Ｔ1 のコレクタ１１、エミッ
タ１２間を流れる電流に比例した電流が流れるようにな
っている。電流制限回路２０は、電流センス抵抗２１
と、逆電流阻止用ダイオード３５と、図示しないゲート
駆動回路によりゲート制御信号が供給されるゲート線１
５に逆電流阻止用ダイオード３５を介して接続されたｎ
チャネルＭＯＳＦＥＴ３０とから構成されている。この
ｎチャネルＭＯＳＦＥＴ３０は、ソース３１が低電位と
なる外部端子Ｐ２に接続され、ドレイン３２が逆電流阻
止用ダイオード３５を介してゲート線１５に接続されて
おり、ゲート３３には電流センス抵抗２１における降下
電圧Ｖｓが印加されるようになっている。
る半導体装置の回路構成を示してある。この半導体装置
は、スイッチング素子として、絶縁ゲート型トランジス
タ素子（Insulated Gate Bipolar Transistor,以下ＩＧ
ＢＴ）１０と電流制限回路２０とからなり、ＩＧＢＴ１
０は高耐電圧下で大電流の制御が可能なパワー半導体装
置である。この半導体装置においては、ＩＧＢＴ１０の
コレクタ１１に高電位となる外部端子Ｐ１が接続され、
ＩＧＢＴ１０のエミッタ１２に低電位となる外部端子Ｐ
２が接続されており、ＩＧＢＴ１０のゲート電極１３に
印加されるゲート電位Ｖｇを制御することにより、外部
端子Ｐ１とＰ２に接続される負荷回路の電流を制御する
ことが可能な装置である。また、ＩＧＢＴ１０は、外部
端子Ｐ２に接続されるエミッタ１２に加え、電流検出用
のセンス用エミッタ１４を備えている。即ち、このＩＧ
ＢＴ１０は、等価回路的には図１３に示すように、主絶
縁ゲート型スイッチング素子（主ＩＧＢＴ）Ｔ1 及びこ
れに並列に接続された電流検出用絶縁ゲート型スイッチ
ング素子（副ＩＧＢＴ）Ｔ2 とからなり、この電流検出
用絶縁ゲート型スイッチング素子Ｔ2 のエミッタがセン
ス用エミッタ１４である。なお、ゲート電極１３は主絶
縁ゲート型スイッチング素子Ｔ1 のゲート電極１３ａと
電流検出用絶縁ゲート型スイッチング素子Ｔ2 のゲート
電極１３ｂとからなる。センス用エミッタ１４は、電流
センス抵抗２１を介して外部端子Ｐ２に接続されてい
る。従って、このセンス用エミッタ１４からは、主絶縁
ゲート型スイッチング素子Ｔ1 のコレクタ１１、エミッ
タ１２間を流れる電流に比例した電流が流れるようにな
っている。電流制限回路２０は、電流センス抵抗２１
と、逆電流阻止用ダイオード３５と、図示しないゲート
駆動回路によりゲート制御信号が供給されるゲート線１
５に逆電流阻止用ダイオード３５を介して接続されたｎ
チャネルＭＯＳＦＥＴ３０とから構成されている。この
ｎチャネルＭＯＳＦＥＴ３０は、ソース３１が低電位と
なる外部端子Ｐ２に接続され、ドレイン３２が逆電流阻
止用ダイオード３５を介してゲート線１５に接続されて
おり、ゲート３３には電流センス抵抗２１における降下
電圧Ｖｓが印加されるようになっている。
【０００３】このような電流制限回路２０においては、
ＩＧＢＴ１０に短絡等により過電流が流れ、センス用エ
ミッタ１４から電流センス抵抗２１に所定の電流が流れ
ると、電流センス抵抗２１における降下電圧がＭＯＳＦ
ＥＴ３０の閾値電圧を越えることとなる。その結果、Ｍ
ＯＳＦＥＴ３０がオンとなり、ゲート線１５を介してＩ
ＧＢＴ１０のゲート１３に印加される電流がＭＯＳＦＥ
Ｔ３０を通ってバイパスされることになる。従って、ゲ
ート１３に印加されるゲート電位Ｖｇは減少し、ＩＧＢ
Ｔ１０を通過するコレクタ電流が制限される。
ＩＧＢＴ１０に短絡等により過電流が流れ、センス用エ
ミッタ１４から電流センス抵抗２１に所定の電流が流れ
ると、電流センス抵抗２１における降下電圧がＭＯＳＦ
ＥＴ３０の閾値電圧を越えることとなる。その結果、Ｍ
ＯＳＦＥＴ３０がオンとなり、ゲート線１５を介してＩ
ＧＢＴ１０のゲート１３に印加される電流がＭＯＳＦＥ
Ｔ３０を通ってバイパスされることになる。従って、ゲ
ート１３に印加されるゲート電位Ｖｇは減少し、ＩＧＢ
Ｔ１０を通過するコレクタ電流が制限される。
【０００４】
【発明が解決しようとする課題】このように、電流制限
回路２０を備えた半導体装置は、過電流から主スイッチ
ング素子を保護できるものであるが、従来の回路におい
ては、主スイッチング素子において電流制限制御を行う
際に、主スイッチング素子を速やかに保護するために電
流を急激に低下させている。
回路２０を備えた半導体装置は、過電流から主スイッチ
ング素子を保護できるものであるが、従来の回路におい
ては、主スイッチング素子において電流制限制御を行う
際に、主スイッチング素子を速やかに保護するために電
流を急激に低下させている。
【０００５】図１４に、図１２に示した電流制限回路を
用いた装置に負荷回路の短絡等により大電流が流れた場
合の外部端子Ｐ１を流れるコレクタ電流、および電流セ
ンス用抵抗２１に発生する降下電圧Ｖｓを示してある。
先ず、ＩＧＢＴ１０に大電流が流れると、センス用エミ
ッタ１４からそれに比例した電流が流れ、電流センス抵
抗２１における降下電圧Ｖｓも上昇する。そして、時刻
ｔ10に、降下電圧ＶｓがＭＯＳＦＥＴ３０の閾値電圧Ｖ
thを越えると、ＭＯＳＦＥＴ３０は導通する。
用いた装置に負荷回路の短絡等により大電流が流れた場
合の外部端子Ｐ１を流れるコレクタ電流、および電流セ
ンス用抵抗２１に発生する降下電圧Ｖｓを示してある。
先ず、ＩＧＢＴ１０に大電流が流れると、センス用エミ
ッタ１４からそれに比例した電流が流れ、電流センス抵
抗２１における降下電圧Ｖｓも上昇する。そして、時刻
ｔ10に、降下電圧ＶｓがＭＯＳＦＥＴ３０の閾値電圧Ｖ
thを越えると、ＭＯＳＦＥＴ３０は導通する。
【０００６】しかし、ＭＯＳＦＥＴ３０の動作の応答遅
れにより若干過電流が流れた時刻ｔ11らコレクタ電流が
減少する。この時、特に大電流を制御する素子において
は、急激に低下する電流の時間微分（ｄｉ／ｄｔ）と、
回路上の配線インダクタンスＬ等により、電流センス抵
抗２１に、インダクタンス負荷電圧であるＬ×ｄｉ／ｄ
ｔの誘導電圧が発生する。その結果、時刻ｔ12において
も、この誘導電圧によりＭＯＳＦＥＴ３０が順バイアス
され続け、ドレイン３２とソース３１間の電圧が低下し
続けてしまう。従って、ＩＧＢＴ１０に印加されるゲー
ト電位Ｖｇは更に低下し、ＩＧＢＴ１０の閾値電圧以下
となり、時刻ｔ13においてはＩＧＢＴ１０はオフになっ
てしまう。このように、ＩＧＢＴ１０は一旦オフ状態に
なると、過電流は流れないものの、その結果、電流セン
ス抵抗２１における降下電圧Ｖｓもゼロに低下し、ＭＯ
ＳＦＥＴ３０もオフ状態となる。従って、ゲート電位Ｖ
ｇはゲート駆動回路の供給する所定の電位に復帰するた
め、ＩＧＢＴ１０は再度オンとなり、また過電流が流れ
る状態となってしまう。このように、従来の電流制限回
路においては、大電流を取り扱う場合は特に、電流制限
時に主スイッチング素子の開閉が繰り返され電流値の振
動が発生することがある。
れにより若干過電流が流れた時刻ｔ11らコレクタ電流が
減少する。この時、特に大電流を制御する素子において
は、急激に低下する電流の時間微分（ｄｉ／ｄｔ）と、
回路上の配線インダクタンスＬ等により、電流センス抵
抗２１に、インダクタンス負荷電圧であるＬ×ｄｉ／ｄ
ｔの誘導電圧が発生する。その結果、時刻ｔ12において
も、この誘導電圧によりＭＯＳＦＥＴ３０が順バイアス
され続け、ドレイン３２とソース３１間の電圧が低下し
続けてしまう。従って、ＩＧＢＴ１０に印加されるゲー
ト電位Ｖｇは更に低下し、ＩＧＢＴ１０の閾値電圧以下
となり、時刻ｔ13においてはＩＧＢＴ１０はオフになっ
てしまう。このように、ＩＧＢＴ１０は一旦オフ状態に
なると、過電流は流れないものの、その結果、電流セン
ス抵抗２１における降下電圧Ｖｓもゼロに低下し、ＭＯ
ＳＦＥＴ３０もオフ状態となる。従って、ゲート電位Ｖ
ｇはゲート駆動回路の供給する所定の電位に復帰するた
め、ＩＧＢＴ１０は再度オンとなり、また過電流が流れ
る状態となってしまう。このように、従来の電流制限回
路においては、大電流を取り扱う場合は特に、電流制限
時に主スイッチング素子の開閉が繰り返され電流値の振
動が発生することがある。
【０００７】そこで、本発明の課題は、上記の問題点に
鑑みて、大電流のスイッチング動作において過電流のイ
ンダクタンス成分による影響から主スイッチング素子を
有効的に保護できる半導体装置を実現することにある。
鑑みて、大電流のスイッチング動作において過電流のイ
ンダクタンス成分による影響から主スイッチング素子を
有効的に保護できる半導体装置を実現することにある。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、大電流が流れた際に制御動作
に入る主スチチング素子の応答性を緩和させることによ
り、主スイッチング素子を流れる主電流の急激な変動を
防止するようにしている。すなわち、本発明は、ゲート
電極に印加されるゲート電圧により制御可能な主絶縁ゲ
ート型スイッチング素子及びこれに並列に接続された電
流検出用絶縁ゲート型スイッチング素子と、この電流検
出用絶縁ゲート型スイッチング素子を流れる電流を検出
する検出抵抗手段と、この検出抵抗手段における降下電
圧により上記ゲート電圧を制御可能なゲート制御用素子
とを有する半導体装置において、上記ゲート制御用素子
の動作に基づく上記ゲート電圧の変化速度を緩和するゲ
ート制御緩和手段を有することを特徴とする。このゲー
ト制御緩和手段としては、上記ゲート電極の直前に挿入
された電流制限手段であっても良いし、またゲート制御
用素子を絶縁ゲートを備えた絶縁ゲート型制御素子と
し、このゲート電極の直前に電流制限手段を挿入しても
良い。また、ゲート制御用素子を絶縁ゲートを備えた絶
縁ゲート型制御素子とし、このゲート電極の直前に電流
吸収手段を挿入しても良い。
めに、本発明においては、大電流が流れた際に制御動作
に入る主スチチング素子の応答性を緩和させることによ
り、主スイッチング素子を流れる主電流の急激な変動を
防止するようにしている。すなわち、本発明は、ゲート
電極に印加されるゲート電圧により制御可能な主絶縁ゲ
ート型スイッチング素子及びこれに並列に接続された電
流検出用絶縁ゲート型スイッチング素子と、この電流検
出用絶縁ゲート型スイッチング素子を流れる電流を検出
する検出抵抗手段と、この検出抵抗手段における降下電
圧により上記ゲート電圧を制御可能なゲート制御用素子
とを有する半導体装置において、上記ゲート制御用素子
の動作に基づく上記ゲート電圧の変化速度を緩和するゲ
ート制御緩和手段を有することを特徴とする。このゲー
ト制御緩和手段としては、上記ゲート電極の直前に挿入
された電流制限手段であっても良いし、またゲート制御
用素子を絶縁ゲートを備えた絶縁ゲート型制御素子と
し、このゲート電極の直前に電流制限手段を挿入しても
良い。また、ゲート制御用素子を絶縁ゲートを備えた絶
縁ゲート型制御素子とし、このゲート電極の直前に電流
吸収手段を挿入しても良い。
【０００９】更に、電流検出用絶縁ゲート型スイッチン
グ素子のゲート電極の直前に電流制限手段を挿入しても
良いし、あるいは電流吸収手段を挿入しても良い。
グ素子のゲート電極の直前に電流制限手段を挿入しても
良いし、あるいは電流吸収手段を挿入しても良い。
【００１０】また本発明においては、ゲート制御用素子
の閾値電圧を主絶縁ゲート型スイッチング素子の飽和電
圧以下に設定されてなることを特徴する。
の閾値電圧を主絶縁ゲート型スイッチング素子の飽和電
圧以下に設定されてなることを特徴する。
【００１１】更にまた、本発明においては、主絶縁ゲー
ト型スイッチング素子の端子と検出抵抗手段の端子を接
続すべき共通の外部引出し用端子とを有し、主絶縁ゲー
ト型スイッチング素子の端子と外部引出し用端子とを第
１の配線で接続すると共に、検出抵抗手段の端子とその
外部引出し用端子とを第２の配線で接続してなることを
特徴とする。
ト型スイッチング素子の端子と検出抵抗手段の端子を接
続すべき共通の外部引出し用端子とを有し、主絶縁ゲー
ト型スイッチング素子の端子と外部引出し用端子とを第
１の配線で接続すると共に、検出抵抗手段の端子とその
外部引出し用端子とを第２の配線で接続してなることを
特徴とする。
【００１２】
【作用】上記のように、ゲート電圧の変化速度を緩和し
て、絶縁ゲート型スイッチング素子の電流制限動作にお
ける主電流の急激な変動を防止することにより、検出抵
抗手段において電流の急激な変動により発生するインダ
クタンス負荷電圧を抑制することができる。従って、ゲ
ート制御用素子が急激に導通状態となることはなく、こ
のゲート制御用素子を通じて所定の電流制限値に対応し
たゲート電圧に制御することが可能となる。
て、絶縁ゲート型スイッチング素子の電流制限動作にお
ける主電流の急激な変動を防止することにより、検出抵
抗手段において電流の急激な変動により発生するインダ
クタンス負荷電圧を抑制することができる。従って、ゲ
ート制御用素子が急激に導通状態となることはなく、こ
のゲート制御用素子を通じて所定の電流制限値に対応し
たゲート電圧に制御することが可能となる。
【００１３】絶縁ゲートを有する絶縁ゲート型スイッチ
ング素子、あるいは絶縁ゲート型制御素子においては、
その動作速度をゲート電圧の上昇率により制御すること
ができる。従って、電流制限手段を用いることにより、
絶縁ゲート型スイッチング素子のゲート電圧の上昇率を
減少させ、絶縁ゲート型スイッチング素子自体の応答速
度を緩和することが可能となる。
ング素子、あるいは絶縁ゲート型制御素子においては、
その動作速度をゲート電圧の上昇率により制御すること
ができる。従って、電流制限手段を用いることにより、
絶縁ゲート型スイッチング素子のゲート電圧の上昇率を
減少させ、絶縁ゲート型スイッチング素子自体の応答速
度を緩和することが可能となる。
【００１４】また、ゲート制御用素子が絶縁ゲート型制
御素子である場合は、電流制限手段、あるいは電流吸収
手段を用いることにより、絶縁ゲート型制御素子の応答
速度を緩和することが可能となる。従って、ゲート制御
用素子により制御される絶縁ゲート型スイッチング素子
のゲート電圧の変動を抑制し、絶縁ゲート型スイッチン
グ素子の応答速度を緩和することができる。
御素子である場合は、電流制限手段、あるいは電流吸収
手段を用いることにより、絶縁ゲート型制御素子の応答
速度を緩和することが可能となる。従って、ゲート制御
用素子により制御される絶縁ゲート型スイッチング素子
のゲート電圧の変動を抑制し、絶縁ゲート型スイッチン
グ素子の応答速度を緩和することができる。
【００１５】勿論、これらの電流制限手段と電流吸収手
段を併設することも可能である。さらに、このような手
段を設けることより、瞬間的な電流変動などにより半導
体装置がオフになる誤動作を防止することも可能とな
る。
段を併設することも可能である。さらに、このような手
段を設けることより、瞬間的な電流変動などにより半導
体装置がオフになる誤動作を防止することも可能とな
る。
【００１６】また、電流検出用絶縁ゲート型スイッチン
グ素子のゲート電極の直前に電流制限手段又は電流吸収
手段を挿入することにより、主絶縁ゲート型スイッチン
グ素子と電流検出用絶縁ゲート型スイッチング素子の応
答速度を平等化できるので、急峻な電流制限が起こら
ず、また電流検出用絶縁ゲート型スイッチング素子自体
の破壊も防止できる。
グ素子のゲート電極の直前に電流制限手段又は電流吸収
手段を挿入することにより、主絶縁ゲート型スイッチン
グ素子と電流検出用絶縁ゲート型スイッチング素子の応
答速度を平等化できるので、急峻な電流制限が起こら
ず、また電流検出用絶縁ゲート型スイッチング素子自体
の破壊も防止できる。
【００１７】更に、ゲート制御用素子の閾値電圧を主絶
縁ゲート型スイッチング素子の飽和電圧以下に設定され
てなる場合には、負荷短絡の初期時の配線インダクタン
スの誘導電圧により主絶縁ゲート型スイッチング素子に
かかる電圧が低くてもゲート制御用素子が有効に作動す
るので、過電流から主スイッチング素子を保護すること
ができる。
縁ゲート型スイッチング素子の飽和電圧以下に設定され
てなる場合には、負荷短絡の初期時の配線インダクタン
スの誘導電圧により主絶縁ゲート型スイッチング素子に
かかる電圧が低くてもゲート制御用素子が有効に作動す
るので、過電流から主スイッチング素子を保護すること
ができる。
【００１８】更にまた、主絶縁ゲート型スイッチング素
子の端子と検出抵抗手段の端子を接続すべき共通の外部
引出し用端子とを有し、主絶縁ゲート型スイッチング素
子の端子と外部引出し用端子とを第１の配線で接続する
と共に、検出抵抗手段の端子とその外部引出し用端子と
を第２の配線で接続してなる場合においては、主絶縁ゲ
ート型スイッチング素子側の第１の配線による配線イン
ダクタンスが電流検出用絶縁ゲート型スイッチング素子
側の負荷回路に含まれないので、検出抵抗手段の過渡電
圧が急峻にならず、主絶縁ゲート型スイッチング素子の
電流制限を緩やかに行うことができる。
子の端子と検出抵抗手段の端子を接続すべき共通の外部
引出し用端子とを有し、主絶縁ゲート型スイッチング素
子の端子と外部引出し用端子とを第１の配線で接続する
と共に、検出抵抗手段の端子とその外部引出し用端子と
を第２の配線で接続してなる場合においては、主絶縁ゲ
ート型スイッチング素子側の第１の配線による配線イン
ダクタンスが電流検出用絶縁ゲート型スイッチング素子
側の負荷回路に含まれないので、検出抵抗手段の過渡電
圧が急峻にならず、主絶縁ゲート型スイッチング素子の
電流制限を緩やかに行うことができる。
【００１９】
【実施例】以下に、図面を参照して、本発明の実施例を
説明する。
説明する。
【００２０】〔実施例１〕図１に、本実施例に係る電流
制限回路２０を備えた半導体装置の構成を示してある。
本例の装置も先に説明した従来の半導体装置と同様に、
電流センス用エミイタを備えるＩＧＢＴ１０を主スイッ
チング素子として用いたパワー半導体装置である。そし
て、本例の装置のＩＧＢＴ１０も、図１３に示す等価回
路であり、エミッタ１２に加え電流検出のセンス用エミ
ッタ１４を備えている。このセンス用エミッタ１４は、
低電位となる外部端子Ｐ２と電流センス抵抗２１を介し
て接続されており、この電流センス抵抗２１における電
圧降下から電流制限回路２０が駆動され、ＩＧＢＴ１０
に流れる過電流を制限するようにしている点も、先に説
明した従来の半導体装置と同様である。従って、共通部
分においては、同じ符号を付して説明を省略する。
制限回路２０を備えた半導体装置の構成を示してある。
本例の装置も先に説明した従来の半導体装置と同様に、
電流センス用エミイタを備えるＩＧＢＴ１０を主スイッ
チング素子として用いたパワー半導体装置である。そし
て、本例の装置のＩＧＢＴ１０も、図１３に示す等価回
路であり、エミッタ１２に加え電流検出のセンス用エミ
ッタ１４を備えている。このセンス用エミッタ１４は、
低電位となる外部端子Ｐ２と電流センス抵抗２１を介し
て接続されており、この電流センス抵抗２１における電
圧降下から電流制限回路２０が駆動され、ＩＧＢＴ１０
に流れる過電流を制限するようにしている点も、先に説
明した従来の半導体装置と同様である。従って、共通部
分においては、同じ符号を付して説明を省略する。
【００２１】本例の半導体装置において、着目すべき点
は、ＩＧＢＴ１０のゲート電極１３にゲート電圧の変動
を緩和するための抵抗である緩和抵抗４１が挿入されて
いることである。この緩和抵抗４１は、ゲート電極１３
の直前に挿入され、ゲート電極１３に印加されるゲート
電圧の変動速度を抑制することができる。すなわち、Ｉ
ＧＢＴは、絶縁されたゲート電極１３に印加される電圧
によって駆動される電圧駆動型素子であり、その応答速
度は、ゲート電極１３におけるゲート電圧Ｖｇの変化率
（ｄＶｇ／ｄｔ）により制御することができる。従っ
て、緩和抵抗４１を挿入しゲート電極１３に伝達される
電流値を制限することにより、ゲート電極１３のゲート
容量を充放電する速度が緩和され、ＩＧＢＴ１０に印加
されるゲート電極Ｖｇの変化率を低くすることができる
ので、ＩＧＢＴ１０の応答速度を緩和することが可能と
なるのである。
は、ＩＧＢＴ１０のゲート電極１３にゲート電圧の変動
を緩和するための抵抗である緩和抵抗４１が挿入されて
いることである。この緩和抵抗４１は、ゲート電極１３
の直前に挿入され、ゲート電極１３に印加されるゲート
電圧の変動速度を抑制することができる。すなわち、Ｉ
ＧＢＴは、絶縁されたゲート電極１３に印加される電圧
によって駆動される電圧駆動型素子であり、その応答速
度は、ゲート電極１３におけるゲート電圧Ｖｇの変化率
（ｄＶｇ／ｄｔ）により制御することができる。従っ
て、緩和抵抗４１を挿入しゲート電極１３に伝達される
電流値を制限することにより、ゲート電極１３のゲート
容量を充放電する速度が緩和され、ＩＧＢＴ１０に印加
されるゲート電極Ｖｇの変化率を低くすることができる
ので、ＩＧＢＴ１０の応答速度を緩和することが可能と
なるのである。
【００２２】図２に、本例の装置に大電流が流れた場合
の外部端子Ｐ１を流れるコレクタ電流、および電流セン
ス用抵抗２１に発生する降下電圧Ｖｓを示してある。先
に説明した従来の半導体装置のように、ＩＧＢＴ１０に
負荷回路の短絡等により大電流が流れると、センス用エ
ミッタ１４からそれに比例した電流が流れ、電流センス
抵抗２１における降下電圧Ｖｓが上昇し、時刻ｔ1 に、
降下電圧ＶｓがＭＯＳＦＥＴ３０の閾値電圧Ｖthを越え
ると、ＭＯＳＦＥＴ３０は導通する。そしてＭＯＳＦＥ
Ｔ３０によりＩＧＢＴ１０のゲート容量の電荷の引き抜
きが続けられるが、電流制限用の抵抗４１が介在してい
るので、その引き抜き量も小さくＩＧＢＴ１０の応答速
度は緩和される。このタイムラグによってコレクタ電流
の急速な減少も起こらない。このため、時刻ｔ2 からＩ
ＧＢＴ１０により制御されるコレクタ電流は除々に減少
し、それに連れて降下電圧Ｖｓも減少する。そして、時
刻ｔ3 において、降下電圧Ｖｓに基づき駆動されるＭＯ
ＳＦＥＴ３０のバイパス量と、そのバイパスされたゲー
ト電圧Ｖｇにより制御されるＩＧＢＴ１０の通過電流量
がバランスし、ＩＧＢＴ１０にはその制限された電流値
の電流を流れることとなる。このように、本例の電流制
限回路を持つ半導体装置においては、ゲート電極１３の
直前に挿入された緩和抵抗４１により、ＩＧＢＴ１０の
応答を遅くすることができる。そのため、ＩＧＢＴ１０
における電流制限動作が緩やかになり、コレクタ電流が
変化する時間微分（ｄｉ／ｄｔ）により発生するインダ
クタンス負荷電圧（Ｌ×ｄｉ／ｄｔ）を抑制することが
できるので、ＩＧＢＴが電流制限時にオフすることはな
い。従来の装置のような急激な電流の低下、または振動
を防止することができる。また、急激な電流の低下、振
動が防止されているので、従来、ゲート線１５とＭＯＳ
ＦＥＴ３０との間に挿入されていた逆流阻止ダイオード
３５を省くことも可能である。
の外部端子Ｐ１を流れるコレクタ電流、および電流セン
ス用抵抗２１に発生する降下電圧Ｖｓを示してある。先
に説明した従来の半導体装置のように、ＩＧＢＴ１０に
負荷回路の短絡等により大電流が流れると、センス用エ
ミッタ１４からそれに比例した電流が流れ、電流センス
抵抗２１における降下電圧Ｖｓが上昇し、時刻ｔ1 に、
降下電圧ＶｓがＭＯＳＦＥＴ３０の閾値電圧Ｖthを越え
ると、ＭＯＳＦＥＴ３０は導通する。そしてＭＯＳＦＥ
Ｔ３０によりＩＧＢＴ１０のゲート容量の電荷の引き抜
きが続けられるが、電流制限用の抵抗４１が介在してい
るので、その引き抜き量も小さくＩＧＢＴ１０の応答速
度は緩和される。このタイムラグによってコレクタ電流
の急速な減少も起こらない。このため、時刻ｔ2 からＩ
ＧＢＴ１０により制御されるコレクタ電流は除々に減少
し、それに連れて降下電圧Ｖｓも減少する。そして、時
刻ｔ3 において、降下電圧Ｖｓに基づき駆動されるＭＯ
ＳＦＥＴ３０のバイパス量と、そのバイパスされたゲー
ト電圧Ｖｇにより制御されるＩＧＢＴ１０の通過電流量
がバランスし、ＩＧＢＴ１０にはその制限された電流値
の電流を流れることとなる。このように、本例の電流制
限回路を持つ半導体装置においては、ゲート電極１３の
直前に挿入された緩和抵抗４１により、ＩＧＢＴ１０の
応答を遅くすることができる。そのため、ＩＧＢＴ１０
における電流制限動作が緩やかになり、コレクタ電流が
変化する時間微分（ｄｉ／ｄｔ）により発生するインダ
クタンス負荷電圧（Ｌ×ｄｉ／ｄｔ）を抑制することが
できるので、ＩＧＢＴが電流制限時にオフすることはな
い。従来の装置のような急激な電流の低下、または振動
を防止することができる。また、急激な電流の低下、振
動が防止されているので、従来、ゲート線１５とＭＯＳ
ＦＥＴ３０との間に挿入されていた逆流阻止ダイオード
３５を省くことも可能である。
【００２３】〔実施例２〕図３に、実施例１と異なる実
施例に係る電流制限回路２０を備えた半導体装置の構成
を示してある。本例の装置も先に説明した半導体装置と
同様に、電流検出のセンス用エミッタ１４を備えたＩＧ
ＢＴ１０をスイッチング素子として用いたパワー半導体
装置である。そして、このセンス用エミッタ１４から電
流センス抵抗２１を介してＩＧＢＴ１０の通過電流を制
限する電流制限回路２０が構成されている点も同様であ
る。このため、実施例１と共通する部分においては同じ
符号を付して説明を省略する。
施例に係る電流制限回路２０を備えた半導体装置の構成
を示してある。本例の装置も先に説明した半導体装置と
同様に、電流検出のセンス用エミッタ１４を備えたＩＧ
ＢＴ１０をスイッチング素子として用いたパワー半導体
装置である。そして、このセンス用エミッタ１４から電
流センス抵抗２１を介してＩＧＢＴ１０の通過電流を制
限する電流制限回路２０が構成されている点も同様であ
る。このため、実施例１と共通する部分においては同じ
符号を付して説明を省略する。
【００２４】本例の半導体装置において着目すべき点
は、電流センス抵抗２１に発生した降下電圧ＶｓをＭＯ
ＳＦＥＴ３０のゲート電極３３に印加する回路上に、抵
抗４２が挿入されていることである。この抵抗４２は、
ＭＯＳＦＥＴ３０の動作を緩和する抵抗であり、ＩＧＢ
Ｔと同様に電圧駆動型素子であるＭＯＳＦＥＴ３０のゲ
ート電極３３のゲート容量が充放電される速度を低下さ
せることにより、ＭＯＳＦＥＴ３０の応答速度を緩和す
ることができる。このため、このＭＯＳＦＥＴ３０によ
りバイパス制御されるゲート電位Ｖｇの変化速度も緩和
され、ＩＧＢＴ１０の応答速度も遅くなる。従って、実
施例１と同様に、ＩＧＢＴ１０における電流制限動作が
遅くなり、インダクタンス負荷電圧の発生が抑制され
る。このため、実施例１と同じくＭＯＳＦＥＴ３０が順
バイアス状態になることはないので、ＩＧＢＴ１０にお
いて電流が急激に低下したり振動が発生することはな
い。
は、電流センス抵抗２１に発生した降下電圧ＶｓをＭＯ
ＳＦＥＴ３０のゲート電極３３に印加する回路上に、抵
抗４２が挿入されていることである。この抵抗４２は、
ＭＯＳＦＥＴ３０の動作を緩和する抵抗であり、ＩＧＢ
Ｔと同様に電圧駆動型素子であるＭＯＳＦＥＴ３０のゲ
ート電極３３のゲート容量が充放電される速度を低下さ
せることにより、ＭＯＳＦＥＴ３０の応答速度を緩和す
ることができる。このため、このＭＯＳＦＥＴ３０によ
りバイパス制御されるゲート電位Ｖｇの変化速度も緩和
され、ＩＧＢＴ１０の応答速度も遅くなる。従って、実
施例１と同様に、ＩＧＢＴ１０における電流制限動作が
遅くなり、インダクタンス負荷電圧の発生が抑制され
る。このため、実施例１と同じくＭＯＳＦＥＴ３０が順
バイアス状態になることはないので、ＩＧＢＴ１０にお
いて電流が急激に低下したり振動が発生することはな
い。
【００２５】〔実施例３〕図４に、実施例３に係る半導
体装置の構成を示してある。本例の半導体装置も上記に
て説明した半導体装置と同様に電流制限回路２０と、電
流検出のセンス用エミッタ１４を備えたＩＧＢＴ１０と
を有する半導体装置である。このため、主な構成、およ
び動作は上記の実施例と同様であり、共通する部分にお
いては同じ符号を付して説明を省略する。
体装置の構成を示してある。本例の半導体装置も上記に
て説明した半導体装置と同様に電流制限回路２０と、電
流検出のセンス用エミッタ１４を備えたＩＧＢＴ１０と
を有する半導体装置である。このため、主な構成、およ
び動作は上記の実施例と同様であり、共通する部分にお
いては同じ符号を付して説明を省略する。
【００２６】本例の半導体装置において着目すべき点
は、電流センス抵抗２１と並列に容量（コンデンサ）４
３が接続されていることである。これはゲート容量に並
列に付加されているので見かけ上のゲート容量を大きく
したことに相当する。この容量４３は、ＭＯＳＦＥＴ３
０の動作を緩和するための容量であり、電流センス抵抗
２１に発生した降下電圧によりＭＯＳＦＥＴ３０のゲー
ト電極３３に至る回路を充電する時間を延長することで
ＭＯＳＦＥＴ３０の応答速度を遅くしている。すなわ
ち、この容量４３により、実施例２と同様に、ＭＯＳＦ
ＥＴ３０のゲート電極３３が充放電される速度を低下さ
せるため、ＭＯＳＦＥＴ３０の応答速度を緩和すること
ができるのである。従って、このＭＯＳＦＥＴ３０によ
りゲート電圧Ｖｇを制御されるＩＧＢＴ１０の応答速度
も遅くなり、急激な電流の低下、電流値の振動の発生を
防止して、安定した電流制限動作を確保することができ
る。
は、電流センス抵抗２１と並列に容量（コンデンサ）４
３が接続されていることである。これはゲート容量に並
列に付加されているので見かけ上のゲート容量を大きく
したことに相当する。この容量４３は、ＭＯＳＦＥＴ３
０の動作を緩和するための容量であり、電流センス抵抗
２１に発生した降下電圧によりＭＯＳＦＥＴ３０のゲー
ト電極３３に至る回路を充電する時間を延長することで
ＭＯＳＦＥＴ３０の応答速度を遅くしている。すなわ
ち、この容量４３により、実施例２と同様に、ＭＯＳＦ
ＥＴ３０のゲート電極３３が充放電される速度を低下さ
せるため、ＭＯＳＦＥＴ３０の応答速度を緩和すること
ができるのである。従って、このＭＯＳＦＥＴ３０によ
りゲート電圧Ｖｇを制御されるＩＧＢＴ１０の応答速度
も遅くなり、急激な電流の低下、電流値の振動の発生を
防止して、安定した電流制限動作を確保することができ
る。
【００２７】〔実施例４〕図５は本発明の実施例４に係
る半導体装置の構成を示す回路図である。本例における
電流センス用エミッタ付きＩＧＢＴ１０においては、電
流検出用絶縁ゲート型スイッチング素子Ｔ2 のゲート電
極１３ｂの直前に抵抗４０が挿入されている。電流検出
用絶縁ゲート型スイッチング素子Ｔ2 のゲート電極１３
ｂは主絶縁ゲート型スイッチング素子Ｔ1 のゲート電極
に比して非常に小さいので、ゲート容量も非常に小さ
い。この結果、ゲート電圧を両ゲート電極１３ａ，１３
ｂに印加すると、時定数の小さな電流検出用絶縁ゲート
型スイッチング素子Ｔ2 の方がが主絶縁ゲート型スイッ
チング素子Ｔ1 よりも速くオン／オフし、速い応答性を
有している。この速い応答性は、過渡的に電流検出用絶
縁ゲート型スイッチング素子Ｔ2 に電流が集中し、素子
破壊を招く場合がある。そこで、本例においては、電流
検出用絶縁ゲート型スイッチング素子Ｔ2 のオン／オフ
速度を主絶縁ゲート型スイッチング素子Ｔ1 のそれに合
わせ込むため、電流検出用絶縁ゲート型スイッチング素
子Ｔ2 のゲート電極１３ｂの直前に抵抗４０が挿入され
ている。
る半導体装置の構成を示す回路図である。本例における
電流センス用エミッタ付きＩＧＢＴ１０においては、電
流検出用絶縁ゲート型スイッチング素子Ｔ2 のゲート電
極１３ｂの直前に抵抗４０が挿入されている。電流検出
用絶縁ゲート型スイッチング素子Ｔ2 のゲート電極１３
ｂは主絶縁ゲート型スイッチング素子Ｔ1 のゲート電極
に比して非常に小さいので、ゲート容量も非常に小さ
い。この結果、ゲート電圧を両ゲート電極１３ａ，１３
ｂに印加すると、時定数の小さな電流検出用絶縁ゲート
型スイッチング素子Ｔ2 の方がが主絶縁ゲート型スイッ
チング素子Ｔ1 よりも速くオン／オフし、速い応答性を
有している。この速い応答性は、過渡的に電流検出用絶
縁ゲート型スイッチング素子Ｔ2 に電流が集中し、素子
破壊を招く場合がある。そこで、本例においては、電流
検出用絶縁ゲート型スイッチング素子Ｔ2 のオン／オフ
速度を主絶縁ゲート型スイッチング素子Ｔ1 のそれに合
わせ込むため、電流検出用絶縁ゲート型スイッチング素
子Ｔ2 のゲート電極１３ｂの直前に抵抗４０が挿入され
ている。
【００２８】〔実施例５〕図６は本発明の実施例５に係
る半導体装置の構成を示す回路図である。本例における
電流センス用エミッタ付きＩＧＢＴ１０においては、電
流検出用絶縁ゲート型スイッチング素子Ｔ2 のゲート電
極１３ｂとそのエミッタ１４との間にコンデンサ（容
量）４８が挿入されている。このコンデンサ４８のゲー
ト電極１３ｂ直前への挿入によって、見かけ上、そのゲ
ート容量が増加している。このため、電流検出用絶縁ゲ
ート型スイッチング素子Ｔ2 のオン／オフ速度を主絶縁
ゲート型スイッチング素子Ｔ1 のそれに合わせ込むこと
ができ、実施例４と同様に、過渡的に電流検出用絶縁ゲ
ート型スイッチング素子Ｔ2 に電流が集中せず、素子破
壊を防止することができる。
る半導体装置の構成を示す回路図である。本例における
電流センス用エミッタ付きＩＧＢＴ１０においては、電
流検出用絶縁ゲート型スイッチング素子Ｔ2 のゲート電
極１３ｂとそのエミッタ１４との間にコンデンサ（容
量）４８が挿入されている。このコンデンサ４８のゲー
ト電極１３ｂ直前への挿入によって、見かけ上、そのゲ
ート容量が増加している。このため、電流検出用絶縁ゲ
ート型スイッチング素子Ｔ2 のオン／オフ速度を主絶縁
ゲート型スイッチング素子Ｔ1 のそれに合わせ込むこと
ができ、実施例４と同様に、過渡的に電流検出用絶縁ゲ
ート型スイッチング素子Ｔ2 に電流が集中せず、素子破
壊を防止することができる。
【００２９】〔実施例６〕図７は本発明の実施例６に係
る半導体装置の構成を示す回路図である。この半導体装
置５０は、従来と略同様な構成を有しており、ゲート抵
抗５１と、電流センス用エミッタ付きのＩＧＢＴ１０
と、電流制限回路２０とから構成されている。本例にお
いて着目すべき点は、ＭＯＳＦＥＴ３０の閾値電圧Ｖth
はＩＧＢＴ１０の主絶縁ゲート型スイッチング素子Ｔ1
の飽和電圧Ｖst以下に設定されてなる点である。こよう
な素子特性を持たせることにより以下に示すように負荷
回路の短絡時のインダクタンス成分による影響からＩＧ
ＢＴ１０を保護することが可能である。
る半導体装置の構成を示す回路図である。この半導体装
置５０は、従来と略同様な構成を有しており、ゲート抵
抗５１と、電流センス用エミッタ付きのＩＧＢＴ１０
と、電流制限回路２０とから構成されている。本例にお
いて着目すべき点は、ＭＯＳＦＥＴ３０の閾値電圧Ｖth
はＩＧＢＴ１０の主絶縁ゲート型スイッチング素子Ｔ1
の飽和電圧Ｖst以下に設定されてなる点である。こよう
な素子特性を持たせることにより以下に示すように負荷
回路の短絡時のインダクタンス成分による影響からＩＧ
ＢＴ１０を保護することが可能である。
【００３０】図８（ａ）はモータを駆動するインバータ
回路を示す。３相モータ５１の各相に対してはプッシュ
プル型の半導体装置５０，５０が接続されている。イン
バータ回路の負荷短絡の事故が発生した場合は、図８
（ｂ）に示す等価回路で表される。即ち、複数の半導体
装置５０が配線インダクタンスＬを介して電源に対し短
絡状態となり、大電流が流れる。この配線インダクタン
スＬに流れる電流が飽和（一定）となるまで、配線イン
ダクタンスＬの両端に誘導電圧が発生するので、半導体
装置５０にかかる電圧はその飽和電圧Ｖstレベルよりも
小さな値となっている。一般に、ＭＯＳＦＥＴ３０の閾
値電圧Ｖthは３〜６Ｖと高いので、半導体装置５０に過
電流が流れてもその印加電圧が低いと、電流制限回路２
０が作動しない。そこで、本例においては、ＭＯＳＦＥ
Ｔ３０の閾値電圧ＶthをＩＧＢＴ１０の飽和電圧Ｖst以
下に設定することにより、負荷短絡時の初期においてＩ
ＧＢＴ１０にかかる電圧が低くても、ＭＯＳＦＥＴ３０
を導通させるようにしている。これによって、短絡初期
の不感期間を無くすことができ、ＩＧＢＴ１０を有効に
保護することができる。
回路を示す。３相モータ５１の各相に対してはプッシュ
プル型の半導体装置５０，５０が接続されている。イン
バータ回路の負荷短絡の事故が発生した場合は、図８
（ｂ）に示す等価回路で表される。即ち、複数の半導体
装置５０が配線インダクタンスＬを介して電源に対し短
絡状態となり、大電流が流れる。この配線インダクタン
スＬに流れる電流が飽和（一定）となるまで、配線イン
ダクタンスＬの両端に誘導電圧が発生するので、半導体
装置５０にかかる電圧はその飽和電圧Ｖstレベルよりも
小さな値となっている。一般に、ＭＯＳＦＥＴ３０の閾
値電圧Ｖthは３〜６Ｖと高いので、半導体装置５０に過
電流が流れてもその印加電圧が低いと、電流制限回路２
０が作動しない。そこで、本例においては、ＭＯＳＦＥ
Ｔ３０の閾値電圧ＶthをＩＧＢＴ１０の飽和電圧Ｖst以
下に設定することにより、負荷短絡時の初期においてＩ
ＧＢＴ１０にかかる電圧が低くても、ＭＯＳＦＥＴ３０
を導通させるようにしている。これによって、短絡初期
の不感期間を無くすことができ、ＩＧＢＴ１０を有効に
保護することができる。
【００３１】〔実施例７〕図９は本発明の実施例７に係
る半導体装置の実装態様を示す平面図である。本例にお
いては、半導体チップ４９には主絶縁ゲート型スイッチ
ング素子Ｔ1 のエミッタパッド４３ａと電流検出用絶縁
ゲート型スイッチング素子Ｔ2 のエミッタパッド４４ａ
がそれぞれ独立に設けられている。そして、エミッタパ
ッド４３ａは配線４５を介して外部引出し用端子４６に
接続され、またエミッタパッド４４ａは別の配線４７を
介して外部引出し用端子４６に接続されている。この外
部引出し用端子４６の電流方向は図示矢印の向きであ
り、幅広の面積を有している。
る半導体装置の実装態様を示す平面図である。本例にお
いては、半導体チップ４９には主絶縁ゲート型スイッチ
ング素子Ｔ1 のエミッタパッド４３ａと電流検出用絶縁
ゲート型スイッチング素子Ｔ2 のエミッタパッド４４ａ
がそれぞれ独立に設けられている。そして、エミッタパ
ッド４３ａは配線４５を介して外部引出し用端子４６に
接続され、またエミッタパッド４４ａは別の配線４７を
介して外部引出し用端子４６に接続されている。この外
部引出し用端子４６の電流方向は図示矢印の向きであ
り、幅広の面積を有している。
【００３２】主絶縁ゲート型スイッチング素子Ｔ1 には
大電流が流れ、また高速スイッチングになればなほど、
配線４５のインダクタンスＬが問題となる。図９のよう
に、エミッタパッド４３ａと４４ａを共用せず、それぞ
れ独立に形成し、共通の外部引出し電極４６に対し別々
の配線４５，４７で以て接続することにより、図１０
（ａ）に示す等価回路を得ることができる。この図から
明らかなように、電流検出用絶縁ゲート型スイッチング
素子Ｔ2 のエミッタパッド４４ａを含む負荷回路には配
線４５のインダクタンスＬが含まれていない。一方、エ
ミッタパッド４３ａと４４ａを共用させた場合や、エミ
ッタパッド４３ａと４４ａの間を配線で直接接続した場
合には、図１０（ｂ）に示すように、主絶縁ゲート型ス
イッチング素子Ｔ1 を流れる電流の時間微分（ｄｉ／ｄ
ｔ）と配線インダクタンスＬによる誘導電圧が電流検出
用絶縁ゲート型スイッチング素子Ｔ2 の負荷回路に入り
込む形となる。図１１に示すように、配線インダクタン
スＬが電流検出用絶縁ゲート型スイッチング素子Ｔ2 に
含まれる場合は、電流検出抵抗２１の降下電圧（抵抗端
電圧）ＶS の過渡特性は図示破線のように急峻になる
が、本例のように、配線インダクタンスＬが電流検出用
絶縁ゲート型スイッチング素子Ｔ2 に含まれない場合
は、降下電圧ＶS の過渡特性は緩和されている。従っ
て、このＭＯＳＦＥＴ３０によりゲート電圧Ｖｇを制御
されるＩＧＢＴ１０の応答速度も遅くなり、急激な電流
の低下、電流値の振動の発生を防止して、安定した電流
制限動作を確保することができる。
大電流が流れ、また高速スイッチングになればなほど、
配線４５のインダクタンスＬが問題となる。図９のよう
に、エミッタパッド４３ａと４４ａを共用せず、それぞ
れ独立に形成し、共通の外部引出し電極４６に対し別々
の配線４５，４７で以て接続することにより、図１０
（ａ）に示す等価回路を得ることができる。この図から
明らかなように、電流検出用絶縁ゲート型スイッチング
素子Ｔ2 のエミッタパッド４４ａを含む負荷回路には配
線４５のインダクタンスＬが含まれていない。一方、エ
ミッタパッド４３ａと４４ａを共用させた場合や、エミ
ッタパッド４３ａと４４ａの間を配線で直接接続した場
合には、図１０（ｂ）に示すように、主絶縁ゲート型ス
イッチング素子Ｔ1 を流れる電流の時間微分（ｄｉ／ｄ
ｔ）と配線インダクタンスＬによる誘導電圧が電流検出
用絶縁ゲート型スイッチング素子Ｔ2 の負荷回路に入り
込む形となる。図１１に示すように、配線インダクタン
スＬが電流検出用絶縁ゲート型スイッチング素子Ｔ2 に
含まれる場合は、電流検出抵抗２１の降下電圧（抵抗端
電圧）ＶS の過渡特性は図示破線のように急峻になる
が、本例のように、配線インダクタンスＬが電流検出用
絶縁ゲート型スイッチング素子Ｔ2 に含まれない場合
は、降下電圧ＶS の過渡特性は緩和されている。従っ
て、このＭＯＳＦＥＴ３０によりゲート電圧Ｖｇを制御
されるＩＧＢＴ１０の応答速度も遅くなり、急激な電流
の低下、電流値の振動の発生を防止して、安定した電流
制限動作を確保することができる。
【００３３】なお、上記の実施例においては、スイッチ
ング素子としてＩＧＢＴを用いた装置に基づき説明して
いるが、スイッチング素子としては、パワーＭＯＳＦＥ
Ｔなど種々の絶縁ゲート型のスイッチング素子を用いる
ことができる。また、これらのスイッチング素子を駆動
するゲート電位をバイパス制御する制御素子として、Ｍ
ＯＳＦＥＴに変わり、ＩＧＢＴなどの絶縁ゲート型の素
子を用いることも勿論可能である。さらに、実施例１の
ように、スイッチング素子の直前に緩和抵抗を挿入する
場合は、制御素子として、バイポーラトランジスタ、サ
イリスタなどの素子を用いることも勿論可能である。
ング素子としてＩＧＢＴを用いた装置に基づき説明して
いるが、スイッチング素子としては、パワーＭＯＳＦＥ
Ｔなど種々の絶縁ゲート型のスイッチング素子を用いる
ことができる。また、これらのスイッチング素子を駆動
するゲート電位をバイパス制御する制御素子として、Ｍ
ＯＳＦＥＴに変わり、ＩＧＢＴなどの絶縁ゲート型の素
子を用いることも勿論可能である。さらに、実施例１の
ように、スイッチング素子の直前に緩和抵抗を挿入する
場合は、制御素子として、バイポーラトランジスタ、サ
イリスタなどの素子を用いることも勿論可能である。
【００３４】
【発明の効果】以上に説明したように、本発明に係る半
導体装置では、電流制限動作を行うことができるスイッ
チング素子において、そのゲート電圧の変化速度を緩和
することにより、制限動作の応答速度を遅くし、検出抵
抗手段にて発生するインダクタンス負荷に起因する電圧
の発生を抑制している。従って、ゲート電圧を制御する
制御素子が急激に導通状態とはならず、スイッチング素
子における急激な電流の低下、または振動を防止するこ
とができる。このため、本発明に係る半導体装置におい
ては、大電流を扱うものにおいても、安定した電流制限
動作を確保することができ、過電流による素子破壊等を
確実に防止することができる。
導体装置では、電流制限動作を行うことができるスイッ
チング素子において、そのゲート電圧の変化速度を緩和
することにより、制限動作の応答速度を遅くし、検出抵
抗手段にて発生するインダクタンス負荷に起因する電圧
の発生を抑制している。従って、ゲート電圧を制御する
制御素子が急激に導通状態とはならず、スイッチング素
子における急激な電流の低下、または振動を防止するこ
とができる。このため、本発明に係る半導体装置におい
ては、大電流を扱うものにおいても、安定した電流制限
動作を確保することができ、過電流による素子破壊等を
確実に防止することができる。
【００３５】そして、スイッチング素子の応答速度を、
この半導体装置において取り扱う主電流の変化時間より
大きく設定することにより、主電流の振動が誤って増幅
されたり、瞬時の過電流により主電流が遮断されるよう
な誤動作を防止できる。従って、本発明に係る半導体装
置を用いることにより、安定した保護機能と信頼性の高
いスイッチング機能とを備えた半導体装置を実現するこ
とが可能となる。
この半導体装置において取り扱う主電流の変化時間より
大きく設定することにより、主電流の振動が誤って増幅
されたり、瞬時の過電流により主電流が遮断されるよう
な誤動作を防止できる。従って、本発明に係る半導体装
置を用いることにより、安定した保護機能と信頼性の高
いスイッチング機能とを備えた半導体装置を実現するこ
とが可能となる。
【００３６】また、電流検出用絶縁ゲート型スイッチン
グ素子のゲート電極の直前に電流制限手段又は電流吸収
手段を挿入することにより、主絶縁ゲート型スイッチン
グ素子と電流検出用絶縁ゲート型スイッチング素子の応
答速度を平等化できるので、急峻な電流制限が起こら
ず、また電流検出用絶縁ゲート型スイッチング素子自体
の破壊も防止できる。
グ素子のゲート電極の直前に電流制限手段又は電流吸収
手段を挿入することにより、主絶縁ゲート型スイッチン
グ素子と電流検出用絶縁ゲート型スイッチング素子の応
答速度を平等化できるので、急峻な電流制限が起こら
ず、また電流検出用絶縁ゲート型スイッチング素子自体
の破壊も防止できる。
【００３７】更に、ゲート制御用素子の閾値電圧を主絶
縁ゲート型スイッチング素子の飽和電圧以下に設定され
てなる場合には、負荷短絡の初期時の配線インダクタン
スの誘導電圧により主絶縁ゲート型スイッチング素子に
かかる電圧が低くてもゲート制御用素子が有効に作動す
るので、過電流から主スイッチング素子を保護すること
ができる。
縁ゲート型スイッチング素子の飽和電圧以下に設定され
てなる場合には、負荷短絡の初期時の配線インダクタン
スの誘導電圧により主絶縁ゲート型スイッチング素子に
かかる電圧が低くてもゲート制御用素子が有効に作動す
るので、過電流から主スイッチング素子を保護すること
ができる。
【００３８】更にまた、主絶縁ゲート型スイッチング素
子の端子と検出抵抗手段の端子を接続すべき共通の外部
引出し用端子とを有し、主絶縁ゲート型スイッチング素
子の端子と外部引出し用端子とを第１の配線で接続する
と共に、検出抵抗手段の端子とその外部引出し用端子と
を第２の配線で接続してなる場合においては、主絶縁ゲ
ート型スイッチング素子側の第１の配線による配線イン
ダクタンスが電流検出用絶縁ゲート型スイッチング素子
側の負荷回路に含まれないので、検出抵抗手段の過渡電
圧が急峻にならず、主絶縁ゲート型スイッチング素子の
電流制限を緩やかに行うことができる。
子の端子と検出抵抗手段の端子を接続すべき共通の外部
引出し用端子とを有し、主絶縁ゲート型スイッチング素
子の端子と外部引出し用端子とを第１の配線で接続する
と共に、検出抵抗手段の端子とその外部引出し用端子と
を第２の配線で接続してなる場合においては、主絶縁ゲ
ート型スイッチング素子側の第１の配線による配線イン
ダクタンスが電流検出用絶縁ゲート型スイッチング素子
側の負荷回路に含まれないので、検出抵抗手段の過渡電
圧が急峻にならず、主絶縁ゲート型スイッチング素子の
電流制限を緩やかに行うことができる。
【図１】本発明の実施例１に係る半導体装置の構成を示
す回路図である。
す回路図である。
【図２】図１に示す半導体装置の動作を説明するグラフ
図である。
図である。
【図３】本発明の実施例２に係る半導体装置の構成を示
す回路図である。
す回路図である。
【図４】本発明の実施例３に係る半導体装置の構成を示
す回路図である。
す回路図である。
【図５】本発明の実施例４に係る半導体装置の構成を示
す回路図である。
す回路図である。
【図６】本発明の実施例５に係る半導体装置の構成を示
す回路図である。
す回路図である。
【図７】本発明の実施例６に係る半導体装置の構成を示
す回路図である。
す回路図である。
【図８】（ａ）は図７に示す半導体装置を用いた３相モ
ータのインバータ回路を示す回路図で、（ｂ）は同イン
バータ回路の短絡状態を示す等価回路図である。
ータのインバータ回路を示す回路図で、（ｂ）は同イン
バータ回路の短絡状態を示す等価回路図である。
【図９】本発明の実施例７に係る半導体装置の実装態様
を示す平面図である。
を示す平面図である。
【図１０】（ａ）は図９に示す実装態様の等価回路図で
あり、（ｂ）は従来の実装態様の等価回路図である。
あり、（ｂ）は従来の実装態様の等価回路図である。
【図１１】図９に示す実装態様の動作を説明するグラフ
図である。
図である。
【図１２】従来の半導体装置の構成を示す回路図であ
る。
る。
【図１３】図１２に示す電流センス用エミッタ付きＩＧ
ＢＴの等価回路図である。
ＢＴの等価回路図である。
【図１４】図１２に示す半導体装置の動作を説明するグ
ラフ図である。
ラフ図である。
１０・・・ＩＧＢＴ １１・・・コレクタ １２・・・エミッタ １３，１３ａ，１３ｂ・・・ゲート電極 １４・・・電流センス用エミッタ １５・・・ゲート駆動回路 ２０・・・電流制限回路 ２１・・・電流センス抵抗 ３０・・・ゲート電圧制御用のＭＯＳＦＥＴ ３１・・・ソース ３２・・・ドレイン ３３・・・ＭＯＳＦＥＴのゲート ３５・・・逆流阻止ダイオード ４０・・・抵抗 ４１・・・緩和抵抗 ４２・・・ＭＯＳＦＥＴの応答速度を低下させる抵抗 ４３・・・ＭＯＳＦＥＴの応答速度を低下させる容量 ４３ａ，４４ａ・・・エミッタパッド ４６・・・外部引出し用端子 ４５，４７・・・配線 ４９・・・半導体チップ ５０・・・半導体装置 ５１・・・ゲート抵抗 Ｔ1 ・・・主ＩＧＢＴ Ｔ2 ・・・副ＩＧＢＴ
Claims (9)
- 【請求項１】 ゲート電極に印加されるゲート電圧によ
り制御可能な主絶縁ゲート型スイッチング素子及びこれ
に並列に接続された電流検出用絶縁ゲート型スイッチン
グ素子と、この電流検出用絶縁ゲート型スイッチング素
子を流れる電流を検出する検出抵抗手段と、この検出抵
抗手段における降下電圧により前記ゲート電圧を制御可
能なゲート制御用素子とを有する半導体装置において、
前記ゲート制御用素子の動作に基づく前記ゲート電圧の
変化速度を緩和するゲート制御緩和手段を有することを
特徴とする半導体装置。 - 【請求項２】 請求項１において、前記ゲート制御緩和
手段は、前記ゲート電極の直前に挿入された電流制限手
段であることを特徴とする半導体装置。 - 【請求項３】 請求項１において、前記ゲート制御用素
子は、絶縁ゲートを備えた絶縁ゲート型制御素子であ
り、前記ゲート制御緩和手段は、そのゲート電極の直前
に挿入された電流制限手段であることを特徴とする半導
体装置。 - 【請求項４】 請求項１において、前記ゲート制御用素
子は、絶縁ゲートを備えた絶縁ゲート型制御素子であ
り、前記ゲート制御緩和手段は、そのゲート電極の直前
に挿入された電流吸収手段であることを特徴とする半導
体装置。 - 【請求項５】 請求項１乃至４のいずれか一項におい
て、前記電流検出用絶縁ゲート型スイッチング素子のゲ
ート電極の直前に挿入された電流制限手段を有すること
を特徴とする半導体装置。 - 【請求項６】 請求項１乃至請求項４のいずれか一項に
おいて、前記電流検出用絶縁ゲート型スイッチング素子
のゲート電極の直前に挿入された電流吸収手段を有する
ことを特徴とする半導体装置。 - 【請求項７】 請求項１乃至請求項６項いずれか一項に
おいて、前記主絶縁ゲート型スイッチング素子及び前記
電流検出用絶縁ゲート型スイッチング素子は、電流セン
ス用端子を有するＩＧＢＴであることを特徴とする半導
体装置。 - 【請求項８】 ゲート電極に印加されるゲート電圧によ
り制御可能な主絶縁ゲート型スイッチング素子及びこれ
に並列に接続された電流検出用絶縁ゲート型スイッチン
グ素子と、この電流検出用絶縁ゲート型スイッチング素
子を流れる電流を検出する検出抵抗手段と、この検出抵
抗手段における降下電圧により前記ゲート電圧を制御可
能なゲート制御用素子とを有する半導体装置において、
前記ゲート制御用素子の閾値電圧は前記主絶縁ゲート型
スイッチング素子の飽和電圧以下に設定されてなること
を特徴とする半導体装置。 - 【請求項９】 ゲート電極に印加されるゲート電圧によ
り制御可能な主絶縁ゲート型スイッチング素子及びこれ
に並列に接続された電流検出用絶縁ゲート型スイッチン
グ素子と、この電流検出用絶縁ゲート型スイッチング素
子を流れる電流を検出する検出抵抗手段と、この検出抵
抗手段における降下電圧により前記ゲート電圧を制御可
能なゲート制御用素子と、前記主絶縁ゲート型スイッチ
ング素子の端子と前記検出抵抗手段の端子を接続すべき
共通の外部引出し用端子とを有する半導体装置におい
て、前記主絶縁ゲート型スイッチング素子の端子と前記
外部引出し用端子とを第１の配線で接続すると共に、前
記検出抵抗手段の端子と前記外部引出し用端子とを第２
の配線で接続してなることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5048435A JP3067448B2 (ja) | 1992-03-18 | 1993-03-10 | 半導体装置 |
| EP93114962A EP0615342A3 (en) | 1993-03-10 | 1993-09-16 | Semiconductor device. |
| US08/121,470 US5500619A (en) | 1992-03-18 | 1993-09-16 | Semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-62254 | 1992-03-18 | ||
| JP6225492 | 1992-03-18 | ||
| JP5048435A JP3067448B2 (ja) | 1992-03-18 | 1993-03-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653795A true JPH0653795A (ja) | 1994-02-25 |
| JP3067448B2 JP3067448B2 (ja) | 2000-07-17 |
Family
ID=26388704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5048435A Expired - Lifetime JP3067448B2 (ja) | 1992-03-18 | 1993-03-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3067448B2 (ja) |
Cited By (16)
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| US6633473B1 (en) | 1999-09-20 | 2003-10-14 | Mitsubishi Denki Kabushiki Kaisha | Overcurrent control circuit of power semiconductor device |
| US6891707B2 (en) | 2001-05-28 | 2005-05-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor protection circuit |
| EP1583237A1 (en) * | 2004-03-31 | 2005-10-05 | Deutsche Thomson-Brandt Gmbh | Circuit arrangement for the operation of a switching transistor |
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| WO2023195275A1 (ja) * | 2022-04-06 | 2023-10-12 | 富士電機株式会社 | 半導体装置および過電流保護装置 |
-
1993
- 1993-03-10 JP JP5048435A patent/JP3067448B2/ja not_active Expired - Lifetime
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