JP2015028969A - 半導体装置 - Google Patents

Abstract

【課題】センス側セルへのサージ電流の様な異常事象の発生を抑制し半導体装置への悪影響を抑制する。
【解決手段】メイン領域の複数のセルと、センス領域の複数のセルと、各セルを駆動するトランジスタと、を備えた半導体装置であって、トランジスタにおけるメイン領域のゲート抵抗値とセンス領域のゲート抵抗値が、各々Ｒｇｍ、Ｒｇｓであり、トランジスタにおけるメイン領域の寄生容量とセンス領域の寄生容量が、各々Ｃｇｍ、Ｃｇｓであるとき、ＣＲ遅延比Ｄ＝（Ｃｇｓ／Ｃｇｍ）＊（Ｒｇｓ／Ｒｇｍ）に基づき、センス領域のゲート遮断時間が、メイン領域のゲート遮断時間より早く設定される。
【選択図】図４

Description

本発明は、電圧・電流センス機能を備えた半導体装置に関する。

過電流防止等の見地から、電流検知機能を備えた半導体装置が提案されている。このような装置の中でも、過電流検出精度等の観点から、単一の半導体基板上に主機能を実現する領域（メイン領域）と、当該メイン領域に流れる電流を検知する領域（センス領域）の二つの領域を形成した装置が、主たる開発の対象となっている。

特許文献１、２は、メイン領域のセルに流れる電流（メイン電流）とセンス領域のセルに流れる電流（センス電流）の分流比に応じてメイン領域のセルに流れる電流を検出可能な、電流検知機能を有する半導体装置を開示している。メイン電流とセンス電流の分流比が既知であれば、測定されたセンス電流値からメイン電流値を検知することができる。

上記のような半導体装置によれば、メイン電流とセンス電流の分流比が予め精度良く得られているため、現実に装置に電流を流した際、真のメイン電流値を当該分流比から精度よく検出することが可能である。

特開２００５−０５０９１３号公報 特開２００３−２２９５７２号公報

しかしながら、このような半導体装置のゲートを制御する場合、特に電流のオン−オフ制御時に、メイン領域に流入する電流の挙動とセンス領域に流入する電流の挙動が異なる場合がある。具体的には過渡的、突発的な異常高電流（サージ電流）がセンス領域に流れることにより、異常高電圧（サージ電圧）が検出されてしまうこととなる。この場合、メイン電流値を精度よく検出することが困難となる。

特許文献１にも開示されているように、メイン領域内のセル群のゲート電極と、センス領域内のセル群のゲート電極は共通の駆動回路に接続されており、理論的には両領域のゲート電極は同時にオン−オフ制御される。しかしながら、実際の制御おいては、応答遅れが発生し、メイン領域とセンス領域の間で電流の流れ込みのタイミングが異なることになる。このような場合、センス領域にサージ電流が流れて電流検知精度が著しく低下するおそれがある。

上記の様な問題を解決するため、センス領域の電位を検出する抵抗と、半導体装置を駆動するドライバとの間にいわゆるＲＣフィルタを設け、サージ電圧やサージ電流の発生を抑制する技術が提案されている。しかしながら、ＲＣフィルタにより、本来検出すべき過電流や短絡の検出に遅延が生じ、半導体措置を保護する制御が困難になる可能性があった。このような可能性を考慮する場合、半導体装置の出力を下げるため、ある程度の損失を犠牲にせざるをえないという事情がある。

本発明は、サージ電流のような過渡的な異常の発生を抑制しつつ、本来の電流検知機能を確保した半導体装置を提供する。

上記目的を達成するために、請求項１に記載の発明は、メイン領域の複数のセルと、センス領域の複数のセルと、前記各セルを駆動するトランジスタ（例えば、後述の実施形態におけるトランジスタ１６）と、を備えた半導体装置であって、前記トランジスタにおける前記メイン領域のゲート抵抗値と前記センス領域のゲート抵抗値が、各々Ｒｇｍ、Ｒｇｓであり、前記トランジスタにおける前記メイン領域の寄生容量と前記センス領域の寄生容量が、各々Ｃｇｍ、Ｃｇｓであるとき、ＣＲ遅延比Ｄ＝（Ｃｇｓ／Ｃｇｍ）＊（Ｒｇｓ／Ｒｇｍ）に基づき、前記センス領域のゲート遮断時間が、前記メイン領域のゲート遮断時間より早く設定される。

請求項２に記載の発明は、請求項１に記載の構成において、前記メイン領域のセル数と前記センス領域のセル数が、各々Ｎｍ、Ｎｓであり、前記ＣＲ遅延比Ｄに関して、ＣＲ遅延比Ｄ＝（Ｎｓ／Ｎｍ）＊（Ｒｇｓ／Ｒｇｍ）が成立する。

請求項３に記載の発明は、請求項１に記載の構成において、前記メイン領域の面積と前記センス領域の面積が、各々Ｓｍ、Ｓｓであり、前記ＣＲ遅延比Ｄに関して、ＣＲ遅延比Ｄ＝（Ｓｓ／Ｓｍ）＊（Ｒｇｓ／Ｒｇｍ）が成立する。

請求項４に記載の発明は、請求項１から３のいずれか１項に記載の構成において、前記ＣＲ遅延比Ｄが０＜Ｄ＜１に設定される。

請求項５に記載の発明は、請求項１から４のいずれか１項に記載の構成において、前記トランジスタが、コレクタ端子（例えば、後述の実施形態におけるコレクタ端子Ｃ）とゲート端子（例えば、後述の実施形態におけるゲート端子Ｇ）と少なくとも二つのエミッタ端子（例えば、後述の実施形態におけるエミッタ端子Ｅ１，Ｅ２）とを備えるＩＧＢＴより構成される。

請求項１から３に記載の半導体装置によれば、センス領域のセルへのサージ電流の様な異常事象の発生を抑制することができる。

請求項４、５に記載の半導体装置によれば、サージ電圧・電流等の異常事象の発生を抑制した半導体装置を具体的かつ容易に設計することが可能となる。

本発明の一実施形態の半導体装置の等価回路図。 ターンオフ時における半導体装置の各部分の電流または電圧の値を検出した結果を示すチャート。 ＲＣフィルタにより生ずる問題を示すチャート。 トランジスタの寄生抵抗の詳細を模式的に示す等価回路図。 図２における点線四角領域の拡大チャートであり、種々のセンサ側内部ゲート抵抗Ｒｇｓの値に対するサージの変化を示すチャート。 ＣＲ遅延比Ｄに対するサージ電流の値を示すグラフ。

以下、本発明に係る半導体装置の好適な実施形態を、図面に基づき詳細に説明する。

図１は、本発明の一実施形態の半導体装置の等価回路図を示す。本実施形態の半導体装置１０は、別途設けられた駆動回路１２から供給される駆動電流によって駆動されるトランジスタ１６と、メイン領域のセル群（複数のセル）と、センス領域のセル群（複数のセル）とを含む（図４参照）。本実施形態においては、トランジスタ１６と、メイン領域のセル群と、センス領域のセル群とは、一般的な製造工程により半導体基板上に形成されているがその具体的な構成、配置場所、製法などは特に限定されない。

駆動回路１２にはトランジスタ１６に駆動電流を供給する駆動端子１２ａと、後述するセンス電圧（電位）を検出する電位検出端子１２ｂが設けられている。

本実施形態の半導体装置１０には、ゲート抵抗Ｒｇと、センス抵抗Ｒｓと、フィルタ抵抗Ｒ１およびコンデンサＣ１を含むＲＣフィルタ１８とが付加されている。本実施形態では、上述した半導体基板上に、各々個別部品からなるゲート抵抗Ｒｇ、センス抵抗Ｒｓ、フィルタ抵抗Ｒ１、コンデンサＣ１が搭載されている。ただし、上述した各部品の具体的態様や配置場所は特に限定はされない。

本実施形態では、トランジスタ１６は、ＩＧＢＴ（Insulated Gate Bipolar Transistor；絶縁ゲートバイポーラトランジスタ）によって構成されている。ＩＧＢＴは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor;金属酸化物半導体電界効果トランジスタ）をゲート電極に組み込んだバイポーラトランジスタである。ただし、トランジスタ１６の種類は特に限定されず、ＩＧＢＴの代わりにＭＯＳＦＥＴを使用することも可能である。

駆動回路１２の駆動端子１２ａが、ゲート電圧Ｖｇを調整するゲート抵抗Ｒｇを介して、トランジスタ１６のゲート端子Ｇに接続されている。トランジスタ１６のコレクタ端子Ｃは、メインの電力を供給する電源に接続されている。トランジスタ１６のエミッタ端子Ｅは、メイン領域内のセルに接続されるメイン側エミッタ端子Ｅ１とセンス領域内のセルに接続されるセンス側エミッタ端子Ｅ２とを含んでいる。

センス側エミッタ端子Ｅ２は、センス抵抗ＲｓとＲＣフィルタ１８に接続されている。後述するように、センス抵抗Ｒｓは、センス領域内のセルに印加されるセンス電圧を測定する抵抗である。ＲＣフィルタ１８は、フィルタ抵抗Ｒ１およびコンデンサＣ１を含み、サージ電圧やサージ電流の発生を抑制するものである。本実施形態では、ＲＣフィルタ１８は、入力信号に直列したフィルタ抵抗Ｒ１と出力信号（出力電流）に並列したコンデンサＣ１から、いわゆる１次のローパスフィルタの形式で構成されている。しかしながら、ＲＣフィルタ１８の形式は特に限定されるわけではなく、また、コイルやオペアンプを用いた他の形式のフィルタを利用することもできる。

上述したように本実施形態においては、トランジスタ１６のエミッタ端子Ｅは、メイン領域内のセルに接続されるメイン側エミッタ端子Ｅ１とセンス領域内のセルに接続されるセンス側エミッタ端子Ｅ２とを含んでおり、少なくとも二つのエミッタ端子を含むと解釈できる。すなわち、半導体装置１０は、トランジスタ１６におけるコレクタ−エミッタ電流について、主機能に用いられるメイン電流Ｉｃをメイン側エミッタ端子Ｅ１から取り出すのみならず、当該メイン電流の数千〜数万分の一（大きさは限定されない）に相当するセンス電流Ｉｓを取り出す。そして、センス電流Ｉｓが流れるセンス抵抗Ｒｓにて発生する電圧をセンス電圧として、駆動回路１２の電位検出端子１２ｂが検出し駆動回路１２がモニタする。このモニタリングにより、センス電流Ｉｓの挙動が把握可能である。

すなわち、トランジスタ１６の設計スペックからメイン電流Ｉｃとセンス電流Ｉｓの大きさの比は予め把握されているため、メイン電流Ｉｃの挙動が把握可能であり、過電流や短絡等の異常事態の発生を把握して、駆動回路１２にフィードバックすることが可能である。異常事態の発生を把握した駆動回路１２は、過電流の遮断等の処置を行い、トランジスタ１６を保護することができる。

ところが、半導体装置１０による電源の切断、すなわちメイン電流のターンオフ時において問題が発生することがある。図２のチャートは、ターンオフ時における半導体装置１０の各部分の電流または電圧の値を示す。電流導通時には、トランジスタ１６のゲート端子Ｇに所定の電圧Ｖｇ（例えば１５Ｖ）が印加されている。駆動回路１２からの制御信号によりゲート端子Ｇの電圧Ｖｇをゼロにすることで、トランジスタ１６はオフ状態（高抵抗状態）になり、メイン電流Ｉｃはゼロになるとともに、コレクタ−エミッタ間電圧Ｖｃｅは増大する。

このとき、本来ならセンス領域側も同様な振る舞いを示し、センス電圧Ｖｓ、センス電流Ｉｓがゼロになるはずである。しかしながら、図２の点線部で示すように、センス電圧Ｖｓは、突発的な異常高電圧（サージ電圧）を示すことが多く、これはメイン電流Ｉｃの挙動とは異なっており、センス領域の電圧や電流が、メイン領域の電圧や電流の挙動を正確に反映していないこととなり、半導体装置１０の制御動作の正確性が低下する恐れがある。

このような事象が発生する主たる原因は、メイン領域のセルにおけるゲートオフのタイミングと、センス領域のゲートオフのタイミングのずれ（一般的にセンサ側が遅延する）によるものと考えられる。

上記の様な問題の解決としては、次の（１）および（２）の様な対策が考えられ、この対策に基づき図１に示すように、センス抵抗ＲｓとＲＣフィルタ１８が半導体装置１０に設けられている。

（１）センス抵抗Ｒｓと駆動回路１２と間に、ＲＣフィルタ（フィルタ回路）１８を介在させることで、サージ電圧・電流を抑制する。
（２）センス抵抗Ｒｓを変更して検出能力を緩和する。

上記の対策の場合、例えばフィルタ回路の設置前では、サージ電圧・電流の発生により、実際のメイン電流の約１．５倍の電流が流れていると駆動回路１２が誤認してしまう場合でも、フィルタ回路を設置することにより、実際のメイン電流の約１．３倍の電流の認識まで誤差を抑え込めることがわかっている。

しかしながら、上記（１）および（２）の対策も以下の様な問題を抱えている。

（１）について、サージを抑制する目的でＲＣフィルタ１８の時定数τ（＝Ｒ１＊Ｃ１）を大きくすると、センス電流の応答に遅延が生ずることとなり、出力電流の変化が、実際の電流変化から遅延することになる。このことはＲＣフィルタ１８により、本来検出すべき過電流や短絡の検出に遅延が生じることを意味し、トランジスタ１６を保護する制御が困難になることを意味する。

すなわち、ＲＣフィルタ１８のようなフィルタ回路の設置により、本来検出すべき過電流や短絡といった異常の検出に遅延が生じるおそれがある。これを防ぐ方法として、（２）におけるセンス抵抗Ｒｓの調整が考えられる。

図３はこのような状況を説明するためのチャートである。ここでは、トランジスタ１６によるスイッチング機能を働かせず、常にゲート電圧Ｖｇを印加し、トランジスタ１６をオンの状態に維持して、トランジスタ１６の破壊に至るまでメイン電流Ｉｃを増大させている。

センス抵抗Ｒｓを変化させると、遮断を行う一定の検出電圧に際しての電流の値も変化することとなり、このことはゲート遮断時間（検出時間）も変化することを意味する。図３に示すように、センス抵抗Ｒｓの値を変化させることで、ゲート遮断時間が異なることになる。図に示した具体例では、Ｒｓ＝３．６ΩとＲｓ＝２．７Ωとの間で、約１００ｎｓのゲート遮断時間の遅延が生じており、その遅延の間にメイン電流は約１００Ａ増大することとなる。

したがって、センス抵抗Ｒｓを小さくするほど、検出電圧に至るまでの電流が大きくなり、ゲート遮断時間が増大する。すなわち、センス抵抗Ｒｓを小さくすることにより、遮断までの遅延が生じ、破壊に至るリスクが増大する。一方、センス抵抗Ｒｓを大きくすると、センス電流が全体して小さくなるものの、（センス電流）×（センス抵抗）からセンス電圧Ｖｓは増加することとなり、メイン電流Ｉｃが過大に検出され、余計な遮断動作が頻発するリスクが高まる。

上記のような問題について、発明者は鋭意検討した結果、トランジスタ１６の内部に寄生的に付加されているゲート配線の抵抗（寄生抵抗）に着目した。さらに発明者は検討を重ね、寄生抵抗にはメイン電流に関わるものとセンス電流に関わるものが存在することに特に着目した。そして発明者は、二種の寄生抵抗のバランスがくずれた場合、特にセンス電流に関わる寄生抵抗が高くなりすぎた場合、センス領域のセル群の遮断が遅れ、結果としてセンス領域においてサージが発生しやすくなることを見出した。

上記事実について図４を用いて説明する。図４は、トランジスタ１６の寄生抵抗の詳細を模式的に示す等価回路図である。トランジスタ１６には、メイン電流の流れる経路（コレクタ端子Ｃからメイン側エミッタ端子Ｅ１に至る経路）に関わるメイン側内部ゲート抵抗（メイン領域のゲート抵抗値）Ｒｇｍと、センス電流の流れる経路（コレクタ端子Ｃからセンス側エミッタ端子Ｅ２に至る経路）に関わるセンサ側内部ゲート抵抗（センス領域のゲート抵抗値）Ｒｇｓが存在する。二つの内部ゲート抵抗Ｒｇｍ、Ｒｇｓはいわゆる寄生抵抗であり、トランジスタに不可避的に発生するものである。

図５は、図２における点線四角領域の拡大チャートであり、種々のセンサ側内部ゲート抵抗Ｒｇｓの値に対するサージの変化を示すチャートである。本チャートは、トランジスタ１６内部のセンサ側内部ゲート抵抗Ｒｇｓの値によって、ターンオフ時のサージの挙動が変動することをシミュレーションで確認したものである。「ＣＲ比」は後述する「ＣＲ遅延比」のことを意味し、センサ側内部ゲート抵抗Ｒｇｓが小さいトランジスタはＣＲ比も小さく、かつ明らかにターンオフ時のサージが減少している。

上記現象に対し、発明者は以下の様に検討した。メイン領域とセンス領域では流れる電流（メイン電流とセンス電流）や印加される電圧（メイン電圧とセンス電圧）の間に大きな差があり、サージのような異常事象に対してセンス領域側は反応しやすい。そこで、メイン領域、センス領域各々でのＲＣ時定数の関係を、必ずＣＲ（メイン領域）＞ＣＲ（センス領域）とし、結果としてセンス領域のオフ動作をメイン領域に対して相対的に早くすることで、センス領域における電圧・電流サージを抑制することができると考えた。センス領域のオフ動作がメイン領域のオフ動作より遅い場合、メイン領域に流れるべき電流がセンス領域に流れ込んでしまうおそれがあると推定されるからである。

このような条件下では、センサ側への過剰な電流流入が抑制され（詳細には単位セル当たりの電流流入が抑制される）、結果としてサージを抑えられる。ここでメイン電流の流れる経路に関わる、トランジスタ１６に寄生する寄生容量をメイン側内部容量（メイン領域の寄生容量）Ｃｇｍとし、センス電流の流れる経路に関わる、トランジスタ１６に寄生する寄生容量をセンサ側内部容量（センス領域の寄生容量）Ｃｇｓとすると、上記の関係より、Ｃｇｍ＊Ｒｇｍ＞Ｃｇｓ＊Ｒｇｓが成立する。

上記式を変形すると、（Ｃｇｍ／Ｃｇｓ）＊（Ｒｇｍ／Ｒｇｓ）＞１が成立する。さらにこれを変形すると、（Ｃｇｓ／Ｃｇｍ）＊（Ｒｇｓ／Ｒｇｍ）＜１が成立する。

ここで、センス領域のＣＲとメイン領域のＣＲとの比をＣＲ遅延比Ｄと定義した場合、Ｄ＝（Ｃｇｓ＊Ｒｇｓ）／（Ｃｇｍ＊Ｒｇｍ）＝（Ｃｇｓ／Ｃｇｍ）＊（Ｒｇｓ／Ｒｇｍ）となるので、下記（１）の式が成立する。

０ ＜ Ｄ＝（Ｃｇｓ／Ｃｇｍ）＊（Ｒｇｓ／Ｒｇｍ） ＜１ ・・・（１）

また、Ｃｇｓ／Ｃｇｍの比はセンス領域の寄生容量とメイン領域の寄生容量の比であるが、メイン領域、センス領域総てに渡って一つのセル当たりの寄生容量が同じなら、Ｃｇｓ／Ｃｇｍはセンス領域のセルの数とメイン領域のセルの数の比に等しくなる。したがって、センス領域のセルの数がＮｓ、メイン領域のセルの数がＮｍの場合、下記（２）の式が成立する。

０ ＜ Ｄ＝（Ｎｓ／Ｎｍ）＊（Ｒｇｓ／Ｒｇｍ） ＜１ ・・・（２）

さらに、一つのセル当たりの面積がメイン領域、センス領域総てに渡って等しければ、センス領域の面積がＳｓ、メイン領域の面積がＳｍの場合、下記（３）の式が成立する。

０ ＜ Ｄ＝（Ｓｓ／Ｓｍ）＊（Ｒｇｓ／Ｒｇｍ） ＜１ ・・・（３）

例えば、メイン領域の面積Ｓｍが２０００、センス領域の面積Ｓｓが１の場合、面積比（Ｓｓ／Ｓｍ）は、１／２０００となる。調整が容易な面積比と寄生抵抗の比に注目してトランジスタ１６を設計することにより、容易にサージ電圧・電流の発生を抑えることができる。

図６は、ＣＲ遅延比Ｄに対するサージ電流の値を示すグラフを示す。ここで、ＣＲ遅延比Ｄ＝１は、理論的に比較する二つの半導体（メイン領域の半導体とセンス領域の半導体）のどちらの反応が遅くなるかの境界値であると考えられる。ＣＲ遅延比が１より小さい場合、サージ電流突入時を基準として、センス電流が早くターンオフするため、センス領域へのサージ電流は素早く減少する。一方、ＣＲ遅延比が１より大きい場合、センス電流のターンオフが遅れるため、サージ電流は増加してしまうことが理解される。

上述したように、本発明ではセンス領域のセルとメイン領域のセルの各々に寄生する内部ゲート抵抗と、メイン領域とセンス領域の寄生容量の比またはセル数の比または面積比を調整して、電流サージの発生そのものを抑制する。すなわち、１）センス領域の内部ゲート抵抗を従来の設計に比して小さくする、または／および２）センス領域の寄生容量に対するメイン領域の寄生容量が大きくなるように設計することで、センス領域のセルのゲート遮断時間を相対的に早くすることができる。

すなわち、ＣＲ遅延比Ｄ＝（Ｃｇｓ／Ｃｇｍ）＊（Ｒｇｓ／Ｒｇｍ）＝（Ｎｓ／Ｎｍ）＊（Ｒｇｓ／Ｒｇｍ）＝（Ｓｓ／Ｓｍ）＊（Ｒｇｓ／Ｒｇｍ）に基づき、センス領域のゲート遮断時間が、メイン領域のゲート遮断時間より早く設定なるよう設定すれば、サージ等の異常事象の発生を抑制することができる。また、ＣＲ遅延比Ｄについて、０＜Ｄ＜１に設定することで異常事象の発生しにくい半導体装置の設計を具体的かつ容易に実現できる。

単一の半導体基板上に形成された総てのセルが、共通の駆動回路１２、トランジスタ１６によって駆動され、形成されたセルがメイン領域またはセンス領域のいずれかに必ず属する場合、上記（１）式は、単一の半導体基板によって形成される半導体チップについて成立する。たとえダミーセルが形成されていても、ダミーセルがメイン領域またはセンス領域のいずれに属するかを確認した上で、（１）式の検討にあたって考慮すればよい。

本発明によれば、ＲＣフィルタ等のフィルタ回路に依存せず、直接的にサージを抑制できるため、検知遅れもなくなり確実に半導体装置を保護することが可能となる。また、フィルタを使用する場合であっても、フィルタ定数を下げることができ、部品の点数および実装面積の削減を可能としつつも、過電流、短絡等の異常を検出能力の維持・向上を図ることができる。

尚、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数値、形態、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。

本発明に係る半導体装置によれば、センス側セルへのサージ電流の様な異常の発生を抑制することができるため、半導体装置への悪影響を抑制でき、種々の分野に適用可能である。

１０ 半導体装置
１２ 駆動回路
１６ トランジスタ
１８ ＲＣフィルタ

Claims (5)

1. メイン領域の複数のセルと、センス領域の複数のセルと、前記各セルを駆動するトランジスタとを備えた半導体装置であって、
   前記トランジスタにおける前記メイン領域のゲート抵抗値と前記センス領域のゲート抵抗値が、各々Ｒｇｍ、Ｒｇｓであり、
   前記トランジスタにおける前記メイン領域の寄生容量と前記センス領域の寄生容量が、各々Ｃｇｍ、Ｃｇｓであるとき、
   ＣＲ遅延比Ｄ＝（Ｃｇｓ／Ｃｇｍ）＊（Ｒｇｓ／Ｒｇｍ）に基づき、前記センス領域のゲート遮断時間が、前記メイン領域のゲート遮断時間より早く設定される、半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記メイン領域のセル数と前記センス領域のセル数が、各々Ｎｍ、Ｎｓであり、前記ＣＲ遅延比Ｄに関して、
   ＣＲ遅延比Ｄ＝（Ｎｓ／Ｎｍ）＊（Ｒｇｓ／Ｒｇｍ）が成立する、半導体装置。
3. 請求項１に記載の半導体装置であって、
   前記メイン領域の面積と前記センス領域の面積が、各々Ｓｍ、Ｓｓであり、前記ＣＲ遅延比Ｄに関して、
   ＣＲ遅延比Ｄ＝（Ｓｓ／Ｓｍ）＊（Ｒｇｓ／Ｒｇｍ）が成立する、半導体装置。
4. 請求項１から３のいずれか１項に記載の半導体装置であって、
   前記ＣＲ遅延比Ｄが０＜Ｄ＜１に設定される半導体装置。
5. 請求項１から４のいずれか１項に記載の半導体装置であって、
   前記トランジスタが、コレクタ端子とゲート端子と少なくとも二つのエミッタ端子とを備えるＩＧＢＴより構成される半導体装置。

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