JPS63318781A

JPS63318781A - 過電流保護機能を備えたｍｏｓｆｅｔ

Info

Publication number: JPS63318781A
Application number: JP15347987A
Authority: JP
Inventors: Teruyoshi Mihara; 輝儀三原; Yukitsugu Hirota; 広田　幸嗣
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1987-06-22
Filing date: 1987-06-22
Publication date: 1988-12-27
Anticipated expiration: 2009-08-24
Also published as: JPH0666472B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【発明の利用分野〕この発明は、過電流保護機能を備えた縦形パワ−ＭＯＳ
ＦＥＴに関する。

〔従来技術〕

従来の過電流保護機能を備えた縦形のパワーＭＯ８ＦＥ
Ｔとしては、例えば、１９８５年アイイーイーイーパワ
ーエレクトロニクススペシャリスツコンファレンスレコ
ード（ＩＥＥＥ　ＰｏｗｅｒＥｌｅｃｔｒｏｎｉｃｓ　
５ｐｅｃｉａｌｉｓｔｐ　Ｃｏｎｆｅｒｅｎｃｅ　Ｒｅ
ｃｏｒｄ。

１０８５、　ｐｐ２２９）に記載されているものがある
。

上記の装置は、出力段をオン抵抗の小さい縦型ＭＯ８（
ＶＤＭＯ８）　とり、　それにｃＭｏｓやバイポーラト
ランジスタを集積した、いわゆるパワーＩＣである。こ
の装置は過電流、過温度、過電圧などの異常からデバイ
スを保護する機能を有している。

上記の装置のうち、本発明の対象とする過電流保護部の
回路構成は第１３図のようになっており、その構造断面
は第１４図に示すようになっている。

第１３図において、メインＭＯ８ＦＥＴ８１は、単一セ
ルＭＯ８ＦＥＴ８２と同じセルが数予測（この例では３
０００個）並列に接続されたものである。

本例の場合には、単一セルＭＯ８ＦＥＴ８２とメインＭ
Ｏ８ＦＥＴ８１とのセル数比は１　：３０００テあるか
ら、単一セルＭＯ３ＦＥＴ８２に流れた電流の３０００
倍がメインＭＯ５ＦＥＴに流れることになる。

また、負荷８４に流れる主電流は、上記の単一セルＭＯ
８ＦＥＴ８２と検流抵抗８３とから成るカレントミラー
回路によってモニタされる。

上記の回路において、検流抵抗８３に流れる電流が大き
くなって検流抵抗８３両端のドロップ電圧が大きくなる
と、上側コンパレータ８５又は下側コンパレータ８６の
どちらかから過電流検出信号が出方され、それによって
後続のゲート駆動回路を停止させて電流を遮断するよう
になっている。従って。

負荷短絡などの際にデバイスに流れる過電流で該パワー
ＩＣが破損するのを回避することが出来る。

〔発明が解決しようとする問題点〕

しかしながら、このような従来の過電流保護機能付ＭＯ
８ＦＥＴにおいては１回路構成が複雑であり、使用する
デバイスもＶＤＭＯ８％ＣＭＯＳ　。

バイポーラ・トランジスタと多岐にわたり、製造工程も
複雑でチップ面積も増大する構成となっていたため、製
造コストが高くなるという問題があり、また、上記の装
置は過電流、過温度、過電圧などの種々の異常からデバ
イスを保護する機能を有するものであるため、過電流保
護機能のみを必要とする応用分野では費用効果が悪いの
で、工業上の応用範囲が限定される等の問題があった。

この発明は、上記のごとき従来技術の問題を解決するた
めになされたものであり、構成が簡略で、製造工程も容
易な過電流保護機能を備えたＭＯ８ＦＥ’ｒｔＩ−提供
することを目的とする。

（問題を解決するための手段）上記の目的を達成するため、本発明においては、負荷を
スイッチングする第１のＭＯＳＦＥＴと。

該第１のＭＯＳＦＥＴとドレイン及びゲートが共通に接
続された上記第１のＭＯＳＦＥＴよりセル数の小さいカ
レントミラー用の第２のＭＯＳＦＥＴと、上記第１のＭ
ＯＳＦＥＴのソースと上記第２のＭＯＳＦＥＴのソース
との間に接続された検流抵抗と、上記第１及び第２のＭ
ＯＳＦＥＴのゲートに直列に接続された入力抵抗と、ド
レインが上記第１及び第２のＭＯＳＦＥＴのゲートに接
続され、ゲートが上記検流抵抗と上記第２のＭＯＳＦＥ
Ｔのソースとの接続点に接続され、ソースが上記第１の
ＭＯＳＦＥＴのソースに接続された金属ゲートＦＥＴ又
は接合形ＦＥＴとを備えるように構成している。

すなわち、本発明においては、カレントミラーの電流検
知を金属ゲートＦＥＴ　（ＭＥＳＦＥＴ）又は接合形Ｆ
’ＥＴ　（ＪＦＥＴ）の閾値電圧を利用して行ない、異
常時には、上記ＭＥＳＦＥＴあるいはＪＦＥＴで主電流
回路のＭＯＳＦＥＴのゲート電圧を制限するようにした
ものである。

上記のように構成したことにより１本発明においては、
製造工程が簡単になり、また、素子数が少ないので同一
チップに集積してもチップ面積の増加が少ないという効
果が得られる。

また、本発明の他の構成においては、負荷をスイッチン
グする第１のＭＯＳＦＥＴと、ドレインが上記第１のＭ
ＯＳＦＥＴのドレインと共通に接続され、ゲートが第１
の入力抵抗を介して入力端子に接続された上記第１のＭ
ＯＳＦＥＴよりセル数の小さいカレントミラー用の第２
のＭＯＳＦＥＴと、上記第１のＭＯＳＦＥＴのソースと
上記第２のＭＯＳＦＥＴのソースとの間に接続された検
流抵抗と、上記第１のＭＯＳＦＥＴのゲートと上記第２
のＭＯＳＦＥＴのゲートとの間に接続された第２の入力
抵抗と、ドレインが上記第１のＭＯＳＦＥＴのゲートと
上記第２の入力抵抗との接続点に接続され、ゲートが上
記検流抵抗と上記第２のＭＯＳＦＥＴのソースとの接続
点に接続され、ソースが上記第１のＭＯＳＦＥＴのソー
スに接続された金属ゲートＦＥＴ又は接合形ＦＥＴとを
備えるように構成している。

すなわち、この構成においては、カレントミラーの電流
検知を金属ゲートＦＥＴ　（’ＭＥＳＦＥＴ）又は接合
形ＦＥＴ　（ＪＦＥＴ）の閾値電圧を利用して行ない、
かつ主電流回路のＭＯＳＦＥＴのゲートとカレントミラ
ー回路のＭＯＳＦＥＴのゲートとを分離し、異常時には
主電流回路のゲート印加電圧のみを停止して電流を遮断
する構造としたものである。

上記のように構成した場合には、前記の効果に加えて、
主電流回路のＭＯＳＦＥＴのゲートとカレントミラー回
路のＭＯＳＦＥＴのゲートとを分離したことにより、異
常時には主電流回路のＭＯＳＦＥＴが完全にオフにされ
るので、過電流の通電によって生じる過温度による破壊
も防止する機能を有している。

〔発明の実施例〕

第１図は１本発明の装置の一実施例の回路図であり、第
２〜５図は本発明の一実施例の構造断面図である。

まず、第１図において１Ｍ１はメインＭＯ８ＦＥＴ１Ｍ
、はカレントミラーＭＯ８ＦＥＴであり、前記第１３図
の場合と同様に、カレントミラーＭＯ８ＦＥＴは単一セ
ル、メインＭＯ５ＦＥＴは同じセルを数千側並列に接続
したものである。なお、カレントミラーＭＯ５ＦＥＴの
セル数は一個に限られるものではないが、メインＭＯ８
ＦＥＴのセル数よりは大幅に小さい数である。また、Ｒ
８は検流抵抗、Ｒ，は入力抵抗、Ｔ、はゲート電圧を制
限するＭＥＳＦＥＴまたはＪＦＥＴであり、上記、のち
のから構成される部分、すなわち破線で囲んだ部分１０
０が本発明の過電流保護機能付ＭＯ８ＦＥＴとなる。モ
してＤはドレイン端子、Ｓはソース端子、Ｇはゲート端
子となる。なお、ＲＬは負荷、ＶＢは電源電圧である。

次に、第２図（ａ）は、上記のメインＭＯ８ＦＥＴ−Ｍ
１とカレントミラーＭＯ８ＦＥＴ−Ｍ２の部分の一実施
例の断面図である。この実施例は、半導体チップの裏面
から表面（図面の下方から上方）に向かって電流の流れ
るいわゆる縦形ＭＯ８ＦＥＴを示している。

第２図（ａ）において、１はドレイン電極の設けられる
ｎ＋基板、２はドレイン領域となるｎ基板、３はゲート
電圧によって反転層を形成するｐボディ領域、４はｎ＋
ソース領域、９はゲートＳｉＯ□、７は９上に設けられ
たゲート電極材となるポリＳｉである。

メインＭＯ８ＦＥＴ−Ｍ、とカレントミラーＭＯ８ＦＥ
Ｔ−Ｍ、とは、図示のように、単一セルの並列接続で構
成されている。このセル数の比がＭ、とＭ２との電流の
分流比に等しいこと、すなわちカレントミラーの原理は
従来と同様である６次に、第２図（ｂ）は前記第１図の
入力抵抗Ｒ１や検流抵抗Ｒ＄として用いられるポリＳｘ
抵抗の部分の一実施例の断面図である。

第２図（ｂ）において、１０はフィールド酸化膜である
。また、ポリＳｉ７は、前記第２図（ａ）におけるメイ
ンＭＯ８ＦＥＴ−Ｍ、及びカレントミラーＭＯ８ＦＥＴ
−Ｍ、のゲート電極となるポリＳＬと同一のものを使用
すれば、工程が増加しない。

次に、第３図はポリＳＬで構成したＭＥＳＦＥＴの一実
施例の断面図、第４図はポリＳｉで構成したＪＦＥＴの
一実施例の断面図である。

縦形ＭＯ３ＦＥＴと同一の半導体基板中にＩＣを集積す
るには、前記の従来例のように複雑な分離工程を必要と
するが１本実施例においては、絶縁物上のポリＳｉを利
用してデバイスを作成するようにしたので、工程が簡単
であり、かつデバイスの分離も完全である。

まず第３図のＭＥＳＦＥＴは、フィールドＳｉＯ，１０
上にデポジットされたポリＳＬ層（２０，２１，２２の
部分）を母材とし、その中にｎｌのソース領域２０とド
レイン領域２２とを持ち、ｎ−のチャネル２１は金属ゲ
ートＧとの間でショットキ接合２３を有している。この
チャネル２１の不純物濃度を、前記ショットキ接合２３
のビルトイン電圧でチャネル２１が完全に空乏化するよ
うに選べば、ノーマリ・オフ形（エンハンスメント形）
とすることができるので、過電流保護動作をしていない
正常動作時の暉動電流を減少することが出来る。

このような構造は、母材のポリＳｉとして前記の縦形Ｍ
Ｏ８ＦＥＴ−Ｍ１、Ｍ８のゲートとなるポリＳｉ７と同
じものを選び、ｎ＋被拡散同時に行ない、さらに金属ゲ
ート電極Ｇも第２図の金属配線８と同一のもので構成す
れば、工程が一切増えないことは容易に理解されよう。

次に、第４図のＪＦＥＴについて説明する。

第４図の実施例は、第１層のポリＳｉ　（３０，３１゜
３２の部分）中に、ｎ形のソース領域３０、チャネル領
域３１、ドレイン領域３２を形成し、第２層目のポリＳ
ｉでｐ形のゲート領域３３を形成した構造を有している
。

この実施例においても、ゲート領域３３とチャネル領域
３１とのｐｎ接合のビルトイン電圧でチャネル領域３１
が完全に空乏化するようにチャネル領域３１の不純物濃
度と厚さを選べば、前記第３図のＭＥＳＦＥＴと同様に
ノーマリ・オフ形にすることが出来る。

このような構造においては、第２層ポリＳｉを形成する
ため構造は複雑になるが、ゲート電圧を印加してゲート
のｐｎ接合を順バイアスしたときに、ゲート領域３３か
らチャネル３１中にホールが注入されるので、チャネル
３１で電導度変調が起こり。

本来高抵抗であるポリＳｉの電気抵抗を下げることがで
きる。その結果ＪＦＥＴのオン抵抗を小さくすることが
出来るので、オン抵抗を同じにすると第３図のＭＥＳＦ
ＥＴより素子サイズを小さくすることが出来るという利
点がある。

次に、第５図は、前記第１図の回路全体の構成を同一基
板上に形成した場合の実施例図であり、（ａ）は平面図
、（ｂ）、は断面図を示す。

この実施例は、前記第２図（ａ）のメインＭＯ８ＦＥＴ
−ＭｌとカレントミラーＭＯ８ＦＥＴ・Ｍ２．第２図（
ｂ）の検流抵抗Ｒ＄と入力抵抗Ｒ。

及び第３図のＭＥＳＦＥＴを同一のｎ形基板上に集積し
たものである。

第５図において、平面図（ａ）から判るように、メイン
ＭＯ８ＦＥＴ−Ｍ１は多数の単位セルが並列に接続され
た構造を有し、また、カレントミラーＭＯ８ＦＥＴ−Ｍ
、は同じ単位セル−個のみから構成されている。

また、電流検知用のトランジスタＴ１としてＭＥＳＦＥ
Ｔを用いた場合を例示したが、ＪＦＥＴを用いる場合に
は、第５図のＭＥＳＦＥＴの部分に第４図のＪＦＥＴを
形成すればよい。

〔作用〕

前記第１図の回扁において、端子ＧにメインＭＯ８ＦＥ
Ｔ−Ｍ、とカレントミラーＭＯＳＦＥＴ・Ｍ２の閾値電
圧以上の電圧が印加されると、Ｍ、。

Ｍ８がオンし、負荷ＲＬに電流ＩＬが流れる。このとき
Ｍｌに流れる電流工とＭ２に流れる電流ｉは、それぞれ
を構成するセル数をｎユ、ｎ３とすればｎｔ：　ｎ、＝
Ｉ　：　ｉである。

また、ＩＬ＝Ｉ＋ｉであるから、負荷電流ＩＬはｎ１＋
ｎ、。

ＩＬ＝　　　　　　１であり、検流抵抗Ｒ８の端子電圧からｉを検出すること
によって負荷電流ＩＬを知ることができる。

負荷短絡などの事故が発生すれば１Ｍ３に流れる電流ｉ
が増大するから検流抵抗Ｒｓの端子電圧が上昇し、それ
がＴ４の閾値電圧Ｖｔｈを超えた時点でＴ□がオンし、
メインＭＯ８ＦＥＴ−Ｍ、とカレントミラーＭＯ５ＦＥ
Ｔ−Ｍ、のゲート電圧が下げられて電流ＩＬが制限され
る。この制限値をＩ　Ｑｉｌｍとすると、上述の関係か
らＲｓの値はに選べばよい。

また、Ｖ　ｔ　ｈの値はＶｔｈ＝ＶｂＨ−’Ｊｐである
。但しＶ　ｂ　ｉはＭＥＳＦＥＴまたはＪＦＥＴ（７）
ビルトイン電圧、ｖＰはピンチオフ電圧（チャネル完全
空乏化の電圧）である。

上記のＶｐは、前記第３図又は第４１ｉＷのチャネル２
１．３１の厚さをｔ、不純物濃度をＮとすれば、Ｖｐ＝
（ＩＮｔ”／２ｔ＠（ｑ：電子の電荷量、ａ、：Ｓｉの誘電率）であるから
、上記のＮとｔによって閾値電圧Ｖｔｈとコントロール
することが出来る。

上記（７）ＭＥＳＦＥＴ及びＪＰＥＴは、共ニｖＢＩが
たかだか１ｖ以下であるから、結果として。

ｖｔｈ＝Ｏ〜１ｖのノーマリ・オフ形ＦＥＴを得ること
ができる。モしてＶ　ｔ　ｈを低くすることが出来れば
、検流抵抗Ｒｓの値を小さくできるから、カレントミラ
ーの精度も向上することになる。

次に、第６図は、本発明の第２の実施例の回路図である
。

この実施例は、第２の入力抵抗Ｒｉｇを用いてメインＭ
Ｏ３ＦＥＴ−Ｍ、とカレントミラーＭＯ８Ｆ　Ｅ　Ｔ　
−Ｍ、のゲートを分離し、電流検知用トランジスタＴ１
がオンになったときＭ、とＭ３とが異なった動作をする
ようにし、過電流を検出した後はメインＭＯ８ＦＥＴ−
Ｍ１を完全に遮断するように構成したものである。

第６図において、検流抵抗Ｒｓで過大電流を検出すると
、ＭＥＳＦＥＴまたはＪＦＥＴで構成されるトランジス
タＴ１がオンし、Ｔ、のドレインにゲートを接続された
メインＭＯ８ＦＥＴ−Ｍ１は直ちにＶ　ａｘ　＝　ＯＶ
となって通電が遮断される。

一方、カレントミラーＭＯ８ＦＥＴ−Ｍ、のゲート電圧
Ｖ　ａｓは、　Ｒｉ、＞Ｒｉ、としておけばＴ、がオン
してもほとんど変化しないので１Ｍ２はオン状態を維持
し、そのため検流抵抗Ｒｓの端子電圧はＴ１の閾値電圧
を越えた状態に維持され、したがってＴ１がオン状態を
保持するので１Ｍ、はオフの状態を維持する。

前記第１図の実施例のように、負荷の短絡等で過電流状
態になったときに電流値を限界値Ｉ　１ｌｉｌｌに制限
しただけでは、パワーＭＯ８ＦＥＴはＶＯ５Ｘｌ１＋ｗ
の電力を消費する。そして設計電流より大きな電流Ｉ　
１ｕｌｌに対しては通常ＶＯＳも過大になり、かつ、そ
の過大なＶＯ８と通常の動作電流より大きな電流Ｉ　ｌ
ｌｉ＋ｗとの積で示される上記の消費電力は、通常時の
消費電力よりもかなり大きな値となるので素子が発熱し
、そのため大きな放熱板が必要になる場合がある。その
点、本実施例においては、前記のごとく、一旦、電流が
限界値工ＩＬＩＩＩｌを越すと、メインＭＯ８ＦＥＴ−
Ｍ、は完全に遮断されるので、素子が過電流から保護さ
れると同時に、上記のごとき過電流の通電による過温度
上昇からも保護されることになり、したがって、発熱は
殆どないので、放熱板を小さくすることができる。

なお、デバイスの種類は前記第１図の実施例と同じであ
るから、集積化においては同様のデバイスを使用すれば
良いことは明らかである。

次に、第７図は本発明の第３の実施例の回路図、第８図
は構造断面図である。

この実施例は、電流制限用のトランジスタＴ２としてｎ
チャネルＭＯ８ＦＥＴを用い、また、該ＭＯ８ＦＥＴや
検流抵抗Ｒ＄、入力抵抗Ｒ，を全てポリＳｉで構成した
ものである。

第７図において、Ｔ２は電流制限用のｎチャネルＭＯ８
ＦＥＴであり、その他、第１図と同符号は同一物を示す
。

上記の構成はディスクリートでも実現できるが、第８図
に示すデバイス構造によって容易にワンチップ化できる
。

第８図において、メインＭ、Ｏ８ＦＥＴ−Ｍ、とカレン
トミラーＭＯ８ＦＥＴ−Ｍ、とは、縦形構造を有してい
る。ドレイン電極４０はｎ１基板４１に直接接続され、
また、ｎドレイン領域４２中に形成されたｐボディー領
域４３上には、ゲートＳｉｎ、４８上に設けられたポリ
Ｓｉからなるゲート電極４７が形成されている。また、
４５はソース領域である。

メインＭＯ８ＦＥＴ−Ｍ、とカレントミラーＭＯ８ＦＥ
Ｔ−Ｍ、とは、図示のようにセルの並列接続で構成され
ている。このセル数の比がＭ、とＭ２との電流の分流比
に等しいことは前記と同様である。

また、検流抵抗Ｒ８と入力抵抗Ｒ，とは、フィールドＳ
ｉｏ、膜５３上に前記のゲート電極４７と同一のポリＳ
ｉを使ったポリＳｉ抵抗として形成されてい、る。また
、ｎチャネルＭＯ５ＦＥＴ−Ｔ２は、同じようにフィー
ルドＳｉｏ、膜５３上に形成したポリ５ｉＴＰＴである
。また、４９はこのポリＳｉのチャネル５４上に設けら
れたゲートＳｉｏ、であり、その上にはＡｌｌのゲート
塩ｆｉＧが設けられている。

なお、本実施例においては、ｎ”−ｎ−−ｎ＋のドーピ
ング構造を持つ、いわゆるアキュムレーション形ＭＯ８
ＦＥＴ構造を有しているが、これはこのデバイスの閾値
電圧Ｖｔｈをできるだけ下げておくためである。

上記のごとき構成においては、検流抵抗Ｒｓ及び入力抵
抗Ｒ，とｎチャネルＭＯ５ＦＥＴ−ＴｔとがいわゆるＳ
ＯＩ構造であるから、デバイス間の電気的分離は完全で
あり、かつ、従来例に比べて構造もずっと簡単である。

次に、第９図はｎチャネルＭＯ３ＦＥＴ−Ｔ。

の他の構造例を示す断面図である。

この例も同じくポリ５ｉＴＰＴを示しているが、この場
合には、ゲートＳｉｎ、５７として、縦形ＭＯ８ＦＥＴ
であるＭｔ、Ｍ、と同じものを使用できるので、工程を
少なくすることが出来る。なお、５８がこのＭＯＳＦＥ
Ｔのゲートとなる拡散ゲートである。

本実施例においては、負荷短絡等の事故が発生して電流
ｉが増加すると、検流抵抗Ｒ３の端子電圧ｖ１が上昇す
るので、ｎチャネルＭＯ８ＦＥＴ・Ｔ２のオン抵抗が低
下し、そのためメインＭＯ８Ｆ　Ｅ　Ｔ　”　Ｍ　１　
トミ５−ＭＯ８ＦＥＴ−Ｍ、（７）ゲート電圧ＶＧが下
がって過電流を制限するように作用する。

次に、第１θ図は本発明の第４の実施例の回路図。

第１１図は本実施例に用いるｐチャネルＭＯ８ＦＥＴの
構造断面図である。

この実施例は、ｐチャネルＭＯ８ＦＥＴ−Ｔ。

を使用して電流制限をかける方式である。

第１０図において、過電流によって検流抵抗Ｒｓの端子
電圧ｖｌＩが上昇すると、ｐチャネルＭＯ３ＦＥＴ−Ｔ
、のオン抵抗が上昇するので、ゲートに該Ｔ、が直列に
接続されているメインＭＯ８ＦＥ　Ｔ　−Ｍｌとミラー
ＭＯ８ＦＥＴ−Ｍ２のゲート電圧Ｖａが下がり、過電流
を制限するように働く。

なお、デバイスの構造は、メインＭＯ８ＦＥＴ・Ｍｌと
ミラーＭＯＳＦＥＴ＠Ｍ、、及び検流抵抗Ｒｓと入力抵
抗Ｒ１の部分は、前記第８図の実施例と同様である。ま
た、ｐチャネルＭＯ８ＦＥＴ・Ｔ３は、第１１図又は第
１２図に示すごとく、前記第８図のｎチャネルＭＯ８Ｆ
ＥＴ−Ｔ、のポリＳＬ層の各導電形だけを反対（ｐ形）
にした構造を用いれば、前実施例と同様の効果が得られ
る。

上記のごとく、第７〜１２図の実施例においては。

電流制限用のトランジスタとしてＭＯＳＦＥＴを用い、
また、該ＭＯ８ＦＥＴと検流抵抗や入力抵抗をポリＳｉ
で形成しているので、製造工程が簡単であり、かつ、素
子数が少ないのでチップ面積が増えない、という効果が
得られる。

〔発明の効果〕

以上説明したごとく、本発明によれば、製造工程が簡単
であり、かつ、素子数が少ないので同一チップに集積し
てもチップ面積の増加が少ないという効果が得られる。

また、第３．５図に示すごときＭＥＳＦＥＴを用いた場
合には製造工程が一切増えない、また。

第４図に示すごときＪＦＥＴを用いれば、オン抵抗が低
いのでチップ面積を減少させることが出来る。また、第
６図の回路構成にすれば保護動作による発熱が防げるの
で放熱板を小さくできる、等の多くの優れた効果が得ら
れる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路図、第２〜５図は
上記第１の実施例の構造図、第６図は本発明の第２の実
施例の回路図、第７図は本発明の第３の実施例の回路図
、第８図及び第９図は上記第３の実施例の構造断面図、
第１０図は本発明の第４の実施例の回路図、第１１図及
び第１２図は上記第４の実施例の構造断面図、第１３図
及び第１４図は従来装置の一例図である６〈符号の説明〉ＲＬ・・・負荷Ｒｓ・・・検流抵抗Ｒ＝・・・入力抵抗Ｍｌ・・・メインＭＯ８ＦＥＴＭ２・・・カレントミラーＭＯ８ＦＥＴＴ１・・・ＭＥ
ＳＦＥＴ又はＪＦＥＴＴ２−ｎチャネルＭＯ３ＦＥＴ

Claims

【特許請求の範囲】

（１）負荷をスイッチングする第１のＭＯＳＦＥＴと、
該第１のＭＯＳＦＥＴとドレイン及びゲートが共通に接
続された上記第１のＭＯＳＦＥＴよりセル数の小さいカ
レントミラー用の第２のＭＯＳＦＥＴと、上記第１のＭ
ＯＳＦＥＴのソースと上記第２のＭＯＳＦＥＴのソース
との間に接続された検流抵抗と、上記第１及び第２のＭ
ＯＳＦＥＴのゲートに直列に接続された入力抵抗と、ド
レインが上記第１及び第２のＭＯＳＦＥＴのゲートに接
続され、ゲートが上記検流抵抗と上記第２のＭＯＳＦＥ
Ｔのソースとの接続点に接続され、ソースが上記第１の
ＭＯＳＦＥＴのソースに接続された金属ゲートＦＥＴ又
は接合形ＦＥＴとを具備することを特徴とする過電流保
護機能を備えたＭＯＳＦＥＴ。
（２）負荷をスイッチングする第１のＭＯＳＦＥＴと、
ドレインが上記第１のＭＯＳＦＥＴのドレインと共通に
接続され、ゲートが第１の入力抵抗を介して入力端子に
接続された上記第１のＭＯＳＦＥＴよりセル数の小さい
カレントミラー用の第２のＭＯＳＦＥＴと、上記第１の
ＭＯＳＦＥＴのソースと上記第２のＭＯＳＦＥＴのソー
スとの間に接続された検流抵抗と、上記第１のＭＯＳＦ
ＥＴのゲートと上記第２のＭＯＳＦＥＴのゲートとの間
に接続された第２の入力抵抗と、ドレインが上記第１の
ＭＯＳＦＥＴのゲートと上記第２の入力抵抗との接続点
に接続され、ゲートが上記検流抵抗と上記第２のＭＯＳ
ＦＥＴのソースとの接続点に接続され、ソースが上記第
１のＭＯＳＦＥＴのソースに接続された金属ゲートＦＥ
Ｔ又は接合形ＦＥＴとを具備することを特徴とする過電
流保護機能を備えたＭＯＳＦＥＴ。