JPH06508958A

JPH06508958A - モノリシック集積回路装置

Info

Publication number: JPH06508958A
Application number: JP4510107A
Authority: JP
Inventors: デナー，フォルクマール; トレーレンベルク，ヴォルフガング; ブラウフレ，ペーター; フォックス，ヴィリアム−ネイル; デイヴィーズ，ネイル
Original assignee: ローベルト　ボツシユ　ゲゼルシヤフト　ミツト　ベ　シユレンクテル　ハフツング
Priority date: 1991-06-20
Filing date: 1992-06-10
Publication date: 1994-10-06
Also published as: ES2095628T3; DE4120394A1; EP0591476A1; DE59207732D1; WO1993000709A1; EP0591476B1; US5432371A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】モノリシック集積回路装置従来の技術本発明は、請求の範囲第１項の上位概念によるモノリシック集積回路装置に関する。

シリコンからなる唯１つの単結晶半導体内に収容されている。多数の相互に並列接続された部分トランジスタ（セル）からなる、ＭＯＳＦＥＴ−パワートランジスタは既に公知である。総ての部分トランジスタの集合全体はこの場合拡散領域によって取り囲まれている。この拡散領域は保護リングとしてＭＯＳＦＥＴ−パワートランジスタのセル結合帯の周りに配置されている。　別の面ではＭＯＳＦＥＴ−パワートランジスタを保護する（例えば当該トランジスタを短絡及び過電圧から保護する）ために用いられる保護回路が既に公知である。この場合は保護機能を引き受けるアクティブ及び／又はパッシブな回路ユニットが別個の構成素子としてＭＯＳＦＥＴ−パワートランジスタに外部から接続されている。

発明の利点前記公知の回路装置に対し、本発明の請求のＩＩｉ囲第１項の特徴部分に記載のＭＯＳＦＥＴ−パワートランジスタを含むモノリシック集積回路装置によって得られる利点は、保護機能及び／又は制御機能及び／又はトリガないし起動機能を有するアクティブ及び／又はパッシブな保護回路素子が、周辺回路素子として当該ＭＯ３ＦＥＴ−パワートランジスタと共に唯１つの単結晶半導体の中にモノリシックに集積されていることである。別の利点は従属請求項に記載の本発明による別の有利な実施例から得られる。

図面図１は、過負荷又は短絡の際にＭＯＳＦＥＴ−パワートランジスタを遮断する保護回路を備えたＭＯＳＦＥＴ−パワートランジスタのブロック回路図である。

図２は、図１によるモノリシックに集積された形の本発明による第１実施例の回路装置を含む、シリコンからなるディスク状単結晶半導体の部分断面図である。

図３は、図１による回路装置の本発明に従ってモノリシックに集積された構成の第２実施例の部分断面図である。

図４は、図１による回路装置の別の構成例を示した図である。

図は、本発明に従ってモノリシックに集積された回路装置の第３実施例としての図４による回路装置のモノリシックに集積された構成の断面図である。

実施例の説明図１に示された回路図では符号ＴＩで、多数の相互に並列接続された部分トランジスタからなるｎチャネルＭＯ３ＦＥＴ−パワートランジスタが示され、符号Ｓでそのソース端子が示され、さらに符号りでそのドレイン端子が示されている。

このＭＯＳＦＥＴ−パワートランジスタＴＩの入力端子Ｇは、第１のオーム抵Ｒ１を介して該トランジスタのポリシリコンゲートに接続されている。

ｎチャネルＭＯ８ＦＥＴ−補助トランジスタＴ２は該トランジスタＴ２のソース電極でもってＭＯＳＦＥＴ−パワートランジスタＴ１のソース電極に接続されている。ＭＯＳＦＥＴ−補助トランジスタＴ２のドレイン電極はＭＯＳＦＥＴ−パワートランジスタＴ１のポリシリコンゲートに接続されている。ＭＯＳＦＥＴ− 補助トランジスタＴ２のポリシリコンゲートは一方で第２のオーム抵抗Ｒ２１を介して入力端子Ｇｌｕｍ続され、他方で第３のオーム抵抗Ｒ２２と保護ダイオードＤＩからなる直列回路を介してＭＯＳＦＥＴ−パワートランジスタＴ１のドレイン端子りに接続されている。さらにＭＯＳＦＥＴ−補助トランジスタＴ２のポリシリコンゲートはキャパシタンスＣＩの一方の層に接続されており、該キャパシタンスＣＩの他方の層はＭＯＳＦＥＴ−補助トランジスタＴ２のソース電極に接読されている。

次に図１による回路装置の作用を以下に説明する。

遮断された状態では、入力端子Ｇとソース端子Ｓの間の電圧ＵＧＳはゼロである。ドレイン端子りとソース端子との間には動作電圧が加わる。ダイオードＤＩは逆方向に構成付けられているので、ＭＯＳＦＥＴ−補助トランジスタＴ２とキャパシタンスＣ１は放電される。ＭＯＳＦＥＴ−補助トランジスタＴ２のゲート− ソース電圧ＵＧＳはゼロである。

当該回路装置が投入接続された場合には、すなわち電圧ＵＧＳが典型的には＋５Ｖに高められた場合には、ＭＯＳＦＥＴ−パワートランジスタＴＩのゲートキャパシタンスが充電され、それによってＭＯＳＦＥＴ−パワートランジスタＴ１のゲート−ソース電圧ＵＧＳｌが上昇する。それと同時に抵抗Ｒ２１を介してＭＯＳＦＥＴ−補助トランジスタＴ２のゲートとキャパシタンスＣ１が充電される。

これにより電圧ＵＧＳ２も上昇する。この電圧ＵＧＳ２がＭＯＳＦＥＴ−補助トランジスタＴ２の閾値電圧を上回ると、ＭＯＳＦＥＴ−パワートランジスタＴｌの投入接続過程が中断され、回路は投入接続できなくなる。そのため電圧ＵＧＳ２の上昇に対する時定数は、ＭＯＳＦＥＴ−パワートランジスタＴｌの時定数よりも大きく選定されなければならない。この条件の下では以下の投入接続過程が生せしめられる。すなわち、電圧ｔＪＧＳがＭＯＳＦＥＴ−パワートランジスタＴＩの閾値電圧を上回ると、このトランジスタを介して電流■が流れる。電圧ＵＤＳはこの状態の中でＵＤＳ −ＲＤＳ　（ｏｎ）Ｉとして生じる。この値が十分小さいならば、電流の流れがＭＯＳＦＥＴ−補助トランジスタＴ２のゲートから抵抗Ｒ２２とダイオードＤ１を介してドレイン端りへ生じ、ＭＯＳＦＥＴ−補助トランジスタＴ２のゲートの充電過程が中断される。これによりＭＯＳＦＥＴ−補助トランジスタＴ２は投入接続されなくなり、回路全体は投入状態になる。

通常の投入状態では、電流経路Ｇ−Ｒ２１−Ｒ２２−Ｄ　ｌ−Ｄを介して電圧ＵＧＳ２がＭＯＳＦＥＴ−補助トランジスタＴ２の閾値電圧よりも僅かだけ低い値に調整される。ここにおいてＭＯＳＦＥＴ−パワートランジスタＴＩにおける電流Ｉが上昇したならば、ＲＤＳ　（ｏｎ）における電圧降下も上昇し、それによってドレイン端子りの電位も上昇する。この結果電圧ＵＧＳ２が上昇する。ＭＯＳＦＥＴ−補助トランジスタＴ２の閾値電圧を上回った場合にはこの補助トランジスタＴ２は投入接続され、それにより電圧ＵＧＳＩが低下する。これによりＭＯＳＦＥＴ−パワートランジスタＴＩのＲＤＳ　（ｏｎ）と電圧ＵＤＳが上昇する。

その結果当該効果が増強され電圧ＵＧＳ２が再び上昇する。これはＭＯＳＦＥＴパワートランジスタＴ１の完全な遮断を引き起こす。再投入接続は、ＭＯ３ＦＥＴ＝補助トランジスタＴ２のゲートキャパシタンスとコンデンサＣＩを放電させるために外部電圧ＵＧＳが低下された場合にのみ可能となる。これにより通常の遮断状態が達成される。

図２には図１によるモノリシック集積回路装置の断面図が示されている。単結晶シリコンからなるディスク状の半導体１００はｎ−一伝導のエピタキシャル層１１を含んでいる。この層１１は単結晶シリコンからなるｎｌ−伝導の基板１２の上に被着されている。

それにより基板１２とエピタキシャル層１１からなる半導体１００は、上側に第１の主表面１３有し、下側に第２の主表面１４を有する。半導体１００の第２の主表面１４には金属層１５が被着されている。この金属層１５は横形ＭＯＳＦＥＴ−パワートランジスタＴｌのドレイン端子りを形成する。

図２の断面図の右側部分には、ＭＯＳＦＥＴ−パワートランジスタＴＩのそれ自体公知の、複数のセルに分割された構造が示されている。この構造の下ではセルの密度は１平方インチにつき２１０万セルまで可能である。図２に中央及び右側部分には、周辺回路素子収容されている縁部領域が示されている。

ＭＯＳＦＥＴ−パワートランジスタＴ１のセルはｐ−ドーピングされた基体領域Ｋを含んでいる。この基体領域にはそれぞれ、ｐ４″−ドーピングされた小表面領域ｌとｐ−−ドーピングされた大表面領域１ａの相互間で入り組み合った拡散によって形成されている。

この場合小表面領域ｌは大表面領域１ａよりも深い浸透深さを有している。このように形成されたｐ−ドーピング基体領域に内にはそれぞれ、高濃度ドーピングされた中央領域内でｎ　＋＋−ドーピングされたソース領域３が次のように拡散されている。すなわち低能度ドーピングされた基体領域にの縁部領域１ａはそのまま残して、半導体１００の第１の主表面１３に達するまで拡散されている。この基体領域にの縁部領域では、伝導性チャネル２がＭＯＳＦＥＴ−パワートランジスタＴｌの各セルの中で次のようにして形成されている。

すなわち当該縁部領域にそれぞれ前記トランジスタＴｌのポリシリコンゲートの部分９が対向するようにして形成されている。このＭＯＳＦＥＴ−パワートランジスタＴ１のポリシリコンゲートの部分９は拡散領域１、ｌａ、３の形成の際にマスクとして用いられる。

そのためＭＯＳＦＥＴ−パワートランジスタＴｌのセル集合帯の内部において格子形状で相互に導電的に接続されている。ＭＯＳＦＥＴ−パワートランジスタＴｌの各セルの内部ではソース領域３がそれぞれ基体領域にと共通の金属層１６を用いて短絡接続されている。

この金属層１６は各基体領域にの中央領域において当該短絡を形成するために半導体１００の第１の主表面１３まで延在し、ポリシリコンゲートの個々の部分９をシリコン酸化膜１７の介在接続の下に取り囲んでいる。この共通の金属層１６はＭＯＳＦＥＴ−パワートランジスタＴｌのソース電極Ｓを形成する。

ＭＯＳＦＥＴ−パワートランジスタＴｌの共通のセル領域の周りには保護リングとして用いられるリング状のウェル４が拡散されている。このウェル４は、電極ＳとＤの間で遮断電圧を受け入れるためにＭＯＳＦＥＴ−パワートランジスタＴ１の側縁構造を形成する。

このリング状のウェル４はｐ−伝導性である。このウェルのドーピング濃度の値は、基体領域にの高濃度ドーピングされた中央領域ｌのドーピング濃度と低能度ドーピングされた縁部領域１ａのドーピング濃度との間の値である。相応にこのリング状ウェル４の浸透深さに対しても次のことが当てはまる。すなわちこのウェルの浸透深さの値は、前記基体領域にの前記２つの領域１及びｌａの浸透深さの値の間にある。

図２にはウェルの残りの領域よりも拡張されている領域のリング状ウェル４が示されている。この拡張されたウェル４の領域は横形ｎチャネルＭＯＳＦＥＴ−補助トランジスタＴ２の収容のために用いられる。この補助トランジスタＴ２は、高濃度ドーピングされたソースとしての領域７とドレインとしての領域８並びにゲートとしてのポリシリコン層ｌＯによって形成されている。この場合ｎ　＋　＋−ドーピングされた領域７と８はＭＯＳＦＥＴ−パワートランジスタＴＩのソース領域３と同じ拡散プロセスによって形成されている。

図２から明らかなように、保護リング４はその拡張された領域において（この領域はＭＯＳＦＥＴ−補助トランジスタＴ２の基体領域を形成する）前記ＭＯＳＦＥＴ−補助トランジスタＴ２に隣接する前記ＭＯ３ＦＥＴ−バワートランスタＴ１の最も外側のセルの基体領域にと次のように重なっている。すなわち前記保護リング４のソース領域７は前記基体領域に内へ完全に埋め込まれ、前記保護リング４のドレイン領域８は前記基体領域に外の領域内にあるように重なっている。

この場合この重なりはさらに次のように行われる。すなわちＭＯＳＦＥＴ−パワートランジスタＴＩの前記基体領域にの低能度ドーピングされた縁部領域１ａがＭＯＳＦＥＴ−補助トランジスタＴ２のチャネル領域内まで延在するように行われる。それにより、ＭＯＳＦＥＴ−補助トランジスタＴ２の閾値電圧は前記２つの領域４及びｌａ並びにエピタキシャル層１１によって決定される。そのため拡散領域１ａとエピタキシャル層１１によってのみ決定されているＭＯＳＦＥＴ− パワートランジスタＴ１の閾値電圧よりも高くなる。

保護リング４と同時に単結晶半導体１００の中には別のｐ−伝導領域５が拡散されている。この領域５のｐｎ−接合部はエピタキシャル層１１と共に図１による保護ダイオードＤＩを形成する。

図３には本発明によるモノリシック集積回路装置の別の実施例が示されている。

この実施例でもリング状のウェル４が、拡張された領域に横形のｎチャネル間Ｏ３ＦＥＴ−補助トランジスタＴ２を含んでいる。このトランジスタＴ２においてもソース領域には符号７が付され、該トランジスタのドレイン領域には符号８が付され、該トランジスタのポリシリコンゲートには符号１０が付されて示されている。保護リング４の拡張された領域はここでも再びＭＯＳＦＥＴ−パワートランジスタＴｌの前記保護リング４に隣接する最も外側のセルの基体領域にと重なっている。しかしながらここではソース領域７は部分的にだけ、ＭＯＳＦＥＴ− パワートランジスタＴｌの前記基体領域に内へ埋め込まれている。前記基体領域にの低能度ドーピングされた縁部領域１ａはここでは、ＭＯＳＦＥＴ−補助トランジスタＴ２の、ポリシリコンゲート１０の下方にあるチャネル領域内まで延在しているのではなく、ソース領域７の範囲において既に終端している。それによりＭＯＳＦＥＴ−補助トランジスタＴ２の閾値電圧が領域４とエピタキシャル層１１によってのみ決定されることが達成される。これによりＭＯＳＦＥＴ−補助トランジスタＴ２に対し、ＭＯＳＦＥＴ−パワートランジスタＴＩの閾値電圧よりも小さいか又は大きい閾値電圧が実現可能となる。

図２と図３による２つの実施例では、図１において符号Ｃｔで示されたキャパシタンスが次のようにして実現される。すなわちＭＯＳＦＥＴ−補助トランジスタＴ２に属するポリシリコンゲート１０が、保護リング４の領域内において図２及び図３には示されていない手法でもってＭＯＳＦＥＴ−補助トランジスタＴ２のチャネル領域上の上側方向（例えば図２及び図３の水平面に対して鉛直方向）に向けて延在するように構成されて実現される。

図４には本発明による回路装置の別の実施例が示されている。この実施例では図１による回路素子の他にさらにＭＯＳＦＥＴ−パワートランジスタＴＩのゲートを過電圧から保護する第１のツェナーダイオードＤ２と、ＭＯＳＦＥＴ−補助トランジスタＴ２のゲートを過電圧から保護する第２のツェナー−ダイオードＤ３が示されている。この場合前記２つのツェナーダイオードＤ２．Ｄ３のカソードはそれぞれ保護すべきゲートに接続され、前記２つのツェナーダイオードＤ２゜Ｄ３のアノードはそれぞれＭＯＳＦＥＴ−パワートランジスタＴＩの、アースに接続されているソース電極Ｓに接続されている。

図５には前記２つのツェナーダイオードＤ２及びＤ３がどのようにモノリシックに集積されているかが示されている。前記第１のツェナーダイオードＤ２は、当該半導体の導電性タイプを有し不純物濃度の高められた別の領域１３によって形成されている。この別の領域１３は保護リング４内へ拡散されている。この場合該領域１３は、第１のツェナーダイオードＤ２のカソードを形成し、さらに符号１８で示されている接続導線を介してＭＯＳＦＥＴ−パワートランジスタＴ１のポリシリコンゲート９に接続されている。第２のツェナーダイオードＤ３は、半導体の伝動性を有し不純物濃度の高められた別の領域１４によって形成される。

この領域１４は保護リング４内に拡散されている。この場合領域１４は第２のツェナーダイオードＤ３のカソードを形成し、符号１９の付された接続導線を介してＭＯＳＦＥＴ−補助トランジスタＴ２のポリシリコンゲート１０に接続されている。保護リング４は前記２つのツェナーダイオードＤ２．Ｄ３に対し共通のアノードを形成する。この場合該保護リング４はＭＯＳＦＥＴ−パワートランジスタＴＩの共通のソース金属層１６を介してアースに接続されている。

もちろん本発明はこれまでに図面に基づき説明されてきた前記実施例に限定されるものではない０例えば回路素子ＴＩ、Ｄ２．Ｄ３の他にもさらに別の周辺回路素子、例えば抵抗Ｒ１，Ｒ２１，Ｒ２２を保護リング４内に集積してもよい。この場合前記抵抗はｎ３１−ドーピングされた拡散抵抗として構成されてもよい。

しかしながらそれに対して選択的に当該抵抗をポリシリコンから形成してもよいし、ポリシリコンゲート９及びＩＯの平面内に収容させこのゲートと同時に形成してもよい。

本発明の枠の中には、ＭＯＳＦＥＴ−パワートランジスタＴＩをいわゆる５ＥＮＳＥＰＥＴとして構成すること、すなわち当該トランジスタのいくつかのセルに別個のソース端子を設けることも含まれる。この別個のソース端子は残りのセルの共通のソース金属層１６との導電的なつながりを持たない。

接続用の金属層の導体路及び／又は抵抗を、これらの所期の断線によって当該回路の平衡調整が可能となるように構成し配置することも可能である。

公知の別個の布線構成と比較して特に本発明のモノリシック集積回路装置によって得られる利点は、集積回路の個々の回路素子が受ける製造偏差の影響が均等なことである。このことにより閾値電圧の十分な“トラッキングが達成される。さらにＲＤＳ　（ｏｎ）と抵抗Ｒ２１，Ｒ２２の温度係数が次のように用いられる。すなわちチップ温度の比較的高い場合の過負荷の識別が、チップ温度の比較的低い場合よりも速く行われるように用いられる。それにより動作温度が過度に高くなる前に当該回路の保護が達成される。

図面に基づき説明した前記実施例と異ならせて、全ての半導体電域を実施例とは逆の伝動性タイプによって形成するすることも可能である。すなわちｎ−伝動性置載とｐ−伝動性慨域を入れ替えて構成してもよい。

この形式によれば本発明による短絡保護されたｐチャネルＭＯ３ＦＥＴ−パワートランジスタが実現され得る。

フロントページの続き（７２）発明者　プラウフレ、ベータードイツ連邦共和国　Ｄ−７４０１ネーレンガルテンシュトラーセ　２（７２）発明者　フォックス、ヴイリアムーネイルドイツ連邦共和国　Ｄ−７４１０ロイトリンゲン　クルトーシューマッハーーシュトラーセ　４９（７２）発明者　デイヴイーズ、ネイルドイツ連邦共和国　Ｄ−７４０８クスターデインゲン　フリーダ−ヴエーク　８

Claims

【特許請求の範囲】

１．モノリシックに集積された回路装置であって、該回路装置は、第１及び第２主表面を有するディスク形状の卓結晶のシリコンからなる第１の伝導性タイプの半導体（１００）内に収容されており、縦型のＭＯＳＦＥＴ−パワートランジスタ（Ｔ１）を有しており、該トランジスタ（Ｔ１）ではドレイン領域が第１の主表面から第２の主表面まで延在しており、また第２の主表面には貫通するドレイン端子（Ｄ）が設けられており、さらに第１の主表面（１３）から半導体（１００）に向けて少なくとも１つの、当該半導体とは逆の第２の伝導性タイプからなる基体領域（Ｋ）が拡散されており、少なくとも１つの当該基体領域（Ｋ）内へ第１の主表面（１３）からそれぞれ少なくとも１つの、当該半導体の伝導性タイプからなる不純物濃度の高められたソース領域（３）が拡散されており、さらに前記トランジスタ（Ｔ１）には伝導性のチャネル（２）の形成のための少なくとも１つのポリシリコンゲート（９）が設けられており、さらに当該回路装置は、前記ＭＯＳＦＥＴ−パワートランジスタ（Ｔ１）を取囲む、少なくとも１つの基体領域（Ｋ）の伝導性タイプからなる保護リング（４）を有している、モノリシック集積回路装置において、前記第１の主表面（１３）から保護リング（４）内へ向けて少なくとも１つの別の領域（７，８；１３；１４）が、少なくとも１つのアクティブ及び／又はパッシブな周辺回路素子（Ｔ２；Ｄ２；Ｄ３；Ｒ１；Ｒ２１；Ｒ２２）の形成のために拡散されており、保護機能及び／又は制御機能及び／又はトリガないし起動機能を有していることを特徴とする、モノリシック集積回路装置。
２．少なくとも１つの基体領域（Ｋ）を有するＭＯＳＦＥＴ−パワートランジスタ（Ｔ１）を有しており、該ＭＯＳＦＥＴ−パワートランジスタ（１）の少なくとも１つの基体領域（Ｋ）は、小表面領域（１）と大表面領域（１８）相互間の入り組み合った拡散によって形成されており、前記小表面領域（１）は前記保護領域（４）よりも高いドーピング濃度を有し、前記大表面領域（１ａ）は前記保護領域（４）よりも低いドーピング濃度を有し、前記の異なる表面の２つの領域（１，１ａ）は当該構成体（Ｋ）に対して層をなしており、この場合前記大表面領域（１ａ）が小表面領域（１）の上で全面的に突出するように相互的に内部拡散されている、請求の範囲第１項記載のモノリシック集積回路装置。
３．前記ＭＯＳＦＥＴ−パワートランジスタ（Ｔ１）は相互に並列接続された多数のトランジスタからなっており、当該多数のトランジスタの各々は１つの基体領域（Ｋ）と少なくとも１つのソース領域（３）を有しており、また当該の全てのトランジスタは共通のドレイン領域を有しており、該ドレイン領域は、基体領域（Ｋ）には用いられていない、保護リング（４）によって仕切られている半導体（１００）の残りの領域によって形成される、請求の範囲第１項又は２項記載のモノリシック集積回路装置。
４．周辺回路素子として横形のＭＯＳＦＥＴ−補助トランジスタ（Ｔ２）が設けられており、前記保護リング（４）は当該横形ＭＯＳＦＥＴ−補助トランジスタ（Ｔ２）に対する基体領域として用いられ、さらに前記ＭＯＳＦＥＴ−補助トランジスタ（Ｔ２）のソース領域（７）及びドレイン領域（８）は、前記ＭＯＳＦＥＴ−パワートランジスタ（Ｔ１）のソース領域（３）と同じ拡散プロセスにより形成されて当該保護リング（４）内に相互に隣接するように構成されており、この場合前記ＭＯＳＦＥＴ−補助トランジスタ（Ｔ２）のゲート電極（１０）は、前記保護リング（４）の、前記ソース領域（７）とドレイン領域（８）の間にある領域の上に延在しており、該領域内では動作の際に当該ＭＯＳＦＥＴ−補助トランジスタ（Ｔ２）の伝導性のチャネル（２０）が半導体（１００）の第１の主表面（１３）にて形成される、請求の範囲第２項又は３項記載のモノリシック集積回路装置。
５．前記保護リング（４）は、前記ＭＯＳＦＥＴ−補助トランジスタ（Ｔ２）を収容する領域内で該ＭＯＳＦＥＴ−補助トランジスタ（Ｔ２）に隣接するＭＯＳＦＥＴ−パワートランジスタ（Ｔｌ）の最も外側のセルの基体領域（Ｋ）と重なっている、請求の範囲第４項記載のモノリシック集積回路装置。
６．前記ＭＯＳＦＥＴ−補助トランジスタ（Ｔ２）のソース領域は、該ＭＯＳＦＥＴ−補助トランジスタ（Ｔ２）に隣接するＭＯＳＦＥＴ−パワートランジスタ（Ｔ１）の最も外側のセルの基体領域（Ｋ）内へ完全に埋め込まれており、さらに前記ＭＯＳＦＥＴ−補助トランジスタ（Ｔ２）のドレイン領域（８）は、当該基体領域（Ｋ）外の領域内にあり、これにより前記ＭＯＳＦＥＴ−パワートランジスタ（Ｔ１）の前記基体領域（Ｋ）の縁部領域（１ａ）は、前記ＭＯＳＦＥＴ −補助トランジスタ（Ｔ２）のチャネル領域内まで延在する、請求の範囲第５項記載のモノリシック集積回路装置。
７．前記ＭＯＳＦＥＴ−補助トランジスタ（Ｔ２）のソース領域（７）は部分的に、前記ＭＯＳＦＥＴ−補助トランジスタ（Ｔ２）に隣接する前記ＭＯＳＦＥＴ −パワートランジスタ（Ｔ１）の最も外側のセルの、前記保護リング（４）と重なっている基体領域（Ｋ）内へ埋め込まれている、請求の範囲第５項記載のモノリシック集積回路装置。
８．前記ＭＯＳＦＥＴ−補助トランジスタ（Ｔ２）のソース領域（７）は、該ＭＯＳＦＥＴ−補助トランジスタ（Ｔ２）に隣接する前記ＭＯＳＦＥＴ−パワートランジスタ（Ｔ１）の最も外側のセルのソース領域（３）と、前記保護リング（４）とに当該ＭＯＳＦＥＴ−パワートランジスタ（Ｔ１）のソース金層層（Ｓ）を用いて短絡されている、請求の範囲第６項又は７項項記載のモノリシック集積回路装置。
９．前記ＭＯＳＦＥＴ−補助トランジスタ（Ｔ２）のドレイン電極は、一方で前記ＭＯＳＦＥＴ−パワートランジスタ（Ｔ１）のゲート電極と直接接続され、他方で第１のオーム抵抗（Ｒ１）を介して当該ＭＯＳＦＥＴ−パワートランジスタ（Ｔ１）の入力側端子（Ｇ）と接続されており、前記ＭＯＳＦＥＴ−補助トランジスタ（Ｔ２）のゲート電極は、一方で第２のオーム抵抗（Ｒ２１）を介して前記入力端子（Ｇ）と接続され、他方で保護ダイオード（Ｄ１）を介して前記ＭＯＳＦＥＴ−パワートランジスタ（Ｔ１）のドレイン電極（Ｄ）に接続されており、前記保護ダイオード（Ｄ１）の第１の電極はディスク状の当該半導体によって形成されており、前記保護ダイオード（Ｄ１）の第２の電極は第１の主表面から当該半導体（１００）の方向へ拡散された別の領域（５）によって当該半導体（１００）とは逆の伝導性タイプでもって形成されている、請求の範囲第８項記載のモノリシック集積回路装置。
１０．前記保護ダイオード（Ｄ１）の第２の電極を形成する領域（５）は、前記保護リング（４）を形成する領域と同時に当該半導体（１００）内へ拡散されている、請求の範囲第９項記載のモノリシック集積回路装置。
１１．前記ＭＯＳＦＥＴ−パワートランジスタ（Ｔ１）のゲートを過電圧から保護する第１のツェナーダイオード（Ｄ２）を有しており、該第１のツェナーダイオード（Ｄ２）の形成のために当該半導体の伝導性タイプからなる不純物濃度の高められた別の領域（１３）が保護リング（４）内に拡散されており、この場合該別の領域（１３）が前記第１のツェナーダイオード（Ｄ２）の一方の電極を形成し、前記保護リング（４）が前記第１のツェナーダイオード（Ｄ２）の他方の電極を形成する、請求の範囲第９項又は１０項記載のモノリシック集積回路装置。
１２．前記ＭＯＳＦＥＴ−補助トランジスタ（Ｔ２）のゲートを過電圧から保護する第２のツェナーダイオード（Ｄ３）を有しており、該第２のツェナーダイオード（Ｄ３）の形成のために当該半導体の伝導性タイプからなる不純物濃度の高められた別の領域（１４）が保護リング（４）内に拡散されており、この場合該別の領域（１４）が前記第２のツェナーダイオード（Ｄ３）の一方の電極を形成し、前記保護リング（４）が前記第２のツェナーダイオード（Ｄ３）の他方の電極を形成する、請求の範囲第９項〜１１項のいずれか１項に記載のモノリシック集積回路装置。
１３．前記ＭＯＳＦＥＴ−パワートランジスタ（Ｔ１）はＳＥＮＳＥＦＥＴ−パワートランジスタとして、その部分トランジスタのうちの少なくとも１つに別個のソース端子が設けられているように構成されている、請求の範囲第３項〜１２項のいずれか１項に記載のモノリシック集積回路装置。
１４．少なくとも１つのオーム抵抗（Ｒ１，Ｒ２１，Ｒ２２）が、拡散された抵抗として前記保護リング（４）内に収容されており、該オーム抵抗（Ｒ１，Ｒ２１，Ｒ２２）は当該半導体（１００）の伝導性タイプからなる不純物濃度の高められた、ＭＯＳＦＥＴ−パワートランジスタ（Ｔ１）の少なくとも１つのソース領域（３）と同時に拡散されている、請求の範囲第１項〜１３項のいずれか１項に記載のモノリシック集積回路装置。
１５．少なくとも１つの前記オーム抵抗（Ｒ１，Ｒ２１，Ｒ２２）は、ポリシリコンからなり、前記ＭＯＳＦＥＴ−パワートランジスタ（Ｔ１）のポリシリコンゲート（９）の平面内に収容されている、請求の範囲第１項〜１４項のいずれか１項に記載のモノリシック集積回路装置。
１６．少なくとも１つのキャパシタンス（Ｃ１）を有しており、該キャパシタンス（Ｃ１）の一方の層（１０）はポリシリコンからなり、前記ＭＯＳＦＥＴ−パワートランジスタ（Ｔ１）のポリシリコンゲート（９）の平面内に収容されており、さらに該キャパシタンス（Ｃ１）の他方の層は少なくとも部分的に前記保護リング（４）によって形成されている、請求の範囲第１項〜１５項のいずれか１項に記載のモノリシック集積回路装置。