JPH0666472B2 - 過電流保護機能を備えたｍｏｓｆｅｔ - Google Patents
過電流保護機能を備えたｍｏｓｆｅｔInfo
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- JPH0666472B2 JPH0666472B2 JP15347987A JP15347987A JPH0666472B2 JP H0666472 B2 JPH0666472 B2 JP H0666472B2 JP 15347987 A JP15347987 A JP 15347987A JP 15347987 A JP15347987 A JP 15347987A JP H0666472 B2 JPH0666472 B2 JP H0666472B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 この発明は、過電流保護機能を備えた縦形パワーMOSFET
に関する。
に関する。
従来の過電流保護機能を備えた縦形のパワーMOSFETとし
ては、例えば、1985年アイイーイーイー パワー エレ
クトロニクス スペシャリスツ コンファレンス レコ
ード（IEEE Power Electronics Specialists Conferenc
e Record,1985,pp229）に記載されているものがある。
ては、例えば、1985年アイイーイーイー パワー エレ
クトロニクス スペシャリスツ コンファレンス レコ
ード（IEEE Power Electronics Specialists Conferenc
e Record,1985,pp229）に記載されているものがある。
上記の装置は、出力段をオン抵抗の小さい縦型MOS（VDM
OS）とし、それにCMOSやバイポーラトランジスタを集積
した、いわゆるパワーICである。この装置は過電流、過
温度、過電圧などの異常からデバイスを保護する機能を
有している。
OS）とし、それにCMOSやバイポーラトランジスタを集積
した、いわゆるパワーICである。この装置は過電流、過
温度、過電圧などの異常からデバイスを保護する機能を
有している。
上記の装置のうち、本発明の対象とする過電流保護部の
回路構成は第13図のようになっており、その構造断面は
第14図に示すようになっている。
回路構成は第13図のようになっており、その構造断面は
第14図に示すようになっている。
第13図において、メインMOSFET81は、単一セルMOSFET82
と同じセルが数千個（この例では3000個）並列に接続さ
れたものである。
と同じセルが数千個（この例では3000個）並列に接続さ
れたものである。
本例の場合には、単一セルMOSFET82とメインMOSFET81と
のセル数比は1:3000であるから、単一セルMOSFET82に流
れた電流の3000倍がメインMOSFETに流れることになる。
のセル数比は1:3000であるから、単一セルMOSFET82に流
れた電流の3000倍がメインMOSFETに流れることになる。
また、負荷84に流れる主電流は、上記の単一セルMOSFET
82と検流抵抗83とから成るカレントミラー回路によって
モニタされる。
82と検流抵抗83とから成るカレントミラー回路によって
モニタされる。
上記の回路において、検流抵抗83に流れる電流が大きく
なって検流抵抗83両端のドロップ電圧が大きくなると、
上側コンパレータ85又は下側コンパレータ86のどちらか
から過電流検出信号が出力され、それによって後続のゲ
ート駆動回路を停止させて電流を遮断するようになって
いる。従って、負荷短絡などの際にデバイスに流れる過
電流で該パワーICが破損するのを回避することが出来
る。
なって検流抵抗83両端のドロップ電圧が大きくなると、
上側コンパレータ85又は下側コンパレータ86のどちらか
から過電流検出信号が出力され、それによって後続のゲ
ート駆動回路を停止させて電流を遮断するようになって
いる。従って、負荷短絡などの際にデバイスに流れる過
電流で該パワーICが破損するのを回避することが出来
る。
しかしながら、このような従来の過電流保護機能付MOSF
ETにおいては、回路構成が複雑であり、使用するデバイ
スもVDMOS、CMOS、バイポーラ・トランジスタと多岐に
わたり、製造行程も複雑でチップ面積も増大する構成と
なっていたため、製造コストが高くなるという問題があ
り、また、上記の装置は過電流、過温度、過電圧などの
種々の異常からデバイスを保護する機能を有するもので
あるため、過電流保護機能のみを必要とする応用分野で
は費用効果が悪いので、工業上の応用範囲が限定される
等の問題があった。
ETにおいては、回路構成が複雑であり、使用するデバイ
スもVDMOS、CMOS、バイポーラ・トランジスタと多岐に
わたり、製造行程も複雑でチップ面積も増大する構成と
なっていたため、製造コストが高くなるという問題があ
り、また、上記の装置は過電流、過温度、過電圧などの
種々の異常からデバイスを保護する機能を有するもので
あるため、過電流保護機能のみを必要とする応用分野で
は費用効果が悪いので、工業上の応用範囲が限定される
等の問題があった。
この発明は、上記のごとき従来技術の問題を解決するた
めになされたものであり、構成が簡略で、製造行程も容
易な過電流保護機能を備えたMOSFETを提供することを目
的とする。
めになされたものであり、構成が簡略で、製造行程も容
易な過電流保護機能を備えたMOSFETを提供することを目
的とする。
上記の目的を達成するため、本発明においては、負荷を
スイッチングする第１のMOSFETと、該第１のMOSFETとド
レイン及びゲートが共通に接続された上記第１のMOSFET
よりセル数の小さいカレントミラー用の第２のMOSFET
と、上記第１のMOSFETのソースと上記第２のMOSFETのソ
ースとの間に接続された検流抵抗と、上記第１及び第２
のMOSFETのゲートに直列に接続された入力抵抗と、ドレ
インが上記第１及び第２のMOSFETのゲートに接続され、
ゲートが上記検流抵抗と上記第２のMOSFETのソースとの
接続点に接続され、ソースが上記第１のMOSFETのソース
に接続された金属ゲートFET又は接合型FETとを備え、か
つ上記第１と第２のMOSFETは半導体基板に、上記金属ゲ
ートFET又は接合型FETは上記半導体基板上に形成された
絶縁層上に形成するように構成している。
スイッチングする第１のMOSFETと、該第１のMOSFETとド
レイン及びゲートが共通に接続された上記第１のMOSFET
よりセル数の小さいカレントミラー用の第２のMOSFET
と、上記第１のMOSFETのソースと上記第２のMOSFETのソ
ースとの間に接続された検流抵抗と、上記第１及び第２
のMOSFETのゲートに直列に接続された入力抵抗と、ドレ
インが上記第１及び第２のMOSFETのゲートに接続され、
ゲートが上記検流抵抗と上記第２のMOSFETのソースとの
接続点に接続され、ソースが上記第１のMOSFETのソース
に接続された金属ゲートFET又は接合型FETとを備え、か
つ上記第１と第２のMOSFETは半導体基板に、上記金属ゲ
ートFET又は接合型FETは上記半導体基板上に形成された
絶縁層上に形成するように構成している。
すなわち、本発明においては、カレントミラーの電流検
知を金属ゲートFET（MESFET）又は接合形FET（JFET）の
閾値電圧を利用して行ない、異常時には、上記MESFETあ
るいはJFETで主電流回路のMOSFETのゲート電圧を制御す
るようにしたものである。
知を金属ゲートFET（MESFET）又は接合形FET（JFET）の
閾値電圧を利用して行ない、異常時には、上記MESFETあ
るいはJFETで主電流回路のMOSFETのゲート電圧を制御す
るようにしたものである。
上記のように構成したことにより、本発明においては、
製造工程が簡単になり、また、素子数が少ないので同一
チップに集積してもチップ面積の増加が少ないという効
果が得られる。さらに本発明においては、第１と第２の
MOSFETは半導体基板に、上記金属ゲートFET又は接合型F
ETは上記半導体基板上に形成された絶縁層上に形成する
ことにより、半導体基板と金属ゲートFET又は接合型FET
との間に寄生トランジスタが形成されることがないの
で、寄生トランジスタによる耐圧低下等の悪影響を受け
ることがない。
製造工程が簡単になり、また、素子数が少ないので同一
チップに集積してもチップ面積の増加が少ないという効
果が得られる。さらに本発明においては、第１と第２の
MOSFETは半導体基板に、上記金属ゲートFET又は接合型F
ETは上記半導体基板上に形成された絶縁層上に形成する
ことにより、半導体基板と金属ゲートFET又は接合型FET
との間に寄生トランジスタが形成されることがないの
で、寄生トランジスタによる耐圧低下等の悪影響を受け
ることがない。
また、本発明の他の構成においては、負荷をスイッチン
グする第１のMOSFETと、ドレインが上記第１のMOSFETの
ドレインと共通に接続され、ゲートが第１の入力抵抗を
介して入力端子に接続された上記第１のMOSFETよりセル
数の小さいカレントミラー用の第２のMOSFETと、上記第
１のMOSFETのソースと上記第２のMOSFETのソースとの間
に接続された検流抵抗と、上記第１のMOSFETのゲートと
上記第２のMOSFETのゲートとの間に接続された第２の入
力抵抗と、ドレインが上記第１のMOSFETのゲートと上記
第２の入力抵抗との接続点に接続され、ゲートが上記検
流抵抗と上記第２のMOSFETのソースとの接続点に接続さ
れ、ソースが上記第１のMOSFETのソースに接続された金
属ゲートFET又は接合形FETとを備え、かつ上記第１と第
２のMOSFETは半導体基板に、上記金属ゲートFET又は接
合型FETは上記半導体基板上に形成された絶縁層上に形
成するように構成している。
グする第１のMOSFETと、ドレインが上記第１のMOSFETの
ドレインと共通に接続され、ゲートが第１の入力抵抗を
介して入力端子に接続された上記第１のMOSFETよりセル
数の小さいカレントミラー用の第２のMOSFETと、上記第
１のMOSFETのソースと上記第２のMOSFETのソースとの間
に接続された検流抵抗と、上記第１のMOSFETのゲートと
上記第２のMOSFETのゲートとの間に接続された第２の入
力抵抗と、ドレインが上記第１のMOSFETのゲートと上記
第２の入力抵抗との接続点に接続され、ゲートが上記検
流抵抗と上記第２のMOSFETのソースとの接続点に接続さ
れ、ソースが上記第１のMOSFETのソースに接続された金
属ゲートFET又は接合形FETとを備え、かつ上記第１と第
２のMOSFETは半導体基板に、上記金属ゲートFET又は接
合型FETは上記半導体基板上に形成された絶縁層上に形
成するように構成している。
すなわち、この構成においては、カレントミラーの電流
検知を金属ゲートFET（MESFET）又は接合形FET（JFET）
の閾値電圧を利用して行ない、かつ主電流回路のMOSFET
のゲートとカレントミラー回路のMOSFETのゲートとを分
離し、異常時には主電流回路のゲート印加電圧のみを停
止して電流を遮断する構造としたものである。
検知を金属ゲートFET（MESFET）又は接合形FET（JFET）
の閾値電圧を利用して行ない、かつ主電流回路のMOSFET
のゲートとカレントミラー回路のMOSFETのゲートとを分
離し、異常時には主電流回路のゲート印加電圧のみを停
止して電流を遮断する構造としたものである。
上記のように構成した場合には、前記の効果に加えて、
主電流回路のMOSFETのゲートとカレントミラー回路のMO
SFETのゲートとを分離したことにより、異常時には主電
流回路のMOSFETが完全にオフにされるので、過電流の通
電によって生じる過温度による破壊も防止する機能を有
している。なお、第１と第２のMOSFETは半導体基板に、
上記金属ゲートFET又は接合型FETは上記半導体基板上に
形成された絶縁層上に形成することによる効果は、前記
の発明と同様である。
主電流回路のMOSFETのゲートとカレントミラー回路のMO
SFETのゲートとを分離したことにより、異常時には主電
流回路のMOSFETが完全にオフにされるので、過電流の通
電によって生じる過温度による破壊も防止する機能を有
している。なお、第１と第２のMOSFETは半導体基板に、
上記金属ゲートFET又は接合型FETは上記半導体基板上に
形成された絶縁層上に形成することによる効果は、前記
の発明と同様である。
第１図は、本発明の装置の一実施例の回路図であり、第
２〜５図は本発明の一実施例の構造断面図である。
２〜５図は本発明の一実施例の構造断面図である。
まず、第１図において、M1はメインMOSFET、M2はカレン
トミラーMOSFETであり、前記第13図の場合と同様に、カ
レントミラーMOSFETは単一セル、メインMOSFETは同じセ
ルを数千個並列に接続したものである。なお、カレント
ミラーMOSFETのセル数は一個に限られるものではない
が、メインMOSFETのセル数よりは大幅に小さい数であ
る。また、Rsは検流抵抗、Riは入力抵抗、T1はゲート電
圧を制限するMESFETまたはJFETであり、上記のものから
構成される部分、すなわち破線で囲んだ部分100が本発
明の過電流保護機能付MOSFETとなる。そしてＤはドレイ
ン端子、Ｓはソース端子、Ｇはゲート端子となる。な
お、RLは負荷、VBは電源電圧である。
トミラーMOSFETであり、前記第13図の場合と同様に、カ
レントミラーMOSFETは単一セル、メインMOSFETは同じセ
ルを数千個並列に接続したものである。なお、カレント
ミラーMOSFETのセル数は一個に限られるものではない
が、メインMOSFETのセル数よりは大幅に小さい数であ
る。また、Rsは検流抵抗、Riは入力抵抗、T1はゲート電
圧を制限するMESFETまたはJFETであり、上記のものから
構成される部分、すなわち破線で囲んだ部分100が本発
明の過電流保護機能付MOSFETとなる。そしてＤはドレイ
ン端子、Ｓはソース端子、Ｇはゲート端子となる。な
お、RLは負荷、VBは電源電圧である。
次に、第２図（ａ）は、上記のメインMOSFET・M1とカレ
ントミラーMOSFET・M2の部分の一実施例の断面図であ
る。この実施例は、半導体チップの裏面から表面（図面
の下方から上方）に向かって電流の流れるいわゆる縦形
MOSFETを示している。
ントミラーMOSFET・M2の部分の一実施例の断面図であ
る。この実施例は、半導体チップの裏面から表面（図面
の下方から上方）に向かって電流の流れるいわゆる縦形
MOSFETを示している。
第２図（ａ）において、１はドレイン電極の設けられる
n+基板、２はドレイン領域となるｎ基板、３はゲート電
圧によって反転層を形成するｐボディ領域、４はn+ソー
ス領域、９はゲートSiO2、７は９上に設けられたゲート
電極材となるポリSiである。
n+基板、２はドレイン領域となるｎ基板、３はゲート電
圧によって反転層を形成するｐボディ領域、４はn+ソー
ス領域、９はゲートSiO2、７は９上に設けられたゲート
電極材となるポリSiである。
メインMOSFET・M1とカレントミラーMOSFET・M2とは、図
示のように、単一セルの並列接続で構成されている。こ
のセル数の比がM1とM2との電流の分流比に等しいこと、
すなわちカレントミラーの原理は従来と同様である。
示のように、単一セルの並列接続で構成されている。こ
のセル数の比がM1とM2との電流の分流比に等しいこと、
すなわちカレントミラーの原理は従来と同様である。
次に、第２図（ｂ）は前記第１図の入力抵抗Riや検流抵
抗Rsとして用いられるポリSi抵抗の部分の一実施例の断
面図である。
抗Rsとして用いられるポリSi抵抗の部分の一実施例の断
面図である。
第２図（ｂ）において、10はフィールド酸化膜である。
また、ポリSi7は、前記第２図（ａ）におけるメインMOS
FET・M1及びカレントミラーMOSFET・M2のゲート電極と
なるポリSiと同一のものを使用すれば、工程が増加しな
い。
また、ポリSi7は、前記第２図（ａ）におけるメインMOS
FET・M1及びカレントミラーMOSFET・M2のゲート電極と
なるポリSiと同一のものを使用すれば、工程が増加しな
い。
次に、第３図はポリSiで構成したMESFETの一実施例の断
面図、第４図はポリSiで構成したJFETの一実施例の断面
図である。
面図、第４図はポリSiで構成したJFETの一実施例の断面
図である。
縦形MOSFETと同一の半導体基板中にICを集積するには、
前記の従来例のように複雑な分離工程を必要とするが、
本実施例においては、絶縁物上のポリSiを利用してデバ
イスを作成するようにしたので、工程が簡単であり、か
つデバイスの分離も完全である。
前記の従来例のように複雑な分離工程を必要とするが、
本実施例においては、絶縁物上のポリSiを利用してデバ
イスを作成するようにしたので、工程が簡単であり、か
つデバイスの分離も完全である。
まず第３図のMESFETは、フィールドSiO210上にデポジッ
トされたポリSi層（20、21、22の部分）を母材とし、そ
の中にn+のソース領域20とドレイン領域22とを持ち、n-
のチャネル21は金属ゲートＧとの間でショットキ接合23
を有している。このチャネル21の不純物濃度を、前記シ
ョットキ接合23のビルトイン電圧でチャネル21が完全に
空乏化するように選べば、ノーマリ・オフ形（エンハン
スメント形）とすることができるので、過電流保護動作
をしていない正常動作時の駆動電流を減少することが出
来る。
トされたポリSi層（20、21、22の部分）を母材とし、そ
の中にn+のソース領域20とドレイン領域22とを持ち、n-
のチャネル21は金属ゲートＧとの間でショットキ接合23
を有している。このチャネル21の不純物濃度を、前記シ
ョットキ接合23のビルトイン電圧でチャネル21が完全に
空乏化するように選べば、ノーマリ・オフ形（エンハン
スメント形）とすることができるので、過電流保護動作
をしていない正常動作時の駆動電流を減少することが出
来る。
このような構造は、母材のポリSiとして前記の縦形MOSF
ET・M1、M2のゲートとなるポリSi7と同じものを選び、n
+拡散も同時に行ない、さらに金属ゲート電極Ｇも第２
図の金属配線８と同一のもので構成すれば、工程が一切
増えないことは容易に理解されよう。
ET・M1、M2のゲートとなるポリSi7と同じものを選び、n
+拡散も同時に行ない、さらに金属ゲート電極Ｇも第２
図の金属配線８と同一のもので構成すれば、工程が一切
増えないことは容易に理解されよう。
次に、第４図のJFETについて説明する。
第４図の実施例は、第１層のポリSi（30、31、32の部
分）中に、ｎ形のソース領域30、チャネル領域31、ドレ
イン領域32を形成し、第２層目のポリSiでｐ形のゲート
領域33を形成した構造を有している。
分）中に、ｎ形のソース領域30、チャネル領域31、ドレ
イン領域32を形成し、第２層目のポリSiでｐ形のゲート
領域33を形成した構造を有している。
この実施例においても、ゲート領域33とチャネル領域31
とのpn接合のビルトイン電圧でチャネル領域31が完全に
空乏化するようにチャネル領域31の不純物濃度と厚さを
選べば、前記第３図のMESFETと同様にノーマリ・オフ形
にすることが出来る。
とのpn接合のビルトイン電圧でチャネル領域31が完全に
空乏化するようにチャネル領域31の不純物濃度と厚さを
選べば、前記第３図のMESFETと同様にノーマリ・オフ形
にすることが出来る。
このような構造においては、第２層ポリSiを形成するた
め構造は複雑になるが、ゲート電圧を印加してゲートの
pn接合を順バイアスしたときに、ゲート領域33からチャ
ネル31中にホールが注入されるので、チャネル31で電導
度変調が起こり、本来高抵抗であるポリSiの電気抵抗を
下げることができる。その結果JFETのオン抵抗を小さく
することが出来るので、オン抵抗を同じにすると第３図
のMESFETより素子サイズを小さくすることが出来るとい
う利点がある。
め構造は複雑になるが、ゲート電圧を印加してゲートの
pn接合を順バイアスしたときに、ゲート領域33からチャ
ネル31中にホールが注入されるので、チャネル31で電導
度変調が起こり、本来高抵抗であるポリSiの電気抵抗を
下げることができる。その結果JFETのオン抵抗を小さく
することが出来るので、オン抵抗を同じにすると第３図
のMESFETより素子サイズを小さくすることが出来るとい
う利点がある。
次に、第５図は、前記第１図の回路全体の構成を同一基
板上に形成した場合の実施例図であり、（ａ）は平面
図、（ｂ）は断面図を示す。
板上に形成した場合の実施例図であり、（ａ）は平面
図、（ｂ）は断面図を示す。
この実施例は、前記第２図（ａ）のメインMOSFET・M1と
カレントミラーMOSFET・M2、第２図（ｂ）の検流抵抗Rs
と入力抵抗Ri及び第３図のMESFETを同一のｎ形基板上に
集積したものである。
カレントミラーMOSFET・M2、第２図（ｂ）の検流抵抗Rs
と入力抵抗Ri及び第３図のMESFETを同一のｎ形基板上に
集積したものである。
第５図において、平面図（ａ）から判るように、メイン
MOSFET・M1は多数の単位セルが並列に接続された構造を
有し、また、カレントミラーMOSFET・M2は同じ単位セル
一個のみから構成されている。
MOSFET・M1は多数の単位セルが並列に接続された構造を
有し、また、カレントミラーMOSFET・M2は同じ単位セル
一個のみから構成されている。
また、電流検知用のトランジスタT1としてMESFETを用い
た場合を例示したが、JFETを用いる場合には、第５図の
MESFETの部分に第４図のJFETを形成すればよい。
た場合を例示したが、JFETを用いる場合には、第５図の
MESFETの部分に第４図のJFETを形成すればよい。
前記第１図の回路において、端子ＧにメインMOSFET・M1
とカレントミラーMOSFET・M2の閾値電圧以上の電圧が印
加されると、M1、M2がオンし、負荷RLに電流ILが流れ
る。このときM1に流れる電流ＩとM2に流れる電流ｉは、
それぞれを構成するセル数をn1、n2とすればn1:n2＝I:i
である。
とカレントミラーMOSFET・M2の閾値電圧以上の電圧が印
加されると、M1、M2がオンし、負荷RLに電流ILが流れ
る。このときM1に流れる電流ＩとM2に流れる電流ｉは、
それぞれを構成するセル数をn1、n2とすればn1:n2＝I:i
である。
また、IL＝Ｉ＋ｉであるから、負荷電流ILは であり、検流抵抗Rsの端子電圧からｉを検出することに
よって負荷電流ILを知ることができる。
よって負荷電流ILを知ることができる。
負荷短絡などの事故が発生すれば、M2に流れる電流ｉが
増大するから検流抵抗Rsの端子電圧が上昇し、それがT1
の閾値電圧Vthを超えた時点でT1がオンし、メインMOSFE
T・M1とカレントミラーMOSFET・M2のゲート電圧が下げ
られて電流ILが制限される。この制限値をIlimとする
と、上述の関係からRsの値は に選べばよい。
増大するから検流抵抗Rsの端子電圧が上昇し、それがT1
の閾値電圧Vthを超えた時点でT1がオンし、メインMOSFE
T・M1とカレントミラーMOSFET・M2のゲート電圧が下げ
られて電流ILが制限される。この制限値をIlimとする
と、上述の関係からRsの値は に選べばよい。
また、Vthの値はVth＝Vbi−VPである。但しVbiはMESFET
またはJFETのビルトイン電圧、VPはピンチオフ電圧（チ
ャネル完全空乏化の電圧）である。
またはJFETのビルトイン電圧、VPはピンチオフ電圧（チ
ャネル完全空乏化の電圧）である。
上記のVPは、前記第３図又は第４図のチャネル21、31の
厚さをｔ、不純物濃度をＮとすれば、 VP＝qNt2／２εｓ （q:電子の電荷量、εs:Siの誘電率） であるから、上記のＮとｔによって閾値電圧Vthとコン
トロールすることが出来る。
厚さをｔ、不純物濃度をＮとすれば、 VP＝qNt2／２εｓ （q:電子の電荷量、εs:Siの誘電率） であるから、上記のＮとｔによって閾値電圧Vthとコン
トロールすることが出来る。
上記のMESFET及びJFETは、共にVBiがたかだか1V以下で
あるから、結果として、Vth＝０〜1Vのノーマリ・オフ
形FETを得ることができる。そしてVthを低くすることが
出来れば、検流抵抗Rsの値を小さくできるから、カレン
トミラーの精度も向上することになる。
あるから、結果として、Vth＝０〜1Vのノーマリ・オフ
形FETを得ることができる。そしてVthを低くすることが
出来れば、検流抵抗Rsの値を小さくできるから、カレン
トミラーの精度も向上することになる。
次に、第６図は、本発明の第２の実施例の回路図であ
る。
る。
この実施例は、第２の入力抵抗Ri2を用いてメインMOSFE
T・M1とカレントミラーMOSFET・M2のゲートを分離し、
電流検知用トランジスタT1がオンになったときM1とM2と
が異なった動作をするようにし、過電流を検出した後は
メインMOSFET・M1を完全に遮断するように構成したもの
である。
T・M1とカレントミラーMOSFET・M2のゲートを分離し、
電流検知用トランジスタT1がオンになったときM1とM2と
が異なった動作をするようにし、過電流を検出した後は
メインMOSFET・M1を完全に遮断するように構成したもの
である。
第６図において、検流抵抗Rsで過大電流を検出すると、
MESFETまたはJFETで構成されるトランジスタT1がオン
し、T1がドレインにゲートを接続されたメインMOSFET・
M1は直ちにVG1＝0Vとなって通電が遮断される。
MESFETまたはJFETで構成されるトランジスタT1がオン
し、T1がドレインにゲートを接続されたメインMOSFET・
M1は直ちにVG1＝0Vとなって通電が遮断される。
一方、カレントミラーMOSFET・M2のゲート電圧VG2は、R
i2≫Ri1としておけばT1がオンしてもほとんど変化しな
いので、M2はオン状態を維持し、そのため検流抵抗Rsの
端子電圧はT1は閾値電圧を越えた状態に維持され、した
がってT1がオン状態を保持するので、M1はオフの状態を
維持する。
i2≫Ri1としておけばT1がオンしてもほとんど変化しな
いので、M2はオン状態を維持し、そのため検流抵抗Rsの
端子電圧はT1は閾値電圧を越えた状態に維持され、した
がってT1がオン状態を保持するので、M1はオフの状態を
維持する。
前記第１図の実施例のように、負荷の短絡等で過電流状
態になったときに電流値を限界値Ilimに制限しただけで
は、パワーMOSFETはVDS×Ilimの電力を消費する。そし
て設計電流より大きな電流Ilimに対しては通常VDSも過
大になり、かつ、その過大なVDSと通常の動作電流より
大きな電流Ilimとの積で示される上記の消費電力は、通
常時の消費電力よりもかなり大きな値となるので素子が
発熱し、そのため大きな放熱板が必要になる場合があ
る。その点、本実施例においては、前記のごとく、一
旦、電流が限界値Ilimを越すと、メインMOSFET・M1は完
全に遮断されるので、素子が過電流から保護されると同
時に、上記のごとき過電流の通電による過温度上昇から
も保護されることになり、したがって、発熱は殆どない
ので、放熱板を小さくすることができる。
態になったときに電流値を限界値Ilimに制限しただけで
は、パワーMOSFETはVDS×Ilimの電力を消費する。そし
て設計電流より大きな電流Ilimに対しては通常VDSも過
大になり、かつ、その過大なVDSと通常の動作電流より
大きな電流Ilimとの積で示される上記の消費電力は、通
常時の消費電力よりもかなり大きな値となるので素子が
発熱し、そのため大きな放熱板が必要になる場合があ
る。その点、本実施例においては、前記のごとく、一
旦、電流が限界値Ilimを越すと、メインMOSFET・M1は完
全に遮断されるので、素子が過電流から保護されると同
時に、上記のごとき過電流の通電による過温度上昇から
も保護されることになり、したがって、発熱は殆どない
ので、放熱板を小さくすることができる。
なお、デバイスの種類は前記第１図の実施例と同じであ
るから、集積化においては同様のデバイスを使用すれば
良いことは明らかである。
るから、集積化においては同様のデバイスを使用すれば
良いことは明らかである。
次に、第７図は本発明の第３の実施例の回路図、第８図
は構造断面図である。
は構造断面図である。
この実施例は、電流制限用のトランジスタT2としてｎチ
ャネルMOSFETを用い、また、該MOSFETや検流抵抗Rs、入
力抵抗Riを全てポリSiで構成したものである。
ャネルMOSFETを用い、また、該MOSFETや検流抵抗Rs、入
力抵抗Riを全てポリSiで構成したものである。
第７図において、T2は電流制限用のｎチャネルMOSFETで
あり、その他、第１図と同符号は同一物を示す。
あり、その他、第１図と同符号は同一物を示す。
上記の構成はディスクリートでも実現できるが、第８図
に示すデバイス構造によって容易にワンチップ化でき
る。
に示すデバイス構造によって容易にワンチップ化でき
る。
第８図において、メインMOSFET・M1とカレントミラーMO
SFET・M2とは、縦形構造を有している。ドレイン電極40
はn+基板41に直接接続され、また、ｎドレイン領域42中
に形成されたｐボディ領域43上には、ゲートSiO248上に
設けられたポリSiからなるゲート電極47が形成されてい
る。また、45はソース領域である。
SFET・M2とは、縦形構造を有している。ドレイン電極40
はn+基板41に直接接続され、また、ｎドレイン領域42中
に形成されたｐボディ領域43上には、ゲートSiO248上に
設けられたポリSiからなるゲート電極47が形成されてい
る。また、45はソース領域である。
メインMOSFET・M1とカレントミラーMOSFET・M2とは、図
示のようにセルの並列接続で構成されている。このセル
数の比がM1とM2との電流の分流比に等しいことは前記と
同様である。
示のようにセルの並列接続で構成されている。このセル
数の比がM1とM2との電流の分流比に等しいことは前記と
同様である。
また、検流抵抗Rsと入力抵抗Riとは、フィールドSiO2膜
53上に前記のゲート電極47と同一のポリSiを使ったポリ
Si抵抗として形成されている。また、ｎチャネルMOSFET
・T2は、同じようにフィールドSiO2膜53上に形成したポ
リSiTFTである。また、49はこのポリSiのチャネル54上
に設けられたゲートSiO2であり、その上にはAlのゲート
電極Ｇが設けられている。
53上に前記のゲート電極47と同一のポリSiを使ったポリ
Si抵抗として形成されている。また、ｎチャネルMOSFET
・T2は、同じようにフィールドSiO2膜53上に形成したポ
リSiTFTである。また、49はこのポリSiのチャネル54上
に設けられたゲートSiO2であり、その上にはAlのゲート
電極Ｇが設けられている。
なお、本実施例においては、n+−n-−n+のドーピング構
造を持つ、いわゆるアキュムレーション形MOSFET構造を
有しているが、これはこのデバイスの閾値電圧Vthをで
きるだけ下げておくためである。
造を持つ、いわゆるアキュムレーション形MOSFET構造を
有しているが、これはこのデバイスの閾値電圧Vthをで
きるだけ下げておくためである。
上記のごとき構成においては、検流抵抗Rs及び入力抵抗
RiとｎチャネルMOSFET・T2とがいわゆるSOI構造である
から、デバイス間の電気的分離は完全であり、かつ、従
来例に比べて構造もずっと簡単である。
RiとｎチャネルMOSFET・T2とがいわゆるSOI構造である
から、デバイス間の電気的分離は完全であり、かつ、従
来例に比べて構造もずっと簡単である。
次に、第９図はｎチャネルMOSFET・T2の他の構造例をし
示す断面図である。
示す断面図である。
この例も同じくポリSiTFTを示しているが、この場合に
は、ゲートSiO257として、縦形MOSFETであるM1、M2と同
じものを使用できるので、工程を少なくすることが出来
る。なお、58がこのMOSFETのゲートとなる拡散ゲートで
ある。
は、ゲートSiO257として、縦形MOSFETであるM1、M2と同
じものを使用できるので、工程を少なくすることが出来
る。なお、58がこのMOSFETのゲートとなる拡散ゲートで
ある。
本実施例においては、負荷短絡等の事故が発生して電流
ｉが増加すると、検流抵抗Rsの端子電圧Vmが上昇するの
で、ｎチャネルMOSFET・T2のオン抵抗が低下し、そのた
めメインMOSFET・M1とミラーMOSFET・M2のゲート電圧VG
が下がって過電流を制限するように作用する。
ｉが増加すると、検流抵抗Rsの端子電圧Vmが上昇するの
で、ｎチャネルMOSFET・T2のオン抵抗が低下し、そのた
めメインMOSFET・M1とミラーMOSFET・M2のゲート電圧VG
が下がって過電流を制限するように作用する。
次に、第10図は本発明の第４の実施例の回路図、第11図
は本実施例に用いるｐチャネルMOSFETの構造断面図であ
る。
は本実施例に用いるｐチャネルMOSFETの構造断面図であ
る。
この実施例は、ｐチャネルMOSFET・T3を使用して電流制
限をかける方式である。
限をかける方式である。
第10図において、過電流によって検流抵抗Rsの端子電圧
Vmが上昇すると、ｐチャネルMOSFET・T3のオン抵抗が上
昇するので、ゲートに該T3が直列に接続されているメイ
ンMOSFET・M1とミラーMOSFET・M2のゲート電圧VGが下が
り、過電流を制限するように働く。
Vmが上昇すると、ｐチャネルMOSFET・T3のオン抵抗が上
昇するので、ゲートに該T3が直列に接続されているメイ
ンMOSFET・M1とミラーMOSFET・M2のゲート電圧VGが下が
り、過電流を制限するように働く。
なお、デバイスの構造は、メインMOSFET・M1とミラーMO
SFET・M2、及び検流抵抗Rsと入力抵抗Riの部分は、前記
第８図の実施例と同様である。また、ｐチャネルMOSFET
・T3は、第11図又は第12図に示すごとく、前記第８図の
ｎチャネルMOSFET・T2のポリSi層の各導電形だけを反対
（ｐ形）にした構造を用いれば、前実施例と同様の効果
が得られる。
SFET・M2、及び検流抵抗Rsと入力抵抗Riの部分は、前記
第８図の実施例と同様である。また、ｐチャネルMOSFET
・T3は、第11図又は第12図に示すごとく、前記第８図の
ｎチャネルMOSFET・T2のポリSi層の各導電形だけを反対
（ｐ形）にした構造を用いれば、前実施例と同様の効果
が得られる。
上記のごとく、第７〜12図の実施例においては、電流制
限用のトランジスタとしてMOSFETを用い、また、該MOSF
ETと検流抵抗や入力抵抗をポリSiで形成しているので、
製造工程が簡単であり、かつ、素子数が少ないのでチッ
プ面積が増えない、という効果が得られる。さらに本発
明においては、第１と第２のMOSFETは半導体基板に、保
護回路の金属ゲートFET又は接合型FETは上記半導体基板
上に形成された絶縁層上に形成することにより、下記の
ごとき効果が得られる。すなわち、保護回路の金属ゲー
トFET又は接合型FETを半導体基板に形成すると、基板と
の間に寄生トランジスタが形成されてしまい、全体の耐
圧がその寄生トランジスタの耐圧で規定され、サージ電
圧が印加された場合に寄生トランジスタが先に破壊され
てしまう。そのため第１、第２のMOSFETの特性が悪化し
てしまう。しかし、本発明においては、金属ゲートFET
又は接合型FETは半導体基板上に形成された絶縁層上に
形成するので、寄生トランジスタが形成されることがな
く、したがって寄生トランジスタによる耐圧低下等の悪
影響を受けることがない。
限用のトランジスタとしてMOSFETを用い、また、該MOSF
ETと検流抵抗や入力抵抗をポリSiで形成しているので、
製造工程が簡単であり、かつ、素子数が少ないのでチッ
プ面積が増えない、という効果が得られる。さらに本発
明においては、第１と第２のMOSFETは半導体基板に、保
護回路の金属ゲートFET又は接合型FETは上記半導体基板
上に形成された絶縁層上に形成することにより、下記の
ごとき効果が得られる。すなわち、保護回路の金属ゲー
トFET又は接合型FETを半導体基板に形成すると、基板と
の間に寄生トランジスタが形成されてしまい、全体の耐
圧がその寄生トランジスタの耐圧で規定され、サージ電
圧が印加された場合に寄生トランジスタが先に破壊され
てしまう。そのため第１、第２のMOSFETの特性が悪化し
てしまう。しかし、本発明においては、金属ゲートFET
又は接合型FETは半導体基板上に形成された絶縁層上に
形成するので、寄生トランジスタが形成されることがな
く、したがって寄生トランジスタによる耐圧低下等の悪
影響を受けることがない。
以上説明したごとく、本発明によれば、製造工程が簡単
であり、かつ、素子数が少ないので同一チップに集積し
てもチップ面積の増加が少ないという効果が得られる。
であり、かつ、素子数が少ないので同一チップに集積し
てもチップ面積の増加が少ないという効果が得られる。
また、第３、５図に示すごときMESFETを用いた場合には
製造工程が一切増えない。また、第４図に示すごときJF
ETを用いれば、オン抵抗が低いのでチップ面積を減少さ
せることが出来る。また、第６図の回路構成にすれば保
護動作による発熱を防げるので放熱板を小さくできる、
等の多くの優れた効果が得られる。さらに、本発明にお
いては、保護回路の金属ゲートFET又は接合型FETと半導
体基板との間に寄生トランジスタが形成されることがな
いので、寄生トランジスタによる耐圧低下等の悪影響を
受けることがない、という効果が得られる。
製造工程が一切増えない。また、第４図に示すごときJF
ETを用いれば、オン抵抗が低いのでチップ面積を減少さ
せることが出来る。また、第６図の回路構成にすれば保
護動作による発熱を防げるので放熱板を小さくできる、
等の多くの優れた効果が得られる。さらに、本発明にお
いては、保護回路の金属ゲートFET又は接合型FETと半導
体基板との間に寄生トランジスタが形成されることがな
いので、寄生トランジスタによる耐圧低下等の悪影響を
受けることがない、という効果が得られる。
第１図は本発明の第１の実施例の回路図、第２〜５図は
上記第１の実施例の構造図、第６図は本発明の第２の実
施例の回路図、第７図は本発明の第３の実施例の回路
図、第８図及び第９図は上記第３の実施例の構造断面
図、第10図は本発明の第４の実施例の回路図、第11図及
び第12図は上記第４の実施例の構造断面図、第13図及び
第14図は従来装置の一例図である。 〈符号の説明〉 RL……負荷 RS……検流抵抗 Ri……入力抵抗 M1……メインMOSFET M2……カレントミラーMOSFET T1……MESFET又はJFET T2……ｎチャネルMOSFET T3……ｐチャネルMOSFET
上記第１の実施例の構造図、第６図は本発明の第２の実
施例の回路図、第７図は本発明の第３の実施例の回路
図、第８図及び第９図は上記第３の実施例の構造断面
図、第10図は本発明の第４の実施例の回路図、第11図及
び第12図は上記第４の実施例の構造断面図、第13図及び
第14図は従来装置の一例図である。 〈符号の説明〉 RL……負荷 RS……検流抵抗 Ri……入力抵抗 M1……メインMOSFET M2……カレントミラーMOSFET T1……MESFET又はJFET T2……ｎチャネルMOSFET T3……ｐチャネルMOSFET
Claims (2)
- 【請求項１】負荷をスイッチングする第１のMOSFETと、
該第１のMOSFETとドレイン及びゲートが共通に接続され
た上記第１のMOSFETよりセル数の小さいカレントミラー
用の第２のMOSFETと、上記第１のMOSFETのソースと上記
第２のMOSFETのソースとの間に接続された検流抵抗と、
上記第１及び第２のMOSFETのゲートに直列に接続された
入力抵抗と、ドレインが上記第１及び第２のMOSFETのゲ
ートに接続され、ゲートが上記検流抵抗と上記第２のMO
SFETのソースとの接続点に接続され、ソースが上記第１
のMOSFETのソースに接続された金属ゲートFET又は接合
形FETとを備え、かつ上記第１と第２のMOSFETは半導体
基板に、上記金属ゲートFET又は接合型FETは上記半導体
基板上に形成された絶縁層上に形成されたことを特徴と
する過電流保護機能を備えたMOSFET。 - 【請求項２】負荷をスイッチングする第１のMOSFETと、
ドレインが上記第１のMOSFETのドレインと共通に接続さ
れ、ゲートが第１の入力抵抗を介して入力端子に接続さ
れた上記第１のMOSFETよりセル数の小さいカレントミラ
ー用の第２のMOSFETと、上記第１のMOSFETのソースと上
記第２のMOSFETのソースとの間に接続された検流抵抗
と、上記第１のMOSFETのゲートと上記第２のMOSFETのゲ
ートとの間に接続された第２の入力抵抗と、ドレインが
上記第１のMOSFETのゲートと上記第２の入力抵抗との接
続点に接続され、ゲートが上記検流抵抗と上記第２のMO
SFETのソースとの接続点に接続され、ソースが上記第１
のMOSFETのソースに接続された金属ゲートFET又は接合
形FETとを備え、かつ上記第１と第２のMOSFETは半導体
基板に、上記金属ゲートFET又は接合型FETは上記半導体
基板上に形成された絶縁層上に形成されたことを特徴と
する過電流保護機能を備えたMOSFET。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15347987A JPH0666472B2 (ja) | 1987-06-22 | 1987-06-22 | 過電流保護機能を備えたｍｏｓｆｅｔ |
| US07/209,237 US4893158A (en) | 1987-06-22 | 1988-06-20 | MOSFET device |
| DE3821065A DE3821065C3 (de) | 1987-06-22 | 1988-06-22 | Integrierte Schaltung mit einem Leistungs-MOSFET und einer Überlastschutzschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15347987A JPH0666472B2 (ja) | 1987-06-22 | 1987-06-22 | 過電流保護機能を備えたｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63318781A JPS63318781A (ja) | 1988-12-27 |
| JPH0666472B2 true JPH0666472B2 (ja) | 1994-08-24 |
Family
ID=15563471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15347987A Expired - Lifetime JPH0666472B2 (ja) | 1987-06-22 | 1987-06-22 | 過電流保護機能を備えたｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666472B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0266975A (ja) * | 1988-09-01 | 1990-03-07 | Fuji Electric Co Ltd | 半導体装置 |
| JP2806503B2 (ja) * | 1988-11-11 | 1998-09-30 | 三菱電機株式会社 | 半導体素子の短絡保護回路 |
| DE3908192A1 (de) * | 1989-03-14 | 1990-09-20 | Licentia Gmbh | Elektronische schuetzansteuerung |
| JPH087831Y2 (ja) * | 1989-07-21 | 1996-03-04 | 日本電気株式会社 | 過電流防止回路 |
| GB2234871A (en) * | 1989-07-25 | 1991-02-13 | Int Rectifier Corp | Power delivery circuit with over current detection |
| JPH0449854A (ja) * | 1990-06-15 | 1992-02-19 | Nec Corp | スイッチング電源回路 |
| JP2837054B2 (ja) * | 1992-09-04 | 1998-12-14 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
| JP3018816B2 (ja) * | 1993-02-22 | 2000-03-13 | 株式会社日立製作所 | 半導体素子の保護回路ならびにこれを有する半導体装置 |
| JP3857462B2 (ja) * | 1999-03-19 | 2006-12-13 | 株式会社東芝 | 交流スイッチ回路 |
| JP2001274402A (ja) * | 2000-03-24 | 2001-10-05 | Toshiba Corp | パワー半導体装置 |
| JP2003008020A (ja) * | 2001-06-21 | 2003-01-10 | Nec Kansai Ltd | 半導体装置 |
| JP5114818B2 (ja) * | 2001-08-13 | 2013-01-09 | ヤマハ株式会社 | 電流検出方法、電流検出回路及び過電流保護回路 |
| US7099135B2 (en) * | 2002-11-05 | 2006-08-29 | Semiconductor Components Industries, L.L.C | Integrated inrush current limiter circuit and method |
| US6865063B2 (en) * | 2002-11-12 | 2005-03-08 | Semiconductor Components Industries, Llc | Integrated inrush current limiter circuit and method |
| JP5138274B2 (ja) | 2007-05-25 | 2013-02-06 | 三菱電機株式会社 | 半導体装置 |
| JP2013062523A (ja) * | 2012-11-13 | 2013-04-04 | Mitsubishi Electric Corp | 半導体装置 |
| JP6157188B2 (ja) * | 2013-04-15 | 2017-07-05 | ラピスセミコンダクタ株式会社 | 半導体装置、電池監視装置および過電流遮断方法 |
| JP2015028969A (ja) * | 2013-07-30 | 2015-02-12 | 本田技研工業株式会社 | 半導体装置 |
| JP2014150275A (ja) * | 2014-04-04 | 2014-08-21 | Mitsubishi Electric Corp | 半導体装置 |
| JP6626267B2 (ja) * | 2015-04-10 | 2019-12-25 | シャープ株式会社 | 半導体装置 |
| JP6257554B2 (ja) * | 2015-05-08 | 2018-01-10 | 三菱電機株式会社 | 半導体装置 |
| GB2549934A (en) * | 2016-04-28 | 2017-11-08 | Reinhausen Maschf Scheubeck | Junction temperature and current sensing |
| JP6749184B2 (ja) | 2016-09-01 | 2020-09-02 | 日立オートモティブシステムズ株式会社 | 半導体装置 |
| JP6922563B2 (ja) * | 2017-08-31 | 2021-08-18 | 富士電機株式会社 | 半導体装置 |
| JP7295047B2 (ja) * | 2020-01-22 | 2023-06-20 | 株式会社東芝 | 半導体装置 |
-
1987
- 1987-06-22 JP JP15347987A patent/JPH0666472B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63318781A (ja) | 1988-12-27 |
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