WO2006114883A1 - 半導体装置 - Google Patents

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Abstract

【課題】　電流制限機能を持つ２端子通電素子を備えた半導体装置を提供する。 【解決手段】　ドレインが第１端子に接続され、ソースが第２端子に接続されたパワーＭＯＳＦＥＴに対して、そのゲートとドレインとの間を接続する抵抗手段、かかるパワーＭＯＳＦＥＴに流れる電流を検出する電流検出手段、上記電流検出手段の出力信号と基準信号とを比較する比較回路を設ける。上記比較回路の出力信号を受け、上記パワーＭＯＳＦＥＴのゲートとソース間に設けられた第１ＭＯＳＦＥＴによりパワーＭＯＳＦＥＴに流れる電流を制限し、上記第１端子と第２端子とを外部第１端子と外部第２端子とする。                                                                                                         

Description

明 細 書
半導体装置
技術分野
[0001] この発明は、半導体装置に関し、 2端子で電流制限機能を持つ半導体装置に適用 して有効な技術に関するものである。
背景技術
[0002] 半導体装置で構成された双方向スィッチの例として、特開平 04— 085956号公報 、特開平 11 - 224950号公報、特表平 11— 506267号公報がある。これらの双方 向スィッチは、制御信号によって電流を双方向に流すことができるようにするものであ る。
特許文献 1：特開平 04— 085956号公報
特許文献 2：特開平 11― 224950号公報
特許文献 3：特表平 11― 506267号公報
発明の開示
発明が解決しょうとする課題
[0003] 上記特許文献 1な!、し 3にお 、ては、 V、ずれも制御信号により電流スィッチを行うも のである。このため、上記制御信号を形成する制御回路ないし制御装置を必要とす るものである。本願発明者において、モーター等の焼損や異常回転保護のためにモ 一ターに流れる電流を監視して上記異常電流が流れな！/ヽようにする電流制限機能を 持つ 2端子通電素子の開発の検討において本願発明が成されるに至った。
[0004] この発明の目的は、電流制限機能を持つ 2端子通電素子を備えた半導体装置を提 供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細 書の記述および添付図面から明らかになるであろう。
課題を解決するための手段
[0005] 本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下 記の通りである。すなわち、ドレインが第 1端子に接続され、ソースが第 2端子に接続 されたパワー MOSFETに対して、そのゲートとドレインとの間を接続する抵抗手段、 かかるパワー MOSFETに流れる電流を検出する電流検出手段、上記電流検出手 段の出力信号と基準信号とを比較する比較回路を同じ半導体基板上に設ける。上記 比較回路の出力信号を受け、上記パワー MOSFETのゲートとソース間に設けた第 1 MOSFETによりパワー MOSFETに流れる電流を制限し、上記第 1端子と第 2端子 とを外部第 1端子と外部第 2端子とする。
発明の効果
[0006] 電流制限機能を持つ 2端子通電素子を得ることができる。
発明を実施するための最良の形態
[0007] 図 1には、この発明に係る 2端子通電素子の一実施例の等価回路図が示されてい る。この実施例の 2端子通電素子は、双方向通電可能な素子に向けられており、ある 規定電流以上の電流を流さな 、ようにすると!、う過電流抑制機能を有する。具体的 構成はドレイン（基板）を共通にした 2つの通電素子に縦型 MOSFETM1と M2を使 用し、力かる MOSFETM1と M2のソース電極はそれぞれ分離した構造となっている 。上記ソース電極は双方向通電素子の第 1端子 T1及び第 2端子 T2に接続される。
[0008] 上記双方向通電素子に流れる通電電流を観測するための検出用の縦型 MOSFE TM1
0及び M20がそれぞれの通電素子である MOSFETM1及び M2に並列に接続され る。同図では MOSFETM1と M10及び M2と M20は、ゲート及びドレインが共通化 され、ソースを 2つ有する素子として示されている。上記 MOSFETM10及び M20の ソースと上記第 1端子 T1及び第 2端子 T2との間にそれぞれに流れる電流値を電圧 変換する抵抗素子 R11及び R22が設けられる。この抵抗素子 R11と R21で発生した 電圧は、比較器 VC1、 VC2に供給される。比較器 VC1と VC2では、基準電圧と上 記電圧を比較して MOSFETMl l、 M21のゲート制御電圧を形成する。ダイオード D1及び D10は、上記 MOSFETM1及び M10のチャネル ドレイン間の pn接合で 構成されるボディダイオード (寄生ダイオード)である。同様にダイオード D2及び D20 は、上記 MOSFETM2及び M20のチャネル ドレイン間の pn接合で構成されるボ ディダイオード（寄生ダイオード)である。
[0009] 上記 MOSFETM11及び M21は、上記 MOSFETM1, M2が形成される同じ半 導体基板上に形成された横型 MOSFETにより構成される。この MOSFETMl 1及 び M21のドレイン ソース経路は、上記 MOSFETMl (M10)及び M2 (M20)のゲ 一トーソース間に接続される。そして、上記 MOSFETMl (M10)及び M2 (M20)の ゲートとドレインとの間には、それぞれ抵抗 R12及び R22が設けられる。上記抵抗 R1 1、 R21及び R12、 R22は、ポリシリコン（Poly-Si)層で形成される抵抗素子であり、上 記半導体基板上に形成される。
[0010] 上記比較器 VC1で形成されたゲート制御電圧は、通電素子 Ml (M10)を通る電 流経路 1の電流値が比較器 VC 1で設定された電流値となるように横型 MOSFETM 11のゲート電圧を制御する。つまり、 MOSFETM11は、上記ゲート電圧に従って抵 抗 R12に流れる電流を形成し、抵抗 R12での電圧降下を大きくして上記 MOSFET M1 (M10)のゲート ソース間電圧を小さくするように作用して上記電流経路 1での 電流値が所定電流以上になるのを抑制する。同様に、上記比較器 VC2で形成され たゲート制御電圧は、通電素子 M2 (M20)を通る電流経路 2の電流値が比較器 VC 2で設定された電流値となるように横型 MOSFETM21のゲート電圧を制御する。つ まり、 MOSFETM21は、上記ゲート制御電圧に従って抵抗 R22に流れる電流を形 成し、抵抗 R22での電圧降下を大きくして上記 MOSFETM2 (M20)のゲート ソ ース間電圧を小さくするように作用して上記電流経路 2での電流値が所定電流以上 になるのを抑制する。
[0011] 上記 MOSFETMl、 M10は、 nチャネル型の縦型 MOSFETから構成される。上 記 MOSFETMlと M10及び M2と M20は、それぞれの素子サイズが 1000 : 1のよう なサイズ比に設定されており、力かるサイズ比 1000 : 1に対応してパワー MOSFET Ml (M2)に流れる電流の約 1Z1000のような小さな電流が検出用 MOSFETMIO (M20)に流れるようにされる。このようにすることにより、上記電流経路 1及び 2に、か かる電流経路 1, 2に流れる電流を検出するための抵抗を設ける必要がなぐそこで の電圧降下及び電力ロスを無くすことができる。上記 MOSFETMl 1及び M21は、 上記 MOSFETMl, M10及び M2, M20とは、ドレインを電気的に分離する必要か ら nチャネル型の横型 MOSFEの MOSFETにより形成される。
[0012] 図 2には、この発明に係る 2端子通電素子の一実施例の具体的回路図が示されて いる。この実施例は、一方向通電に用いられる 2端子通電素子に向けられており、前 記同様にある規定電流以上の電流を流さな 、ようにすると 、う過電流抑制機能を有 する。比較器を除く各回路素子は、前記図 1の実施例と同様である。すなわち、具体 的構成はドレイン (基板)を第 2端子 T2，とし、ソースを第 1端子とする縦型 MOSFET Mlを通電素子として用いる。同図の 2端子通電素子を 2つ同じ半導体基板上に形 成することにより上記第 2端子 T2'間を接続して直列形態とし、 2つの 2端子通電素子 のソース側の端子 T1の
一方を上記第 1端子 T1とし、他方を第 2端子 T2とすれば前記図 1の双方向通電可 能な素子にすることができるものである。
[0013] 比較器 VC1は、抵抗 R13, 14及びMOSFETM12とM13から構成される。抵抗 R 13, 14は、抵抗 R11や R12と同様にポリシリコン層で構成される。上記抵抗 R13、 1 4の一端は上記第 2端子 T2'に接続される。上記抵抗 R13, 14の他端は上記 MOS FETM12, 13のドレインにそれぞれ接続される。上記 MOSFETM13は、ゲートとド レインが接続され、ソースが上記第 1端子 T1に接続される。 MOSFETM12のゲート は、上記 MOSFETM13のゲートに接続され、ソースが上記 MOSFETM10と抵抗 R11の接続点に接続される。上記 MOSFETM13のしきい値電圧 Vth3に対して、 上記 MOSFETM12のしきい値電圧 Vth2は小さく形成される。そして、 MOSFET M12のドレインは、 MOSFETM11のゲートに接続される。この MOSFETM11は 上記 MOSFETM1, M10のゲートとソース間にドレイン ソース経路が接続される。
[0014] 前記同様に上記 MOSFETM1と M10は、それぞれの素子サイズが 1000 : 1のよう なサイズ比に設定されており、力かるサイズ比 1000 : 1に対応してパワー MOSFET Ml (M2)に流れる電流 Ioの約 1Z1000のような小さな電流 Isが検出用 MOSFET M10に流れるようにされる。上記 MOSFETM12のゲートには、 MOSFETM13の しきい値電圧 Vth3に対応した電圧が供給されている。上記抵抗 R11で発生する電 圧を Vsとし、上記電流 Isが小さくて電圧 Vsが、 Vth3 -Vth2 >Vsのように小さいとき には MOSFETM12に流れる電流が比較的大きくて MOSFETM11のゲート電圧 を低くしてオフ状態にして 、る。
[0015] MOSFETM1に流れる電流路 1の電流 Ioが設定値付近になると、上記電流 Isも大 きくなつて抵抗 Rl lで発生する電圧を Vsが増大し、例えば Vth3 -Vth2≤Vsのよう なって、 MOSFETM12に流れる電流が減少してドレイン電圧が高くなつて MOSFE TM11がオン状態となり電流を流し始めると、抵抗 R12による電圧降下によって上記 MOSFETM1 (M10)のゲート，ソース間電圧の駆動電圧が低下して上記電流路 1 及び検出電流 Isのそれ以上の増加を抑制する。つまり、上記しきい値電圧 Vth3 , V th2及び電流 Isと抵抗 Rl 1により設定される任意の設定値を抑制電流とするような過 電流抑制動作を行わせることができる。
[0016] 図 3には、この発明に係る 2端子通電素子の他の一実施例の具体的回路図が示さ れている。この実施例は、前記図 2の実施例の変形例であり、比較器 VC1に MOSF ETM14が追加される。そして、 MOSFETM12〜M14は同じしきい値電圧 Vthを持 つように形成される。 MOSFETM14は、ゲートとドレインとが接続されてダイオード 形態とされ、上記 MOSFETM13のソースと第 1端子 T1の間に挿入される。この構 成では、 Vs=Vthのときに前記図 2の回路における Vth3 -Vth2 =Vsと同等の関係 が成立する。 MOSFETM 11を上記 MOSFETM 12のドレイン電圧で確実にオフ状 態にすることが必要なら、 MOSFETM11のしきい値電圧は、上記 MOSFETM12 〜M14のしき!/、値電圧 Vthよりも高!、しき!/、値電圧とされる。
[0017] 図 2及び図 3の 2端子通電素子では、第 2端子 T2'から第 1端子 T1に向力う電流通 路 1を流れる電流 Ioに対して、上記 MOSFETM10〜M13 (M14)及び抵抗R11, R13からなる制御回路によって、規定値以上の電流を流さないような過電流抑制機 能を持たせることができる。電流通路としては上記第 1端子から第 2端子 T2'に向かう 電流を上記ボディダイオード Dl, D10を通して流すことができる。しかしながら、この 電流は上記のような規定値以上の電流を流さないように抑制することができないので 、前記過電流抑制機能を有するものとして使用できない。
[0018] 図 4には、図 1の 2端子通電素子の動作を説明するための特性図が示されている。
同図においては、上記 MOSFETM1及び M2としてエンハンスメント型 MOSFETを 用いた例が示されている。第 2端子 T2に正電圧を印加し、第 1端子 T1を接地電位（ 0V)として電流通路 1に電流を流す場合、 MOSFETM 1のしきい値電圧 Vthと MOS FETM2のボディダイオード D2の順方向電圧 VF2とをカ卩えた電圧 Vth+VF2より高 い電圧を第 2端子 T2に加える。上記第 2端子 Τ2の電圧を上昇させるに伴い電流 Iが 増大する。そして、力かる電流値が抑制値に達すると上記制御回路が動作して電流 抑制動作を開始するので、上記第 2端子 Τ2の電圧を高くしても一定電流に制限され る。したがって、上記電流抑制値は上記電流通路 1での飽和電流値とされる。
[0019] 上記第 1端子 T1を接地電位 (OV)とし、第 2端子 Τ2に負電圧を印カロして電流通路 2に電流を流す場合、 MOSFETM2のしき!/、値電圧 Vthと MOSFETM1のボディダ ィオード D1の順方向 VF1とを加えた電圧 Vth+VFはり低い電圧 (負電圧）を第 2端 子 T2に加える。上記第 2端子 T2の電圧を低くさせるに伴い電流 Iが増大する。そして 、力かる電流値が抑制値に達すると上記制御回路が動作して電流抑制動作を開始 するので、上記第 2端子 T2の電圧を低くしても一定電流に制限される。したがって、 上記電流抑制値は上記電流通路 2での飽和電流値とされる。
[0020] この実施例の双方向通電素子は、大電流通電可能な双方向通電素子であり、所 望入力電圧以上で所望の電流値に飽和する特性を示すデバイスとしての特徴を持 つ。これはモーター等で規定電流以上流せないようにする保護回路とし、モーターの 異常回転や焼損を防止にするための電流抑制デバイスとして使用することができる。 モーターの場合には正転、逆転に対応するため入力電圧に対し対称な双方向通電 特性を有することが必要である。双方向の 2端子通電素子としては、上記電流通路 1 と電流通路 2の上記電流抑制が等しく設定することが重要である。この実施例のよう に 1つの半導体基板上に上記回路素子を構成しているので、制御回路を構成する素 子相互のプロセスバラツキが相殺されて、仮に MOSFETM1と M2にプロセスバラッ キが発生しても上記制御回路での制御動作によって正負対称的な電流 電圧特性 を得ることができる。
[0021] 上記双方向通電素子においては、上記のように 2 (Vth+VF)のようなオフセット電 圧を持つ。このオフセット電圧を利用したスィッチ機能を持たせるようにしてもよい。つ まり、第 1端子 T1と第 2端子 T2の両電圧差が上記 2 (Vth+VF)よりも小さいときには 、電流が流れないので電流通路が遮断された状態にすることができる。そして、上記 電圧以上になると上記規定以上の電流を流さないようにする電流抑制動作を行わせ ることがでさる。 [0022] 図 5には、図 1の 2端子通電素子の動作を説明するための他の特性図が示されてい る。同図においては、上記 MOSFETM1及び M2としてデイブレツシヨン型 MOSFE Tを用いた例が示されて 、る。小さな電圧でも電流が双方向に流れるようにするため には、上記オフセット電圧が小さい程よい。したがって、デイブレツシヨン型 MOSFET を用いることにより、上記オフセット電圧をボディダイオード D1又は D2の順方向電圧 VFのように小さくすることができる。
[0023] 図 6には、図 5のデイブレツシヨン型 MOSFETを用いることの説明図が示されている 。図 6 (A)のように一般的なデイブレツシヨン型 MOSFETの使用方法のようにゲートと ソースとを接続した場合には特別な制御回路が不要である反面、オン抵抗値が大き く，ゲート，ソース間電圧が 0Vのときの電流 Ioに上記抑制電流値が決まってしまう。し たがって、大きな電流を得るようにするにはチップ面積が大きくなつてしまう。
[0024] 図 6 (B)においては、本願のように制御回路によりゲート電圧を制御してデイブレツ シヨン型 MOSFETを動作させるものである。この構成では、オン抵抗値が小さぐ点 線で示すように本来の飽和電流が大きぐその範囲内で任意に制限値を設定するも のであるので、小さなチップ面積で大きな電流を流すようにすることができる。
[0025] 図 7には、この発明に係る 2端子通電素子の一実施例の概略チップレイアウト図が 示されている。半導体基板上に前記電流通路 1を構成する縦型 MOSFETTM1 (M 10)と、それに流れる電流を検知してゲート電圧を制御する制御回路 1を設ける。ま た、前記電流通路 2を構成する縦型 MOSFETTM2 (M20)と、それに流れる電流を 検知してゲート電圧を制御する制御回路 2を設ける。上記のように同じ半導体基板に 上記 2つの 2端子通電素子を搭載することにより、上記両回路の MOSFETM1 (Ml 0)と M2 (M20)のドレイン (T2' )が半導体基板によって共通に接続され、上記 ΜΟ SFETM1と Μ2の 2つのソースが上記第 1端子 Τ及び第 2端子 Τ2に接続されて 2端 子通電素子とされる。上記 MOSFETM10は、上記制御回路 1が形成されるエリアに 配置するものであってもよい。同様に MOSFETM20も上記制御回路 2が形成される エリアに配置するものであってもよい。
[0026] 図 8には、この発明に係る 2端子通電素子の一実施例の組立構造図が示されてい る。この実施例は、図 1 (図 7)に示した双方向通電素子が TO— 220外形の半導体 デバイスとされる。この場合、 TO— 220パッケージの 3つの端子のうち、両側の端子 を第 1端子 T1及び第 2端子 T2とし、中央の端子 (Τ2' )はダミーとされる。つまり、力 力る端子 T2'は電気的にはオープンにされ、上記 MOSFETMl、 M2のドレインで ある基板には接続されな ヽ。この端子 (T2' )は必要な ヽので削除な ヽし省略してもよ い。また、図 2の実施例のように一方向通電に用いられる 2端子通電素子とする場合 には、上記端子 (Τ2' )を上記 MOSFETM1 (M10)のドレインである半導体基板に 電気的に接続して第 2端子 T2'とし、ソースに接続された一方の端子を第 1端子 T1と すればよい。この場合には、端子 Τ2はダミー端子とされ、削除又は省略してもよい。
[0027] 図 9は、本発明の一実施の形態である 2端子通電素子の一例を示した平面図であ り、図 10は、図 9の 2端子通電素子の断面を複合的に示した断面図である。図 9は、 前記図 7の半導体基板 1の半分が例示的に示されている。この実施例では半導体基 板 1の半分の領域にセル領域 1Aと周辺回路領域 1Bとを有する。セル領域 1Aには、 上記 MOSFETM1及び M10が形成される。周辺回路領域 1Bには、制御回路 1が 形成されている。ソース電極 10の中央部にはソースパッド Sが形成されている。上記 ソースパッド Sには金ワイヤ等インナーリードが接続され半導体装置のパッケージ外 のアウターリードに接続される。
[0028] 半導体基板 1の主面には η型ェピタキシャル層 2が形成される。図示はしないが、 半導体基板 1の裏面側にはドレイン電極 Dが形成され、 η型領域を介して η型ェピ タキシャル層 2に電気的に接続される。半導体基板 1の主面つまり η型ェピタキシャ ル層 2の主面には、シリコン酸ィ匕膜からなる厚いフィールド絶縁膜 3が形成される。フ ィールド絶縁膜 3は、たとえば LOCSO (Local Oxidation of Silicon)法により形成され る。また、フィールド絶縁膜 3の下部には p+型ゥエル領域 4が形成されている。本実施 の形態では LOCSO法によるフィールド絶縁膜 3を例示して 、るが、浅溝または U溝 等のトレンチ (溝）内にシリコン酸ィ匕膜が埋め込まれた構造の素子分離構造としてもよ い。
[0029] フィールド絶縁膜 3が形成されていない n型ェピタキシャル層 2の主面は、縦型 M OSFETの活性領域として機能し、縦型 MOSFETM1 (M10)、横型 MOSFETM1 の能動素子が形成される。一方、フィールド絶縁膜 3が形成された領域には、そのフ ィールド絶縁膜 3上に抵抗 Rl 1 , R12等が形成される。
[0030] セル領域 1Aの縦型 MOSFETM1及び M10は、 nチャネル型の 2重拡散構造 MO SFETである。本実施の縦型 MOSFETでは、セル領域 1Aには数十万セルの MOS FETM1が形成され、数 A以上の負荷電流を制御することが可能である。しかしこれ に限定されず、数百万セルのトランジスタが形成されてもよい。この場合、電流容量 はさらに大きくなる。
[0031] セル MOSFETM1は、 n型ェピタキシャル層 2の主面上のゲート絶縁膜 5を介して 形成されたゲート電極 6と、ゲート電極 6の両側の n—型ェピタキシャル層 2の主面に形 成された半導体領域とを有する。半導体領域は、 n+型半導体領域 7とそれを囲む p 型半導体領域 8とからなる 2重拡散構造を有する。ゲート絶縁膜 5は、たとえばシリコ ン酸ィ匕膜であり、熱酸化法により形成される。ゲート電極 6は、たとえば多結晶シリコ ン膜からなり、各セル MOSFETM1に共通に一体として形成される。図示はしない がゲート電極 6の平面形状はメッシュ型で構成され、例えば 8角形の開口を有するパ ターンである。なお、開口形状は 8角形に限定されず、 6角形等の多角形あるいは丸 形でも良い。そして、上記ゲート電極 6の平面形状はメッシュ型に限られずストライプ 型でも良い。
[0032] n型半導体領域 7はセル MOSFETM1のソース領域として機能し、 p型半導体領 域 8は MOSFETM1のチャネル領域として機能する。また、 n型ェピタキシャル層 2 は MOSFETM1のドレイン領域として機能する。つまり、 MOSFETM1のチャネル は n型半導体領域 7と n型ェピタキシャル層 2との間の p型半導体領域 8であって、 ゲート電極 6の直下に形成される。負荷電流は、半導体基板 1のドレイン力 n—型ェ ピタキシャル層 2、 p型半導体領域 8のチャネル領域、 n+型半導体領域を介して半導 体基板 1の表面側の上記ソース領域 7に流れることとなる。
[0033] MOSFETM1のゲート電極 6を覆って、たとえばシリコン酸ィ匕膜からなる絶縁膜 9が 形成されている。絶縁膜 9上にはソース電極 10がー面に形成される。ソース電極 10 は、セル領域 1Aのほぼ全面に形成され、各セル MOSFETM1に共通である。ソー ス電極 10は、たとえばアルミニウム膜からなり、ゲート電極 6の 8角形の開口を介して n+型半導体領域 7と p型半導体領域 8とに接続される。つまり、 MOSFETM1のチヤ ネル領域はソース電位に保持される。セル領域 1Aの周辺にはゲート電極 6の引き出 し領域 11が形成される。引き出し領域 11には、絶縁膜 9を介してゲートフィンガ 12が 接続される。ゲートフィンガ 12は、ソース電極 10と同時に加工されて形成され、たとえ ばアルミニウム膜からなる。
[0034] 図 9および図 10には図示しないが、検出 MOSFETM10も形成される。 MOSFET M 10は上記 MOSFETM 1と同様な構成を有し、 MOSFETM 1を流れる負荷電流 のモニタのために形成される。検出 MOSFETM10は前記セル MOSFETM1が 10 00個に対し 1個の割合で形成され、 MOSFETM1に並列に接続されるように配置さ れる。また、図 9および図 10には示さないが、 MOSFETM 11のソース側には前記抵 抗 R11が接続され、 MOSFETM10のドレイン電流 Isを電圧信号に変換する。
[0035] 周辺回路領域 1Bのフィールド絶縁膜 3が形成されていない領域には、 MOSFET Mi l等が形成されている。この MOSFETM 11は、 nチャネル型の横型 MOSFET であり、 n型ェピタキシャル層 2の主面に形成された p—型ゥエル領域 13に形成されて いる。 P—型ゥヱル領域 13は、 MOSFETM 1のチャネル領域として機能する。上記 p— 型ゥエル領域 13は、フィールド絶縁膜 3下部の p+型ゥエル領域 4に接続され、かかる p+型ゥヱル領域 4を介して MOSFETM1のチャネル領域である p型半導体領域 8と 電気的に接続される。
[0036] 上記 MOSFETM11は、 p—型ゥエル領域 13上のゲート絶縁膜 5を介して形成され たゲート電極 6と、ゲート電極 6の両側のソース領域およびドレイン領域とを有する。 MOSFETM11のゲート電極 6は、 MOSFETM1と同様に多結晶シリコン膜からなり 、絶縁膜 9で覆われている。 MOSFETM 11のソース領域は、 n+型半導体領域 14と その n+型半導体領域 14の中央部に配置された p+型半導体領域 15とからなる。 p+型 半導体領域 15は、その底面で p—型ゥエル領域 13と接続される。 n+型半導体領域 14 と P+型半導体領域 15とは、絶縁膜 9上に形成されたソース電極 16に接続される。ま た、ソース電極 16は、例えば図 9に示すように共通配線 COMを介して MOSFETM 1ソース電極 10に接続される。つまり、 MOSFETM11のソースおよびチャネルは、 MOSFETM1と同様にソース電位に維持される。
[0037] MOSFETM11のドレイン領域は、 n型半導体領域 17および n+型半導体領域 18 とからなる。 n—型半導体領域 17は、 n型半導体領域 18よりもチャネル側に配置され 、いわゆる LDD (Lightly Doped Drain )構造をなす。抵抗 R11は、周辺回路のフィー ルド絶縁膜 3上に形成される。抵抗 R11は多結晶シリコン膜で構成され、たとえばィ オン注入法により n型不純物が導入されて抵抗素子とされる。
[0038] 図 11には、この発明に係る 2端子通電素子の他の一実施例の概略チップレイアウト 図が示さている。この実施例の半導体チップは、前記図 2又は図 3に対応した一方向 通電に向けられた 2端子通電素子である。チップ右側大半の領域に前記 MOSFET Ml及び M10が形成され、左側に制御回路を構成する MOSFETMl l〜M14、抵 抗 R11〜R14が形成される。上記 MOSFETM10は、そのソースを抵抗 R11の一端 に接続するために抵抗 R11に隣接して配置される。そして、半導体基板の裏面は第 2端子 T2，に接続され、基板表面のソースパッドは第 1端子 T1に接続される。
[0039] 例えば、 J FETが規定電圧でピンチオフし電流飽和する特性を利用して前記と同 様な 2端子通電素子を構成することが考えられる。しかし、 J—FETにおいてはピンチ オフ電圧や飽和電流は拡散層ゃ通電経路の距離 (幅)濃度プロファイルにより決まり 製造ばらつきの影響が大きく反映されてしまう。このため飽和電流値の高精度化した 2端子通電素子としては性能が劣るものとなって実用的ではな 、。この発明に係る双 方向に通電特性を有する 2端子デバイスにおいては、内蔵した制御回路の働きによ つて規定電圧時に規定電流値に飽和する電流特性を持ち、その規定値は通電素子 特性の製造ばらつきの影響を最小限にすることが可能となる。また、この発明に係る 2端子デバイスにおいては、前記規定電圧、電流を高精度に任意の値に制御可能で ある。
[0040] 前記特許文献 1な!ヽし 3のような素子では、電圧制御を行!ヽオン、オフスィッチを行 うものである力 この発明に係る 2端子の双方向通電素子を形成するため MOSFET のゲート端子は抵抗素子を介しドレイン端子と結合する。この場合、ゲート電圧はドレ イン電圧と同じとなりピンチオフ及び電流が飽和することはない。よって MOSFETの しき 、値電圧分のオフセット電圧を持った抵抗スィッチとしての動作も行うようにする ことができる。また双方向通電特性を実現するため 0V電圧に対し対称となる電流特 性が必要なためドレインを共通とした 2つの縦型 MOSFETでの各ソース電極がそれ ぞれ外部端子と接続される電極構造とされる。
[0041] J FETと同様縦型 MOSFETについても飽和電流値や飽和電圧（ピンチオフ電 圧）は、ゲートとソースを接続して定電流動作を行わせるようとすると、しきい値電圧の 製造ばらつき等に大きく影響を受け高精度の抑制電流の制御は困難である。この発 明では、縦型 MOSFETを用いることで比較的小さ 、チップサイズで高電流通電特 性を実現し、電流飽和特性は同一基板上に製作した縦型 MOSFETと同一導電型 の横型 MOSFET
絶縁膜上に堆積したポリシリコン層（Poly-Si)にイオンをドープした抵抗素子で構成さ れる制御回路により、上記高精度の抑制電流の制御を可能にするものである。
[0042] 本願発明においては、双方向通電素子又は一方向電流通電素子において電流通 電素子自体の製造ばらつきの影響を最小限にすることが可能となりピンチオフ電圧 及び飽和電流値の高精度化を安価に実現することが出来る。また、通電素子の性能 を変えることなく飽和電流値の設定を任意に決定することが可能となり素子バリエ一 シヨンの展開が容易となる。双方向通電素子に向けた MOSFETを使用する場合に ドレイン共通構成 (基板)することで 1チップ構成が実現可能となり、小型化、低価格 化を容易にすることが可能となる。通電素子にデイブレツシヨン縦型 MOSFETを適 用することでオフセット電圧を小さくすることができ、電流、電圧特性を改善することが 可能となる。そして、本発明に係る 2端子通電素子を用いることにより、双方向通電を 必要とする負荷を過電流力 保護する手段を容易に実現できシステム信頼性を向上 させることが可會となる。
[0043] 以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明した 力 本発明は、前記実施形態に限定されるものではなぐその要旨を逸脱しない範囲 において種々変更可能である。例えば、抵抗 R11による高精度の電流制限動作を行 うために、抵抗 R11自身のプロセスバラツキ、 MOSFETM12〜M13のプロセスバラ ツキ及び Mlと M10の相対的なプロセスバラツキを補正するように、抵抗 R11には公 知のトリミング機能を設けるものであってもよい。例えば、レーザー光線の照射によつ て部分的な配線経路の切断によって抵抗値を修正するもの、ヒューズ手段の切断に より形成される信号によってスィッチ MOSFETを切り替えて抵抗値を修正するもの 等のような種々の実施形態を採ることができる。パワー MOSFETM1, M2のソース 側に微小抵抗を接続して、それを検出用抵抗 Rl 1として用いるものであってもよ ヽ。 この場合には、検出 MOSFETMIO, M20を省略することができる。 MOSFETは、 必要な電流が得られるのであれば横型 MOSFETであってもよい。この発明は、電流 制限機能を持つ 2端子デバイスとし、モーター等のように負荷回路の過電流保護素 子として広く利用することができる。
図面の簡単な説明
[0044] [図 1]この発明に係る 2端子通電素子の一実施例を示す等価回路図である。
[図 2]この発明に係る 2端子通電素子の一実施例を示す具体的回路図である。
[図 3]この発明に係る 2端子通電素子の他の一実施例を示す具体的回路図である。
[図 4]図 1の 2端子通電素子の動作を説明するための特性図である。
[図 5]図 1の 2端子通電素子の動作を説明するための他の特性図である。
[図 6]図 5のデイブレツシヨン型 MOSFETを用いることの説明図である。
[図 7]この発明に係る 2端子通電素子の一実施例を示す概略チップレイアウト図であ る。
[図 8]この発明に係る 2端子通電素子の一実施例を示す組立構造図である。
[図 9]この発明の一実施の形態である 2端子通電素子の一例を示した平面図である。
[図 10]図 9の 2端子通電素子の断面を複合的に示した断面図である。
[図 11]この発明に係る 2端子通電素子の一実施例を示す概略チップレイアウト図であ る。
符号の説明
[0045] Ml, Μ2· ··パワー MOSFET、 Mi l, Μ21· ··検出 MOSFET、 Μ11〜Μ14· ··Μ OSFET、 R11〜R14"'抵抗、
1…半導体基板、 1Α· ··セル領域、 IB…周辺回路領域、 2〜n型ェピタキシャル層 、 3· ··フィールド絶縁膜、 Φ ··ρ+型ゥエル領域、 5…ゲート絶縁膜、 6…ゲート電極、 ァ… 型半導体領域、 8· ··ρ型半導体領域、 9…絶縁膜、 10· ··ソース電極、 11…ゲ ート引き出し領域、 12· ··ゲートフィンガ、 13· ··ρ—型ゥエル領域、 14· ··η+型半導体領 域、 15· ··ρ+型半導体領域、 16· ··ソース電極、 17· η—型半導体領域、 18· ··η+型半 導体領域、 19···配線、 COM…共通配線。

Claims

請求の範囲
[1] 第 1端子と、
第 2端子と、
上記第 1端子にドレインが接続され、上記第 2端子にソースが接続されたパワー M OSFETと、
上記パワー MOSFETに流れる電流を検出する電流検出手段と、
上記パワー MOSFETのゲートと上記第 1端子との間に設けられた抵抗手段と、 上記電流検出手段の出力信号と基準信号とを比較する比較回路と、
上記比較回路の出力信号がゲートに供給され、上記パワー MOSFETのゲートとソ ース間にドレイン一ソース経路が接続された第 IMOSFETとを備え、
上記第 1端子と第 2端子とを外部第 1端子と外部第 2端子としてなることを特徴とす る半導体装置。
[2] 請求項 1において、
上記パワー MOSFETは、縦型 MOSFETにより構成され、縦型 MOS構造のセル が複数個から構成され、
上記電流検出手段は、上記パワー MOSFETのセル数の lZm力 なる複数個の 上記縦型 MOS構造のセルから構成され、上記パワー MOSFETとゲート及びドレイ ンがそれぞれ共通接続された検出 MOSFETと、上記検出 MOSFETのソースと上 記第 2端子との間に設けられた第 1抵抗素子力 なることを特徴とする半導体装置。
[3] 請求項 2において、
上記パワー MOSFET及び検出 MOSFETは、縦型構造の MOSFETにより構成 され、
上記第 IMOSFETは、横型構造の MOSFETにより構成されてなることを特徴とす る半導体装置。
[4] 請求項 3において、
上記比較回路は、
上記第 1端子に一端が接続された第 2抵抗素子及び第 3抵抗素子と、 上記第 2抵抗素子の他端にドレインが接続され、ソースが上記第 2端子に接続さ れた第 2MOSFETと、
上記第 3抵抗素子の他端にドレインが接続され、ソースが上記検出用 MOSFE Tのソースと上記第 1抵抗素子の接続点に接続され、上記第 2MOSFETよりもしきい 値電圧が小さくされた第 3MOSFETとからなり、
上記第 3MOSFETのドレインが上記第 1MOSFETのゲートに接続されてなる ことを特徴とする半導体装置。
[5] 請求項 3において、
上記比較回路は、
上記第 1端子に一端が接続された第 2抵抗素子及び第 3抵抗素子と、 上記第 2抵抗素子の他端にドレインが接続され、ソースに定電圧素子を介して 上記第 2端子に接続された第 2MOSFETと、
上記第 3抵抗素子の他端にドレインが接続され、ソースが上記検出用 MOSFE Tのソースと上記第 1抵抗素子の接続点に接続され、上記第 2MOSFETと同じしき V、値電圧の第 3MOSFETとからなり、
上記第 3MOSFETのドレインが上記第 1MOSFETのゲートに接続されてなる ことを特徴とする半導体装置。
請求項 3において、
[6] 請求項 5において、
上記定電圧素子は、ダイオード接続され、上記第 2及び第 3MOSFETと同じ構造 の第 4MOSFETであることを特徴とする半導体装置。
[7] 請求項 3において、
上記パワー MOSFET、検出 MOSFET、第 1抵抗素子、第 1MOSFET及び比較 回路をそれぞれ有する第 1回路と第 2回路を備え、
上記第 1回路と第 2回路は、同じ半導体基板に形成されて上記第 1端子が上記半 導体基板により共通接続され、
上記第 1回路及び第 2回路のそれぞれの第 2端子が外部第 1端子と外部第 2端子さ れてなることを特徴とする半導体装置。
[8] 請求項 7において、 上記比較回路は、
上記第 1端子に一端が接続された第 2抵抗素子及び第 3抵抗素子と、 上記第 2抵抗素子の他端にドレインが接続され、ソースが上記第 2端子に接続さ れた第 2MOSFETと、
上記第 3抵抗素子の他端にドレインが接続され、ソースが上記検出用 MOSFE Tのソースと上記第 1抵抗素子の接続点に接続され、上記第 2MOSFETよりもしきい 値電圧が小さくされた第 3MOSFETとからなり、
上記第 3MOSFETのドレインが上記第 1MOSFETのゲートに接続されてなる ことを特徴とする半導体装置。
[9] 請求項 7において、
上記比較回路は、
上記第 1端子に一端が接続された第 2抵抗素子及び第 3抵抗素子と、 上記第 2抵抗素子の他端にドレインが接続され、ソースに定電圧素子を介して 上記第 2端子に接続された第 2MOSFETと、
上記第 3抵抗素子の他端にドレインが接続され、ソースが上記検出用 MOSFE Tのソースと上記第 1抵抗素子の接続点に接続され、上記第 2MOSFETと同じしき V、値電圧の第 3MOSFETとからなり、
上記第 3MOSFETのドレインが上記第 1MOSFETのゲートに接続されてなる ことを特徴とする半導体装置。
請求項 3において、
[10] 請求項 8において、
上記パワー MOSFET及び検出用 MOSFETは、デイブレツシヨン型とされてなるこ とを特徴とする半導体装置。
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