JP2004228317A

JP2004228317A - 半導体記憶装置

Info

Publication number: JP2004228317A
Application number: JP2003013801A
Authority: JP
Inventors: Hiroki Wake; 宏樹和気
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2003-01-22
Filing date: 2003-01-22
Publication date: 2004-08-12
Also published as: US20040165451A1; CN100538911C; US6980475B2; CN1542859A

Abstract

【課題】テスト動作モードでの端子リーク電流を低減した半導体記憶装置の提供。
【解決手段】動作モードでの端子リーク電流を低減するために、テスト用外部端子に接続した静電気的なノイズが印加した時ＩＣを保護するための保護トランジスタのゲート電極となるポリシリコン層をドレイン端にオーバーラップさせたレイアウトにし静電耐圧保護トランジスタのブレークダウン電圧を向上させることを特徴としている。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、電気的に書き換え可能な不揮発性半導体メモリ集積回路（以下、ＥＥＰＲＯＭとする）に関する。また、通常動作モードとは異なるテスト用動作モードを備えており、所定の外部端子に通常動作モードで推奨する電圧以上の電圧を印加することでテスト用動作モードに切り替えることのできる回路を備えた半導体記憶装置に関する。
【０００２】
【従来技術の説明】
半導体記憶装置において、外部端子に高電圧を印加することによってテスト用動作モードに切り替わる機能を有するものが存在する。ここで示した高電圧とは、通常動作モードで印加する範囲の電源電圧より高い電圧を示しており、たとえば該ＩＣの最大動作電源電圧が５Ｖであるならば、５Ｖ超の電圧を示しており一般的には１０Ｖ程度の電圧を印加するものである。
【０００３】
該機能を実現するために、高電圧を検出するための電圧検出回路を内蔵している。前述の例においては該電圧検出回路の検出電圧を５Ｖ超１０Ｖ未満（一般的には９Ｖ）となるよう設定することで所定の外部端子に１０Ｖの電圧を印加することで電圧検出回路が検出信号を出力しテスト用動作モードに切り替えることができる。検出電圧は最大動作電源電圧の仕様、使用する半導体プロセスのデバイス特性により決定するため前述の例以外の電圧条件となることも考えられる。
【０００４】
高電圧を印加する外部端子は、テスト用動作モードを検出することを唯一の目的とし他の機能を有しない専用の端子である。また、該外部端子は電源電圧印加端子であり、電源電圧印加の目的とテスト用動作モードに切り替えるための電圧検出機能を兼用する端子とすることも可能である。また、該外部端子は入力端子または出力端子または入出力端子であり、該端子に割り当てられた機能とテスト用動作モードに切り替えるための電圧検出機能を兼用する端子とすることも可能である（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開２００２−１５５９９号公報（第２−４貢、第１図）
【０００６】
【発明が解決しようとする課題】
従来のテスト用動作モード検出のため電圧検出回路は以下のような問題がある。
【０００７】
図２はテスト用動作モード検出機能を有した外部端子２１、テスト用動作モード用電圧検出回路２３、静電気的なノイズが印加した時にＩＣを保護するための保護トランジスタ２２を示したブロック図である。
【０００８】
図３は一般的な従来の電圧検出回路を示す回路図である。テスト用動作モードに切り替えるために高電圧を印加するパッド３１、ｎ個のＮＭＯＳトランジスタ３２、抵抗３３、インバータ３４から構成されている。パッド３１とグランド電圧との間に直列にＮＭＯＳトランジスタ３２と抵抗３３が接続されており、抵抗３３のハイ電圧側がインバータ３４の入力となっている。この回路ではパッド３１に直列接続されたｎ段分のＮＭＯＳトランジスタ３２の閾値電圧の合計（ｎ×Ｖｔｈ）よりも高い電圧が印加されるとインバータ３４が反転し、出力はＨレベルからＬレベルに変化しテスト用動作モードに切り替わる。
【０００９】
図２に示した保護トランジスタ２２は、一般的にＮＭＯＳでありゲート電圧とソース電圧をグランド、ドレイン電圧をパッドに接続したオフトランジスタである。該保護トランジスタのＭＯＳ構造は電圧検出回路で用いたＮＭＯＳトランジスタよりもオフトランジスタのドレインブレークダウン耐圧が低いＭＯＳ構造のトランジスタを用いることによって、保護すべき内部トランジスタより先に保護トランジスタでブレークダウンし内部回路を保護する機能を有している。
【００１０】
該保護トランジスタのドレイン電圧は、前述のとおり電圧検出回路のパッドに接続されたＮＭＯＳのドレインにも接続されている。
【００１１】
このため保護トランジスタのドレインブレークダウン耐圧は、電圧検出回路の検出電圧よりも低い電圧に設定する必要がある。仮に検出電圧を保護トランジスタのドレインブレークダウン耐圧より高く設定した場合、該ブレークダウン耐圧以上の電圧を印加しても保護トランジスタでブレークダウンを起こし、ブレークダウン耐圧以上の電圧はかからないため電圧検出回路は検出することができず、それはすなわちテスト用動作モードに切り替えることができないことを示している。
【００１２】
図４は、パッドに印加する電圧と電圧検出回路の直列に接続したＮＭＯＳトランジスタに流れる電流の関係を示したグラフである。
【００１３】
パッドに電圧を印加する電圧を高くすると電圧に応じた電流が電圧検出回路に流れ、検出電圧（ｎ×Ｖｔｈ）を印加すると前述のとおりテスト用動作モードに切り替わる。検出電圧より低い電圧では検出電流より少ない電流が電圧検出回路には流れる。
【００１４】
通常動作モードの電源電圧範囲において、該電流は端子のリーク電流となり一般的に該リーク電流はＥＥＰＲＯＭのＩＣ仕様として一定電流値以下にする必要がある。特に低温時においてリーク電流は大きくなることから通常動作モードでの電源電圧範囲におけるリーク電流は製品として重要な要素となるものである。
【００１５】
さらに検出電圧を高くすると最大動作電圧におけるリーク電流は少なくなり、検出電圧を低くすると最大動作電圧におけるリーク電流は多くなる。つまりリーク電流を少なくするためにはできる限り検出電圧を高く設定することが不可欠である。
【００１６】
該電圧検出回路の設定可能な検出電圧の上限は、前記保護用オフトランジスタのドレインブレークダウン耐圧によって制限されるため該ドレインブレークダウン耐圧を高くする必要がある。
【００１７】
しかし、該ドレインブレークダウン耐圧はＭＯＳのゲート酸化膜厚やドレインの拡散濃度、フィールドの濃度をはじめとする半導体プロセスによって決定されるものであり、既に形成された半導体プロセスを使用する場合において容易にドレインブレークダウン耐圧のみを高くすることは不可能である。
【００１８】
リーク電流が多くなる問題は、動作温度範囲が広く、特に低温で動作可能なＩＣにおいて問題となる場合が多い。
【００１９】
また、通常動作モードでの電源電圧範囲が広く、特に最大動作電圧の高いＩＣにおいて問題になる場合が多い。
【００２０】
また、保護トランジスタとして使用するオフトランジスタのドレインブレークダウン耐圧が低い場合、特に問題となる場合が多い。
【００２１】
また、電圧検出回路を構成するＮＭＯＳトランジスタのサブスレッショルド電流が多い場合、特に問題になることが多い。
【００２２】
【課題を解決するための手段】
そこで本発明は、上記問題を解決するために以下の手段を用いた。
本願発明にかかる半導体記憶装置は、テスト用動作モードに切り換える為の電圧が印加される外部端子と、前記外部端子と接地電位間に接続された保護トランジスタと、前記外部端子の電圧を検出し、テスト用動作モードに切り換える信号を出力する電圧検出回路と、を有し、前記保護トランジスタは、ドレイン領域がゲート電極で囲まれていることを特徴とする。
【００２３】
さらに、前記電圧検出回路は、前記外部端子と接地電位の間に直列に接続された複数のＭＯＳトランジスタを有し、前記直列に接続されたＭＯＳトランジスタ間の接続点から前記信号を出力するものであり、前記外部端子に接続された前記ＭＯＳトランジスタは高耐圧ＭＯＳトランジスタであることを特徴とする。
【００２４】
【本発明の実施の形態】
本発明の実施の形態を説明する。図１は、ドレインブレークダウン耐圧を高くすることを目的とした保護トランジスタの平面図である。
【００２５】
図１に記したトランジスタは電気的にメタル電極１２に接続されたゲート電極１３により電気的に分離されたドレイン領域１０とソース領域１１にそれぞれコンタクト１４を配置し、ドレイン領域１０とソース領域１１を、それぞれコンタクト１４を介してメタル電極１２に接続して所望の電気特性を得るものである。
【００２６】
このトランジスタは外部端子に直接接続されているため、外部からのノイズが直接印加されノイズ耐性に優れた特性を有する。
【００２７】
本発明ではドレイン領域１０をゲート電極１３で囲んだ構成とした。本構成を用いることによりドレイン領域１０と素子分離領域との電気的な分離は、チャネル長方向端部のゲート電極１３の電界効果を有するジャンクションダイオードで保たれているため、ノイズや静電気の電流経路の均一性が得られている。これによりドレインブレークダウン耐圧を向上させることができる。
【００２８】
テスト用動作モードの切り替えを用とした電圧検出回路が備えられた外部端子の保護トランジスタに本発明によるトランジスタレイアウトを採用することにより、該電圧検出回路の検出電圧を高く設定することができ、延いては端子リーク電流を低減させた回路を実現することができるものである。
【００２９】
本発明は、保護トランジスタのゲート領域となるレイアウトを変更する簡易な修正により、結果として端子リーク電流を容易な手段にて実現することが可能である。半導体プロセスのプロセスバイアスを一切変更することがなく目的を達成できる。
【００３０】
図５に、本発明を適用した実施例を示す。図５はテスト用動作モードに切り替えるための高電圧を印加する外部端子５１、該外部端子５１に接続した静電気的なノイズが印加した時ＩＣを保護するための保護トランジスタ５２、テスト用動作モードに切り替えるための高電圧を検出するための電圧検出回路５３で構成している。
【００３１】
電圧検出回路５３は、外部端子にＮＭＯＳトランジスタ５４のドレインが接続されており、該ＮＭＯＳトランジスタ５４のソースには飽和結線されたＰＭＯＳトランジスタ５５が接続されており、該ＰＭＯＳトランジスタ５５のドレインにはＰＭＯＳトランジスタ５６が接続されており、該ＰＭＯＳトランジスタ５６のゲート電圧はグランドである。該ＰＭＯＳトランジスタ５６のドレインはＮＭＯＳデプレッショントランジスタ５７が接続され該ＮＭＯＳデプレッショントランジスタ５７のゲート電圧はグランドであり、一定電流５９を流すことができる。ＰＭＯＳトランジスタ５６は、ＮＭＯＳトランジスタ５４とＰＭＯＳトランジスタ５５とによって発生する電圧分がバックゲート電圧となりＰＭＯＳトランジスタ５６の閾値電圧は高くなる。外部端子にバックゲート効果分を考慮したＰＭＯＳトランジスタ５６の閾値以上の電圧を印加するとＰＭＯＳトランジスタ５６にオン電流が流れる。該オン電流が前記一定電流５９よりも大きくなると、インバータ５８の出力はＨレベルからＬレベルに変化し、テスト用動作モードに切り替わる。
【００３２】
ＮＭＯＳトランジスタ５４は高耐圧ＭＯＳで構成されており、該トランジスタのドレインジャンクションブレークダウン耐圧は一般的に２０Ｖ程度と高い。
【００３３】
前記保護トランジスタ５２は低耐圧ＭＯＳで構成されており、一般的には該トランジスタのドレインジャンクションブレークダウン耐圧は１２Ｖ程度である。本発明によるレイアウト構成を使用した保護トランジスタを用いることによりドレインジャンクションブレークダウン耐圧は１Ｖあるいは３Ｖ程度向上させることができる。
【００３４】
【発明の効果】
以上、本願発明によれば、テスト動作モードでの端子リーク電流を低減した半導体記憶装置の提供が可能となる。
【図面の簡単な説明】
【図１】本発明の保護トランジスタ平面図を示す図である。
【図２】本発明の構成するブロック図を示す図である。
【図３】従来の電圧検出回路を示す図である。
【図４】電圧検出回路の特性グラフを示す図である。
【図５】本発明の実施の形態１の構成を示す図である。
【符号の説明】
１１ソース領域
１２メタル電極
１３ゲート領域
１４コンタクト領域

Claims

動作モードを切り換える為の電圧が印加される外部端子と、
前記外部端子と接地電位間に接続された保護トランジスタと、
前記外部端子の電圧を検出し、所定の電圧以上であれば第１の動作モードから第２の動作モードに切り換える信号を出力する電圧検出回路と、を有し、
前記保護トランジスタは、ドレイン領域がゲート電極で囲まれていることを特徴とする半導体記憶装置。
前記電圧検出回路は、前記外部端子と接地電位の間に直列に接続された複数のＭＯＳトランジスタを有し、
前記直列に接続されたＭＯＳトランジスタ間の接続点から前記信号を出力するものであり、前記外部端子に接続された前記ＭＯＳトランジスタは高耐圧ＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体記憶装置。