JP2004032251A - アナログスイッチ - Google Patents
アナログスイッチ Download PDFInfo
- Publication number
- JP2004032251A JP2004032251A JP2002184129A JP2002184129A JP2004032251A JP 2004032251 A JP2004032251 A JP 2004032251A JP 2002184129 A JP2002184129 A JP 2002184129A JP 2002184129 A JP2002184129 A JP 2002184129A JP 2004032251 A JP2004032251 A JP 2004032251A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- mos transistor
- source
- back gate
- signal input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electronic Switches (AREA)
Abstract
【課題】オン抵抗のピークを低減させることが可能なアナログスイッチを提供すること。
【解決手段】2つのpチャネルMOSトランジスタ110及び120は、バックゲート同士が接続されるとともに、ソース同士が接続され、更にこれら接続されたバックゲートとソースとが接続される。一方、2つのnチャネルMOSトランジスタ130及び140は、バックゲート同士が接続されるとともに、ソース同士が接続され、更にこれら接続されたバックゲートとソースとが接続される。このため、導通時においてバックゲートの電位が入力されるアナログ信号の電位となる。
【選択図】 図1
【解決手段】2つのpチャネルMOSトランジスタ110及び120は、バックゲート同士が接続されるとともに、ソース同士が接続され、更にこれら接続されたバックゲートとソースとが接続される。一方、2つのnチャネルMOSトランジスタ130及び140は、バックゲート同士が接続されるとともに、ソース同士が接続され、更にこれら接続されたバックゲートとソースとが接続される。このため、導通時においてバックゲートの電位が入力されるアナログ信号の電位となる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、アナログスイッチ、特に、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを用い、スイッチング信号により、これらpチャネルMOSトランジスタ及びnチャネルMOSトランジスタを導通させ、入力されるアナログ信号を出力するアナログスイッチに関する。
【0002】
【従来の技術】
従来より、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを用い、スイッチング信号により、これらpチャネルMOSトランジスタ及びnチャネルMOSトランジスタを導通させ、信号入力端子から入力されるアナログ信号を信号出力端子へ出力するアナログスイッチが用いられている。
【0003】
図5は、従来のアナログスイッチの回路図である。同図に示すアナログスイッチ200は、pチャネルMOSトランジスタ210、nチャネルMOSトランジスタ220、反転回路230により構成される。
【0004】
pチャネルMOSトランジスタ210は、ゲートがスイッチング信号入力端子に接続され、ドレインが信号入力端子に接続され、ソースが信号出力端子に接続される。また、バックゲートが、電源電圧VDDが印加される電源端子に接続される。また、ドレインとバックゲートの間には、ドレイン側をアノード、バックゲート側をカソードとする寄生ダイオード212が形成され、ソースとバックゲートの間には、ソース側をアノード、バックゲート側をカソードとする寄生ダイオード214が形成される。
【0005】
一方、nチャネルMOSトランジスタ220は、ゲートが反転回路230を介してスイッチング信号入力端子に接続され、ドレインが信号入力端子に接続され、ソースが信号出力端子に接続される。また、バックゲートが接地される。また、ドレインとバックゲートの間には、バックゲート側をアノード、ドレイン側をカソードとする寄生ダイオード222が形成され、ソースとバックゲートの間には、バックゲート側をアノード、ソース側をカソードとする寄生ダイオード224が形成される。
【0006】
但し、pチャネルMOSトランジスタ210のバックゲートの電圧が電源端子に接続されている。一方、nチャネルMOSトランジスタ220のバックゲートが接地されている。このため、寄生ダイオード212、214、222及び224は、何れもカソード側がアノード側より高い電位となり、回路動作上の影響を無視することができる。
【0007】
スイッチング信号入力端子に印加される電圧がL(ローレベル)のとき、pチャネルMOSトランジスタ210のゲートの電圧がL(ローレベル)となり、当該pチャネルMOSトランジスタ210が導通する。一方、nチャネルMOSトランジスタ220のゲートの電圧がH(ハイレベル)となり、当該nチャネルMOSトランジスタ220が導通する。このため、アナログスイッチ200はオン状態となり、信号入力端子から入力されるアナログ信号が信号出力端子から出力される。
【0008】
図6は従来のpチャネルMOSトランジスタの平面図、図7は従来のpチャネルMOSトランジスタの断面図である。これらの図に示すように、従来のpチャネルMOSトランジスタは、p形のシリコンウェハ252上にnウェル254が形成され、このnウェル254上にドレインとなるp形層256と、ソースとなるp形層258と、バックゲートコンタクトとなるn形層260とが形成される。更に、上面に絶縁膜262が形成され、ドレイン電極264、ソース電極266、バックゲート電極268がそれぞれ絶縁膜262の非形成部分を通してp形層256、p形層258、n形層260に接続される。また、これらドレイン電極264及びソース電極266の間に形成されている絶縁膜262上にゲート電極270が接続される。
【0009】
【発明が解決しようとする課題】
上述した従来のアナログスイッチ200は、信号入力端子に入力されるアナログ信号の電圧の変動によって、オン状態の際の抵抗(オン抵抗)が大きく変動する。図8は、入力されるアナログ信号とオン抵抗の特性を示す図であり、電源端子に印加される電源電圧VDDが2[V]の場合の例を示す。
【0010】
pチャネルMOSトランジスタ210は、入力されるアナログ信号の電位がバックゲートの電位VDDの近傍である場合、ゲート−ソース間電圧がしきい値電圧よりも十分に大きい。このため、オン抵抗は小さくなる。しかし、入力されるアナログ信号の電位が低下するにつれて、ゲート−ソース間電圧が低下し、しきい値電圧に近づく。更に、ソース−バックゲート間電圧が増加し、バックゲート効果によりしきい値電圧が高くなる。このため、オン抵抗が急激に大きくなる。
【0011】
一方、nチャネルMOSトランジスタ220は、入力されるアナログ信号の電位がバックゲートの電位(接地電位)の近傍である場合、ゲート−ソース間電圧がしきい値電圧よりも十分に大きい。このため、オン抵抗は小さくなる。しかし、入力されるアナログ信号の電位が増加するにつれて、ゲート−ソース間電圧が低下し、しきい値電圧に近づく。更に、ソース−バックゲート間電圧が増加し、バックゲート効果によりしきい値電圧が高くなる。このため、オン抵抗が急激に大きくなる。
【0012】
従って、アナログスイッチ200全体のオン抵抗は、図8に示すように、入力されるアナログ信号の電位が電源の電位VDDの1/2(1[V])近傍のときに急増し、2800[Ω]程度となる。
【0013】
オン抵抗が大きくなると、アナログスイッチ200の動作に支障をきたす。このため、オン抵抗のピークをできるだけ小さくすることが好ましい。オン抵抗のピークを小さくするためには、しきい電圧を下げる対策が考えられる。このしきい値電圧を下げるためには、pチャネルMOSトランジスタ210及びnチャネルMOSトランジスタ220のぞれぞれにおいて、バックゲートとソースとが接続されるようにすれば良い。しかし、この場合、寄生ダイオード212、222の影響を無視することができなくなり、入力動作範囲が狭くなってしまう。
【0014】
本発明は、上記問題点を解決するものであり、その目的は、オン抵抗のピークを低減させることが可能なアナログスイッチを提供することにある。
【0015】
【課題を解決するための手段】
上記の目的を達成するため、請求項1に記載の発明は、第1及び第2のpチャネルMOSトランジスタと、第1及び第2のnチャネルMOSトランジスタと、スイッチング信号入力端子と、信号入力端子と、信号出力端子とを備え、前記スイッチング信号入力端子に入力されるスイッチング信号により、前記第1及び第2のpチャネルMOSトランジスタと前記第1及び第2のnチャネルMOSトランジスタを導通させ、前記信号入力端子から入力されるアナログ信号を前記信号出力端子から出力するアナログスイッチにおいて、前記第1及び第2のpチャネルMOSトランジスタのゲートが前記スイッチング信号入力端子に接続され、前記第1のpチャネルMOSトランジスタのドレインが前記信号入力端子に接続され、前記第2のpチャネルMOSトランジスタのドレインが前記信号出力端子に接続され、前記第1のpチャネルMOSトランジスタのソースと前記第2のpチャネルMOSトランジスタのソースとが接続され、前記第1のpチャネルMOSトランジスタのバックゲートと前記第2のpチャネルMOSトランジスタのバックゲートとが接続され、前記第1及び第2のpチャネルMOSトランジスタの接続されたソースと接続されたバックゲートとが接続され、前記第1及び第2のnチャネルMOSトランジスタのゲートが反転回路を介して前記スイッチング信号入力端子に接続され、前記第1のnチャネルMOSトランジスタのドレインが前記信号入力端子に接続され、前記第2のnチャネルMOSトランジスタのドレインが前記信号出力端子に接続され、前記第1のnチャネルMOSトランジスタのソースと前記第2のnチャネルMOSトランジスタのソースとが接続され、前記第1のnチャネルMOSトランジスタのバックゲートと前記第2のnチャネルMOSトランジスタのバックゲートとが接続され、前記第1及び第2のnチャネルMOSトランジスタの接続されたソースと接続されたバックゲートとが接続されていることを特徴とする。
【0016】
また、請求項2に記載の発明は、請求項1に記載のアナログスイッチにおいて、前記第1のpチャネルMOSトランジスタのソースと前記第2のpチャネルMOSトランジスタのソースとが共用され、前記第1のnチャネルMOSトランジスタのソースと前記第2のnチャネルMOSトランジスタのソースとが共用されていることを特徴とする。
【0017】
本発明によれば、2つのpチャネルMOSトランジスタのバックゲート同士を接続するとともに、ソース同士を接続し、更にこれら接続されたバックゲートとソースとを接続すること、及び、2つのnチャネルMOSトランジスタのバックゲート同士を接続するとともに、ソース同士を接続し、更にこれら接続されたバックゲートとソースとを接続することにより、導通時においてバックゲートの電位を、入力されるアナログ信号の電位とするため、バックゲート効果の発生を抑止し、しきい値電圧を低く維持することができる。このため、従来のように、入力されるアナログ信号の電位によって各MOSトランジスタのしきい値が変化し、オン抵抗が急激に増加することを防止することができる。即ち、オン抵抗のピークを低減させることができる。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図1は、本発明の実施の形態に係るアナログスイッチの回路図である。同図に示すアナログスイッチ100は、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを用い、スイッチング信号により、これらpチャネルMOSトランジスタ及びnチャネルMOSトランジスタを導通させ、信号入力端子から入力されるアナログ信号を信号出力端子へ出力するものである。
【0019】
このアナログスイッチ100は、2つのpチャネルMOSトランジスタ110及び120と、2つのnチャネルMOSトランジスタ130及び140と、反転回路150とにより構成される。2つのpチャネルMOSトランジスタ110及び120は直列に接続され、同様に、2つのnチャネルMOSトランジスタ130及び140は直列に接続される。更に、直列に接続されたpチャネルMOSトランジスタ110及び120と直列に接続されたnチャネルMOSトランジスタ130及び140とは並列に接続される。
【0020】
pチャネルMOSトランジスタ110は、ゲートがスイッチング信号入力端子に接続され、ドレインが信号入力端子に接続され、ソースがpチャネルMOSトランジスタ120のソースに接続される。また、バックゲートがpチャネルMOSトランジスタ120のソースに接続される。
【0021】
pチャネルMOSトランジスタ120は、ゲートがスイッチング信号入力端子に接続され、ドレインが信号出力端子に接続され、ソースがpチャネルMOSトランジスタ110のソースに接続される。また、バックゲートがpチャネルMOSトランジスタ110のソースに接続される。
【0022】
更に、接続されたpチャネルMOSトランジスタ110及び120のソースとバックゲートとが接続される。
【0023】
また、pチャネルMOSトランジスタ110において、ドレインとバックゲートの間に、ドレイン側をアノード、バックゲート側をカソードとする寄生ダイオード112が形成される。同様に、pチャネルMOSトランジスタ120において、ドレインとバックゲートの間に、ドレイン側をアノード、バックゲート側をカソードとする寄生ダイオード122が形成される。但し、これら寄生ダイオード112及び122は、逆接続されているため、回路動作上の影響を無視することができる。
【0024】
nチャネルMOSトランジスタ130は、ゲートが反転回路150を介してスイッチング信号入力端子に接続され、ドレインが信号入力端子に接続され、ソースがnチャネルMOSトランジスタ140のソースに接続される。また、バックゲートがnチャネルMOSトランジスタ140のソースに接続される。
【0025】
nチャネルMOSトランジスタ140は、ゲートが反転回路150を介してスイッチング信号入力端子に接続され、ドレインが信号出力端子に接続され、ソースがnチャネルMOSトランジスタ130のソースに接続される。また、バックゲートがnチャネルMOSトランジスタ130のソースに接続される。
【0026】
更に、接続されたnチャネルMOSトランジスタ130及び140のソースとバックゲートとが接続される。
【0027】
また、nチャネルMOSトランジスタ130において、ドレインとバックゲートの間に、バックゲート側をアノード、ドレイン側をカソードとする寄生ダイオード132が形成される。同様に、nチャネルMOSトランジスタ130において、ドレインとバックゲートの間に、バックゲート側をアノード、ドレイン側をカソードとする寄生ダイオード142が形成される。但し、これら寄生ダイオード132及び142は、逆接続されているため、回路動作上の影響を無視することができる。
【0028】
図2は直列接続された2つのpチャネルMOSトランジスタの平面図、図3は直列接続された2つのpチャネルMOSトランジスタの断面図である。これらの図に示すように、直列接続された2つのpチャネルMOSトランジスタは、p形のシリコンウェハ152上にnウェル154が形成され、このnウェル154上に一方のpチャネルMOSトランジスタのドレインとなるp形層156と、他方のpチャネルMOSトランジスタのドレインとなるp形層158と、2つのpチャネルMOSトランジスタにより共用されるソースとなるp形層160と、2つのpチャネルMOSトランジスタにより共用されるバックゲートコンタクトとなるn形層162とが形成される。更に、上面に絶縁膜164が形成され、ドレイン電極166、ドレイン電極170、ソース電極174、バックゲート電極176がそれぞれ絶縁膜164の非形成部分を通してp形層156、p形層158、p形層160、n形層162に接続される。また、ドレイン電極166及びソース電極174の間に形成されている絶縁膜164上にゲート電極168が接続され、ドレイン電極170及びソース電極174の間に形成されている絶縁膜164上にゲート電極172が接続される。
【0029】
なお、nチャネルMOSトランジスタは、図2及び図3のpチャネルMOSトランジスタにおいて、p形のシリコンウェハをn形のシリコンウェハに、nウェルをpウェルに、p形層をn形層に、n形層をp形層に、それぞれ入れ替えた構造を有する。
【0030】
再び、図1に戻って説明する。アナログスイッチ100の動作は以下の通りとなる。即ち、スイッチング信号入力端子に印加される電圧がL(ローレベル)のとき、pチャネルMOSトランジスタ110及び120のゲートの電圧がL(ローレベル)となり、当該pチャネルMOSトランジスタ110及び120が導通する。一方、nチャネルMOSトランジスタ130及び140のゲートの電圧がH(ハイレベル)となり、当該nチャネルMOSトランジスタ130及び140が導通する。このため、アナログスイッチ100はオン状態となり、信号入力端子から入力されるアナログ信号が信号出力端子から出力される。
【0031】
アナログスイッチ100がオン状態のとき、pチャネルMOSトランジスタ110及び120において、バックゲートとソースとが接続されているため、バックゲートの電位が入力されるアナログ信号の電位となる。一方、nチャネルMOSトランジスタ130及び140においても、バックゲートとソースとが接続されているため、バックゲートの電位が入力されるアナログ信号の電位となる。
【0032】
従って、ソース−バックゲート間電圧が増加することがなく、バックゲート効果の発生を抑止し、しきい値電圧を低く維持することができる。このため、従来のように、入力されるアナログ信号の電位によって各MOSトランジスタのしきい値が変化し、オン抵抗が急激に増加することを防止することができる。即ち、オン抵抗のピークを低減させることができる。
【0033】
図4は、アナログスイッチ100において、入力されるアナログ信号とオン抵抗の特性を示す図であり、電源端子に印加される電源電圧VDDが2[V]の場合の例を示す。従来のアナログスイッチでは、入力されるアナログ信号の電位が電源の電位VDDの1/2(1[V])近傍のときにオン抵抗はピークとなり、2500[Ω]以上となる。一方、本実施形態のアナログスイッチ100では、2つのpチャネルMOSトランジスタ110及び120が直列接続されるとともに、nチャネルMOSトランジスタ130及び140が直列接続されているため、入力されるアナログ信号の電位が電源の電位VDDの1/2(1[V])近傍以外のときには、オン抵抗は従来の2倍になる。しかしながら、入力されるアナログ信号の電位が電源の電位VDDの1/2(1[V])近傍でも、オン抵抗はそれほど大きくならず、最大でも1000[Ω]程度である。本発明者の測定によれば、オン抵抗のピークは従来の1/2.8に改善された。また、入力されるアナログ信号の電位が0乃至2[V]に変動した場合、オン抵抗の変動比は従来の25.7から3.0に改善された。
【0034】
【発明の効果】
本発明によれば、2つのpチャネルMOSトランジスタのバックゲート同士を接続するとともに、ソース同士を接続し、更にこれら接続されたバックゲートとソースとを接続すること、及び、2つのnチャネルMOSトランジスタのバックゲート同士を接続するとともに、ソース同士を接続し、更にこれら接続されたバックゲートとソースとを接続することにより、導通時においてバックゲートの電位を、入力されるアナログ信号の電位とするため、バックゲート効果の発生を抑止し、しきい値電圧を低く維持することができる。このため、従来のように、入力されるアナログ信号の電位によって各MOSトランジスタのしきい値が変化し、オン抵抗が急激に増加することを防止することができる。即ち、オン抵抗のピークを低減させることができる。
【図面の簡単な説明】
【図1】本実施形態のアナログスイッチの回路図である。
【図2】本実施形態のアナログスイッチに用いられるpチャネルMOSトランジスタの平面図である。
【図3】本実施形態のアナログスイッチに用いられるpチャネルMOSトランジスタの断面図である。
【図4】本実施形態のアナログスイッチにおいて、入力されるアナログ信号とオン抵抗の特性を示す図である。
【図5】従来のアナログスイッチの回路図である。
【図6】従来のアナログスイッチに用いられるpチャネルMOSトランジスタの平面図である。
【図7】従来のアナログスイッチに用いられるpチャネルMOSトランジスタの断面図である。
【図8】従来のアナログスイッチにおいて、入力されるアナログ信号とオン抵抗の特性を示す図である。
【符号の説明】
100 アナログスイッチ
110、120 pチャネルMOSトランジスタ
112、122、132、142 寄生ダイオード
130、140 pチャネルMOSトランジスタ
150 反転回路
152 p形シリコンウェハ
154 nウェル
156、158、160 p形層
162 n形層
164 絶縁膜
166、170 ドレイン電極
168、172 ゲート電極
174 ソース電極
176 バックゲート電極
【発明の属する技術分野】
本発明は、アナログスイッチ、特に、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを用い、スイッチング信号により、これらpチャネルMOSトランジスタ及びnチャネルMOSトランジスタを導通させ、入力されるアナログ信号を出力するアナログスイッチに関する。
【0002】
【従来の技術】
従来より、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを用い、スイッチング信号により、これらpチャネルMOSトランジスタ及びnチャネルMOSトランジスタを導通させ、信号入力端子から入力されるアナログ信号を信号出力端子へ出力するアナログスイッチが用いられている。
【0003】
図5は、従来のアナログスイッチの回路図である。同図に示すアナログスイッチ200は、pチャネルMOSトランジスタ210、nチャネルMOSトランジスタ220、反転回路230により構成される。
【0004】
pチャネルMOSトランジスタ210は、ゲートがスイッチング信号入力端子に接続され、ドレインが信号入力端子に接続され、ソースが信号出力端子に接続される。また、バックゲートが、電源電圧VDDが印加される電源端子に接続される。また、ドレインとバックゲートの間には、ドレイン側をアノード、バックゲート側をカソードとする寄生ダイオード212が形成され、ソースとバックゲートの間には、ソース側をアノード、バックゲート側をカソードとする寄生ダイオード214が形成される。
【0005】
一方、nチャネルMOSトランジスタ220は、ゲートが反転回路230を介してスイッチング信号入力端子に接続され、ドレインが信号入力端子に接続され、ソースが信号出力端子に接続される。また、バックゲートが接地される。また、ドレインとバックゲートの間には、バックゲート側をアノード、ドレイン側をカソードとする寄生ダイオード222が形成され、ソースとバックゲートの間には、バックゲート側をアノード、ソース側をカソードとする寄生ダイオード224が形成される。
【0006】
但し、pチャネルMOSトランジスタ210のバックゲートの電圧が電源端子に接続されている。一方、nチャネルMOSトランジスタ220のバックゲートが接地されている。このため、寄生ダイオード212、214、222及び224は、何れもカソード側がアノード側より高い電位となり、回路動作上の影響を無視することができる。
【0007】
スイッチング信号入力端子に印加される電圧がL(ローレベル)のとき、pチャネルMOSトランジスタ210のゲートの電圧がL(ローレベル)となり、当該pチャネルMOSトランジスタ210が導通する。一方、nチャネルMOSトランジスタ220のゲートの電圧がH(ハイレベル)となり、当該nチャネルMOSトランジスタ220が導通する。このため、アナログスイッチ200はオン状態となり、信号入力端子から入力されるアナログ信号が信号出力端子から出力される。
【0008】
図6は従来のpチャネルMOSトランジスタの平面図、図7は従来のpチャネルMOSトランジスタの断面図である。これらの図に示すように、従来のpチャネルMOSトランジスタは、p形のシリコンウェハ252上にnウェル254が形成され、このnウェル254上にドレインとなるp形層256と、ソースとなるp形層258と、バックゲートコンタクトとなるn形層260とが形成される。更に、上面に絶縁膜262が形成され、ドレイン電極264、ソース電極266、バックゲート電極268がそれぞれ絶縁膜262の非形成部分を通してp形層256、p形層258、n形層260に接続される。また、これらドレイン電極264及びソース電極266の間に形成されている絶縁膜262上にゲート電極270が接続される。
【0009】
【発明が解決しようとする課題】
上述した従来のアナログスイッチ200は、信号入力端子に入力されるアナログ信号の電圧の変動によって、オン状態の際の抵抗(オン抵抗)が大きく変動する。図8は、入力されるアナログ信号とオン抵抗の特性を示す図であり、電源端子に印加される電源電圧VDDが2[V]の場合の例を示す。
【0010】
pチャネルMOSトランジスタ210は、入力されるアナログ信号の電位がバックゲートの電位VDDの近傍である場合、ゲート−ソース間電圧がしきい値電圧よりも十分に大きい。このため、オン抵抗は小さくなる。しかし、入力されるアナログ信号の電位が低下するにつれて、ゲート−ソース間電圧が低下し、しきい値電圧に近づく。更に、ソース−バックゲート間電圧が増加し、バックゲート効果によりしきい値電圧が高くなる。このため、オン抵抗が急激に大きくなる。
【0011】
一方、nチャネルMOSトランジスタ220は、入力されるアナログ信号の電位がバックゲートの電位(接地電位)の近傍である場合、ゲート−ソース間電圧がしきい値電圧よりも十分に大きい。このため、オン抵抗は小さくなる。しかし、入力されるアナログ信号の電位が増加するにつれて、ゲート−ソース間電圧が低下し、しきい値電圧に近づく。更に、ソース−バックゲート間電圧が増加し、バックゲート効果によりしきい値電圧が高くなる。このため、オン抵抗が急激に大きくなる。
【0012】
従って、アナログスイッチ200全体のオン抵抗は、図8に示すように、入力されるアナログ信号の電位が電源の電位VDDの1/2(1[V])近傍のときに急増し、2800[Ω]程度となる。
【0013】
オン抵抗が大きくなると、アナログスイッチ200の動作に支障をきたす。このため、オン抵抗のピークをできるだけ小さくすることが好ましい。オン抵抗のピークを小さくするためには、しきい電圧を下げる対策が考えられる。このしきい値電圧を下げるためには、pチャネルMOSトランジスタ210及びnチャネルMOSトランジスタ220のぞれぞれにおいて、バックゲートとソースとが接続されるようにすれば良い。しかし、この場合、寄生ダイオード212、222の影響を無視することができなくなり、入力動作範囲が狭くなってしまう。
【0014】
本発明は、上記問題点を解決するものであり、その目的は、オン抵抗のピークを低減させることが可能なアナログスイッチを提供することにある。
【0015】
【課題を解決するための手段】
上記の目的を達成するため、請求項1に記載の発明は、第1及び第2のpチャネルMOSトランジスタと、第1及び第2のnチャネルMOSトランジスタと、スイッチング信号入力端子と、信号入力端子と、信号出力端子とを備え、前記スイッチング信号入力端子に入力されるスイッチング信号により、前記第1及び第2のpチャネルMOSトランジスタと前記第1及び第2のnチャネルMOSトランジスタを導通させ、前記信号入力端子から入力されるアナログ信号を前記信号出力端子から出力するアナログスイッチにおいて、前記第1及び第2のpチャネルMOSトランジスタのゲートが前記スイッチング信号入力端子に接続され、前記第1のpチャネルMOSトランジスタのドレインが前記信号入力端子に接続され、前記第2のpチャネルMOSトランジスタのドレインが前記信号出力端子に接続され、前記第1のpチャネルMOSトランジスタのソースと前記第2のpチャネルMOSトランジスタのソースとが接続され、前記第1のpチャネルMOSトランジスタのバックゲートと前記第2のpチャネルMOSトランジスタのバックゲートとが接続され、前記第1及び第2のpチャネルMOSトランジスタの接続されたソースと接続されたバックゲートとが接続され、前記第1及び第2のnチャネルMOSトランジスタのゲートが反転回路を介して前記スイッチング信号入力端子に接続され、前記第1のnチャネルMOSトランジスタのドレインが前記信号入力端子に接続され、前記第2のnチャネルMOSトランジスタのドレインが前記信号出力端子に接続され、前記第1のnチャネルMOSトランジスタのソースと前記第2のnチャネルMOSトランジスタのソースとが接続され、前記第1のnチャネルMOSトランジスタのバックゲートと前記第2のnチャネルMOSトランジスタのバックゲートとが接続され、前記第1及び第2のnチャネルMOSトランジスタの接続されたソースと接続されたバックゲートとが接続されていることを特徴とする。
【0016】
また、請求項2に記載の発明は、請求項1に記載のアナログスイッチにおいて、前記第1のpチャネルMOSトランジスタのソースと前記第2のpチャネルMOSトランジスタのソースとが共用され、前記第1のnチャネルMOSトランジスタのソースと前記第2のnチャネルMOSトランジスタのソースとが共用されていることを特徴とする。
【0017】
本発明によれば、2つのpチャネルMOSトランジスタのバックゲート同士を接続するとともに、ソース同士を接続し、更にこれら接続されたバックゲートとソースとを接続すること、及び、2つのnチャネルMOSトランジスタのバックゲート同士を接続するとともに、ソース同士を接続し、更にこれら接続されたバックゲートとソースとを接続することにより、導通時においてバックゲートの電位を、入力されるアナログ信号の電位とするため、バックゲート効果の発生を抑止し、しきい値電圧を低く維持することができる。このため、従来のように、入力されるアナログ信号の電位によって各MOSトランジスタのしきい値が変化し、オン抵抗が急激に増加することを防止することができる。即ち、オン抵抗のピークを低減させることができる。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図1は、本発明の実施の形態に係るアナログスイッチの回路図である。同図に示すアナログスイッチ100は、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを用い、スイッチング信号により、これらpチャネルMOSトランジスタ及びnチャネルMOSトランジスタを導通させ、信号入力端子から入力されるアナログ信号を信号出力端子へ出力するものである。
【0019】
このアナログスイッチ100は、2つのpチャネルMOSトランジスタ110及び120と、2つのnチャネルMOSトランジスタ130及び140と、反転回路150とにより構成される。2つのpチャネルMOSトランジスタ110及び120は直列に接続され、同様に、2つのnチャネルMOSトランジスタ130及び140は直列に接続される。更に、直列に接続されたpチャネルMOSトランジスタ110及び120と直列に接続されたnチャネルMOSトランジスタ130及び140とは並列に接続される。
【0020】
pチャネルMOSトランジスタ110は、ゲートがスイッチング信号入力端子に接続され、ドレインが信号入力端子に接続され、ソースがpチャネルMOSトランジスタ120のソースに接続される。また、バックゲートがpチャネルMOSトランジスタ120のソースに接続される。
【0021】
pチャネルMOSトランジスタ120は、ゲートがスイッチング信号入力端子に接続され、ドレインが信号出力端子に接続され、ソースがpチャネルMOSトランジスタ110のソースに接続される。また、バックゲートがpチャネルMOSトランジスタ110のソースに接続される。
【0022】
更に、接続されたpチャネルMOSトランジスタ110及び120のソースとバックゲートとが接続される。
【0023】
また、pチャネルMOSトランジスタ110において、ドレインとバックゲートの間に、ドレイン側をアノード、バックゲート側をカソードとする寄生ダイオード112が形成される。同様に、pチャネルMOSトランジスタ120において、ドレインとバックゲートの間に、ドレイン側をアノード、バックゲート側をカソードとする寄生ダイオード122が形成される。但し、これら寄生ダイオード112及び122は、逆接続されているため、回路動作上の影響を無視することができる。
【0024】
nチャネルMOSトランジスタ130は、ゲートが反転回路150を介してスイッチング信号入力端子に接続され、ドレインが信号入力端子に接続され、ソースがnチャネルMOSトランジスタ140のソースに接続される。また、バックゲートがnチャネルMOSトランジスタ140のソースに接続される。
【0025】
nチャネルMOSトランジスタ140は、ゲートが反転回路150を介してスイッチング信号入力端子に接続され、ドレインが信号出力端子に接続され、ソースがnチャネルMOSトランジスタ130のソースに接続される。また、バックゲートがnチャネルMOSトランジスタ130のソースに接続される。
【0026】
更に、接続されたnチャネルMOSトランジスタ130及び140のソースとバックゲートとが接続される。
【0027】
また、nチャネルMOSトランジスタ130において、ドレインとバックゲートの間に、バックゲート側をアノード、ドレイン側をカソードとする寄生ダイオード132が形成される。同様に、nチャネルMOSトランジスタ130において、ドレインとバックゲートの間に、バックゲート側をアノード、ドレイン側をカソードとする寄生ダイオード142が形成される。但し、これら寄生ダイオード132及び142は、逆接続されているため、回路動作上の影響を無視することができる。
【0028】
図2は直列接続された2つのpチャネルMOSトランジスタの平面図、図3は直列接続された2つのpチャネルMOSトランジスタの断面図である。これらの図に示すように、直列接続された2つのpチャネルMOSトランジスタは、p形のシリコンウェハ152上にnウェル154が形成され、このnウェル154上に一方のpチャネルMOSトランジスタのドレインとなるp形層156と、他方のpチャネルMOSトランジスタのドレインとなるp形層158と、2つのpチャネルMOSトランジスタにより共用されるソースとなるp形層160と、2つのpチャネルMOSトランジスタにより共用されるバックゲートコンタクトとなるn形層162とが形成される。更に、上面に絶縁膜164が形成され、ドレイン電極166、ドレイン電極170、ソース電極174、バックゲート電極176がそれぞれ絶縁膜164の非形成部分を通してp形層156、p形層158、p形層160、n形層162に接続される。また、ドレイン電極166及びソース電極174の間に形成されている絶縁膜164上にゲート電極168が接続され、ドレイン電極170及びソース電極174の間に形成されている絶縁膜164上にゲート電極172が接続される。
【0029】
なお、nチャネルMOSトランジスタは、図2及び図3のpチャネルMOSトランジスタにおいて、p形のシリコンウェハをn形のシリコンウェハに、nウェルをpウェルに、p形層をn形層に、n形層をp形層に、それぞれ入れ替えた構造を有する。
【0030】
再び、図1に戻って説明する。アナログスイッチ100の動作は以下の通りとなる。即ち、スイッチング信号入力端子に印加される電圧がL(ローレベル)のとき、pチャネルMOSトランジスタ110及び120のゲートの電圧がL(ローレベル)となり、当該pチャネルMOSトランジスタ110及び120が導通する。一方、nチャネルMOSトランジスタ130及び140のゲートの電圧がH(ハイレベル)となり、当該nチャネルMOSトランジスタ130及び140が導通する。このため、アナログスイッチ100はオン状態となり、信号入力端子から入力されるアナログ信号が信号出力端子から出力される。
【0031】
アナログスイッチ100がオン状態のとき、pチャネルMOSトランジスタ110及び120において、バックゲートとソースとが接続されているため、バックゲートの電位が入力されるアナログ信号の電位となる。一方、nチャネルMOSトランジスタ130及び140においても、バックゲートとソースとが接続されているため、バックゲートの電位が入力されるアナログ信号の電位となる。
【0032】
従って、ソース−バックゲート間電圧が増加することがなく、バックゲート効果の発生を抑止し、しきい値電圧を低く維持することができる。このため、従来のように、入力されるアナログ信号の電位によって各MOSトランジスタのしきい値が変化し、オン抵抗が急激に増加することを防止することができる。即ち、オン抵抗のピークを低減させることができる。
【0033】
図4は、アナログスイッチ100において、入力されるアナログ信号とオン抵抗の特性を示す図であり、電源端子に印加される電源電圧VDDが2[V]の場合の例を示す。従来のアナログスイッチでは、入力されるアナログ信号の電位が電源の電位VDDの1/2(1[V])近傍のときにオン抵抗はピークとなり、2500[Ω]以上となる。一方、本実施形態のアナログスイッチ100では、2つのpチャネルMOSトランジスタ110及び120が直列接続されるとともに、nチャネルMOSトランジスタ130及び140が直列接続されているため、入力されるアナログ信号の電位が電源の電位VDDの1/2(1[V])近傍以外のときには、オン抵抗は従来の2倍になる。しかしながら、入力されるアナログ信号の電位が電源の電位VDDの1/2(1[V])近傍でも、オン抵抗はそれほど大きくならず、最大でも1000[Ω]程度である。本発明者の測定によれば、オン抵抗のピークは従来の1/2.8に改善された。また、入力されるアナログ信号の電位が0乃至2[V]に変動した場合、オン抵抗の変動比は従来の25.7から3.0に改善された。
【0034】
【発明の効果】
本発明によれば、2つのpチャネルMOSトランジスタのバックゲート同士を接続するとともに、ソース同士を接続し、更にこれら接続されたバックゲートとソースとを接続すること、及び、2つのnチャネルMOSトランジスタのバックゲート同士を接続するとともに、ソース同士を接続し、更にこれら接続されたバックゲートとソースとを接続することにより、導通時においてバックゲートの電位を、入力されるアナログ信号の電位とするため、バックゲート効果の発生を抑止し、しきい値電圧を低く維持することができる。このため、従来のように、入力されるアナログ信号の電位によって各MOSトランジスタのしきい値が変化し、オン抵抗が急激に増加することを防止することができる。即ち、オン抵抗のピークを低減させることができる。
【図面の簡単な説明】
【図1】本実施形態のアナログスイッチの回路図である。
【図2】本実施形態のアナログスイッチに用いられるpチャネルMOSトランジスタの平面図である。
【図3】本実施形態のアナログスイッチに用いられるpチャネルMOSトランジスタの断面図である。
【図4】本実施形態のアナログスイッチにおいて、入力されるアナログ信号とオン抵抗の特性を示す図である。
【図5】従来のアナログスイッチの回路図である。
【図6】従来のアナログスイッチに用いられるpチャネルMOSトランジスタの平面図である。
【図7】従来のアナログスイッチに用いられるpチャネルMOSトランジスタの断面図である。
【図8】従来のアナログスイッチにおいて、入力されるアナログ信号とオン抵抗の特性を示す図である。
【符号の説明】
100 アナログスイッチ
110、120 pチャネルMOSトランジスタ
112、122、132、142 寄生ダイオード
130、140 pチャネルMOSトランジスタ
150 反転回路
152 p形シリコンウェハ
154 nウェル
156、158、160 p形層
162 n形層
164 絶縁膜
166、170 ドレイン電極
168、172 ゲート電極
174 ソース電極
176 バックゲート電極
Claims (2)
- 第1及び第2のpチャネルMOSトランジスタと、第1及び第2のnチャネルMOSトランジスタと、スイッチング信号入力端子と、信号入力端子と、信号出力端子とを備え、前記スイッチング信号入力端子に入力されるスイッチング信号により、前記第1及び第2のpチャネルMOSトランジスタと前記第1及び第2のnチャネルMOSトランジスタを導通させ、前記信号入力端子から入力されるアナログ信号を前記信号出力端子から出力するアナログスイッチにおいて、
前記第1及び第2のpチャネルMOSトランジスタのゲートが前記スイッチング信号入力端子に接続され、
前記第1のpチャネルMOSトランジスタのドレインが前記信号入力端子に接続され、
前記第2のpチャネルMOSトランジスタのドレインが前記信号出力端子に接続され、
前記第1のpチャネルMOSトランジスタのソースと前記第2のpチャネルMOSトランジスタのソースとが接続され、
前記第1のpチャネルMOSトランジスタのバックゲートと前記第2のpチャネルMOSトランジスタのバックゲートとが接続され、
前記第1及び第2のpチャネルMOSトランジスタの接続されたソースと接続されたバックゲートとが接続され、
前記第1及び第2のnチャネルMOSトランジスタのゲートが反転回路を介して前記スイッチング信号入力端子に接続され、
前記第1のnチャネルMOSトランジスタのドレインが前記信号入力端子に接続され、
前記第2のnチャネルMOSトランジスタのドレインが前記信号出力端子に接続され、
前記第1のnチャネルMOSトランジスタのソースと前記第2のnチャネルMOSトランジスタのソースとが接続され、
前記第1のnチャネルMOSトランジスタのバックゲートと前記第2のnチャネルMOSトランジスタのバックゲートとが接続され、
前記第1及び第2のnチャネルMOSトランジスタの接続されたソースと接続されたバックゲートとが接続されていることを特徴とするアナログスイッチ。 - 請求項1に記載のアナログスイッチにおいて、
前記第1のpチャネルMOSトランジスタのソースと前記第2のpチャネルMOSトランジスタのソースとが共用され、
前記第1のnチャネルMOSトランジスタのソースと前記第2のnチャネルMOSトランジスタのソースとが共用されていることを特徴とするアナログスイッチ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002184129A JP2004032251A (ja) | 2002-06-25 | 2002-06-25 | アナログスイッチ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002184129A JP2004032251A (ja) | 2002-06-25 | 2002-06-25 | アナログスイッチ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004032251A true JP2004032251A (ja) | 2004-01-29 |
Family
ID=31180113
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002184129A Pending JP2004032251A (ja) | 2002-06-25 | 2002-06-25 | アナログスイッチ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004032251A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7816794B2 (en) | 2004-12-24 | 2010-10-19 | Fujitsu Media Devices Limited | Electronic device and method of fabricating the same |
JP2014145743A (ja) * | 2013-01-30 | 2014-08-14 | Hitachi Power Semiconductor Device Ltd | 半導体スイッチ回路、超音波画像診断装置及び半導体テスタ |
-
2002
- 2002-06-25 JP JP2002184129A patent/JP2004032251A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7816794B2 (en) | 2004-12-24 | 2010-10-19 | Fujitsu Media Devices Limited | Electronic device and method of fabricating the same |
JP2014145743A (ja) * | 2013-01-30 | 2014-08-14 | Hitachi Power Semiconductor Device Ltd | 半導体スイッチ回路、超音波画像診断装置及び半導体テスタ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7804332B2 (en) | Circuit configurations having four terminal JFET devices | |
Wann et al. | Channel profile optimization and device design for low-power high-performance dynamic-threshold MOSFET | |
US5753955A (en) | MOS device having a gate to body connection with a body injection current limiting feature for use on silicon on insulator substrates | |
US5537059A (en) | Output circuit of semiconductor integrated circuit device | |
KR950007094A (ko) | 씨엠오에스(cmos) 집적회로 | |
US20080315246A1 (en) | Transistor switch circuit and sample-and-hold circuit | |
KR100585886B1 (ko) | 동적 문턱 전압을 가지는 반도체 회로 | |
JP2006270027A (ja) | 半導体装置および相補形mis論理回路 | |
CN110890886A (zh) | 超低电压数字电路的本体偏置 | |
US20130076400A1 (en) | Comparator circuit | |
GB2384632A (en) | A power MOSFET with integrated short-circuit protection | |
US8742829B2 (en) | Low leakage digital buffer using bootstrap inter-stage | |
JP4463946B2 (ja) | 低消費電力回路 | |
US10312913B2 (en) | Level shifter | |
US6713815B2 (en) | Semiconductor device with transistors that convert a voltage difference into a drain current difference | |
JPH04273716A (ja) | アナログスイッチ | |
JP2004032251A (ja) | アナログスイッチ | |
US11616506B2 (en) | High speed buffer circuit | |
JP2004228317A (ja) | 半導体記憶装置 | |
JP2978346B2 (ja) | 半導体集積回路装置の入力回路 | |
JP2914408B2 (ja) | 高耐圧集積回路 | |
JPH11243330A (ja) | 入力回路 | |
JP3698040B2 (ja) | 両極性レベルシフト回路 | |
JP2002368124A (ja) | 半導体装置 | |
US10637477B2 (en) | Low power logic circuit |