JP3698040B2

JP3698040B2 - 両極性レベルシフト回路

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Publication number: JP3698040B2
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Inventors: 正美橋本
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Publication date: 2005-09-21
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Description

【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置、もしくは該部品を用いた装置において、負極性および正極性の計４電位以上の電源を用い、各回路において異なる電位の低電圧系（小振幅）の信号を高電位系（大振幅）の信号に変換するレベルシフト回路の構成に関する。
【０００２】
【従来の技術】
従来の代表的なレベルシフト回路は第９図の特許公告昭５７−５９６９０の如く、片側の信号レベルのみの変換回路であった。あるいは小振幅を大振幅に変換するという意味においては第１０図のようにコンパレータ回路、もしくはオペアンプ回路で小振幅を電源の電位まで変換していた。
【０００３】
【発明が解決しようとする課題】
さて、前述した従来の片側のレベル信号のみの変換回路では４電位以上の多電源の回路には適用できないという問題点があつた。またコンパレータ回路もしくはオペアンプ回路による方法では常時、多大な電流が流れ続けるという課題があった。
【０００４】
そこで本発明はこのような課題を解決するもので、その目的とするところは、４電位以上の多電源回路における低電位系（小振幅）の信号を高電位系（大振幅）の信号に、つまり正極性側も負極性側も同時に変換し、かつ一度変換された後にはリーク電流が存在しない回路構成、つまり低消費電力のレベルシフト回路を提供することである。
【０００５】
【課題を解決するための手段】
本発明の両極性レベルシフト回路は、
低電位系の電源に接続された低電位系信号駆動回路と、高電位系の電源に接続され、２個のインバータ回路をたすきがけにした高電位系ラツチ回路からなり、かつ前記低電位系信号駆動回路の信号を前記高電位系ラッチ回路の反転出力端子に接続し、また、前記高電位系ラッチ回路の出力端子の信号を信号反転回路を経由して前記低電位系信号駆動回路の出力を制御するように接続したことを特徴とする。
【作用】
本発明の上記の構成によれば、高電位系ラッチ回路はインバータ回路のたすきがけで出来ているので、低電位系信号駆動回路の出力信号によって高電位系ラッチ回路の反転出力端子は変化しやすく、したがって高電位系ラッチ回路を容易に反転することができる。また、高電位系ラッチ回路の出力信号は信号反転回路を経由して低電位系信号駆動回路の出力を制御しているので高電位系ラツチ回路の動作が完了した後は低電位系信号駆動回路の低電位の出力信号と高電位系ラッチ回路の反転出力端子の高電位の出力信号が衝突することはない。以上によりリーク電流のない低消費電力の両極性のレベル変換ができる。
【０００６】
【発明の実施の形態】
以下、実施例により本発明の詳細を示す。図１は本発明の第１の実施例を示す回路図である。図１において破線１０に囲まれた回路は低電位系信号駆動回路である。低電位系信号駆動回路は−ＶSS1、＋ＶDD1の電源を用いている。破線２０に囲まれている回路は高電位系ラッチ回路である。高電位系ラッチ回路２０は−ＶSS2、＋ＶDD2の電源を用いている。ここで−ＶSS2、−ＶSS1、＋ＶDD1、＋ＶDD2の各電源電位の関係を示したのが図２である。図２において−ＶSS2は負極性の第１電源電位、−ＶSS1は負極性の第２電源電位、＋ＶSS1は正極性の第３電源電位、＋ＶSS2は正極性の第４電源電位である。さて、図１の破線１０の中において１１、１２はＰ型ＭＯＳＦＥＴであり、１３、１４はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ１１のソース電極は＋ＶDD1に接続され、ドレイン電極はＰ型ＭＯＳＦＥＴ１２のソース電極に接続されている。Ｎ型ＭＯＳＦＥＴ１３のソース電極は−ＶSS1に接続され、ドレイン電極はＮ型ＭＯＳＦＥＴ１４のソース電極に接続されている。Ｐ型ＭＯＳＦＥＴ１２とＮ型ＭＯＳＦＥＴ１４のゲート電極は互いに接続されている。またＰ型ＭＯＳＦＥＴ１２とＮ型ＭＯＳＦＥＴ１４のドレイン電極は互いに接続され、低電位系信号駆動回路１０としての出力端子２４となっている。またＰ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１３のゲート電極は互いに接続され、低電位系信号駆動回路１０としての入力端子２３となっている。次に破線２０の中において、１５、１６、２１はＰ型ＭＯＳＦＥＴであり、１７、１８、２２はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ２１のソース電極は＋ＶDD2に接続され、ドレイン電極はＰ型ＭＯＳＦＥＴ１５のソース電極に接続されている。Ｎ型ＭＯＳＦＥＴ２２のソース電極は−ＶSS2に接続され、ドレイン電極はＮ型ＭＯＳＦＥＴ１７のソース電極に接続されている。Ｎ型ＭＯＳＦＥＴ１７のドレイン電極とＰ型ＭＯＳＦＥＴ１５のドレイン電極は互いに接続され、高電位系ラッチ回路２０としての反転出力端子２５となっている。Ｐ型ＭＯＳＦＥＴ１５のゲート電極はＮ型ＭＯＳＦＥＴ１７のゲート電極に接続されている。Ｐ型ＭＯＳＦＥＴ１６のソース電極は＋ＶDD2に接続されている。Ｎ型ＭＯＳＦＥＴ１８のソース電極は−ＶSS2に接続されている。Ｐ型ＭＯＳＦＥＴ１６のドレイン電極とＮ型ＭＯＳＦＥＴ１８のドレイン電極は互いに接続され、高電位系ラッチ回路２０としての出力端子２６となっている。Ｐ型ＭＯＳＦＥＴ１６のゲート電極とＮ型ＭＯＳＦＥＴ１８のゲート電極は互いに接続され、かつ反転出力端子２５に接続されている。また、高電位系ラッチ回路２０としての出力端子２６はＰ型ＭＯＳＦＥＴ１５のゲート電極とＮ型ＭＯＳＦＥＴ１７のゲート電極に接続されているとともにインバータ回路の機能の持つ信号反転回路１９の入力端子に接続されている。信号反転回路１９の出力端子は低電位系信号駆動回路１０の中のＰ型ＭＯＳＦＥＴ１２のゲート電極とＮ型ＭＯＳＦＥＴ１４のゲート電極に接続されている。また低電位系信号駆動回路１０としての出力端子２４は高電位系ラッチ回路２０としての反転出力端子２５に接続されている。低電位系信号駆動回路１０としての入力端子２３はＰ型ＭＯＳＦＥＴ２１ゲート電極とＮ型ＭＯＳＦＥＴ２２のゲート電極に接続されている。なお、信号反転回路１９の電源は低電位系の電源である−ＶSS1と＋ＶDD1からとっている。
【０００７】
さて、まず、初期状態として低電位系信号駆動回路１０としての入力端子２３が低電位系のロウ（Ｌｏｗ）信号である−ＶSS1であり、高電位系ラッチ回路２０としての反転出力端子２５が高電位系のハイ（Ｈｉｇｈ）信号である＋ＶDD2、高電位系ラッチ回路２０としての出力端子２６が高電位系のロウ（Ｌｏｗ）信号である−ＶSS2信号であるとする。このとき信号反転回路１９の入力信号はロウ（Ｌｏｗ）信号である−ＶSS2信号であるので、信号反転回路１９の出力信号は低電位系のハイ（Ｈｉｇｈ）信号である＋ＶDD1となっていて低電位系信号駆動回路１０のＰ型ＭＯＳＦＥＴ１２はオフ（ＯＦＦ）している。また低電位系信号駆動回路１０のＮ型ＭＯＳＦＥＴ１４はオン（ＯＮ）しているが、Ｎ型ＭＯＳＦＥＴ１３は入力端子２３がロウ（Ｌｏｗ）信号の−ＶSS1信号であるのでオフ（ＯＦＦ）しているので低電位系信号駆動回路１０の出力端子２４は出力信号としては出していないので、高電位系ラッチ回路２０としての反転出力端子２５と電気的に衝突はしていない。また、低電位系信号駆動回路１０の入力端子２３がロウ（Ｌｏｗ）信号の−ＶSS1信号であるので、高電位系ラッチ回路２０のＰ型ＭＯＳＦＥＴ２１をオン（ＯＮ）させており、反転出力端子２５に高電位系のハイ（Ｈｉｇｈ）信号を作る＋ＶDD2の電源電位を供給する役目も果たしている。
このときＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７によるインバータ回路とＰ型ＭＯＳＦＥＴ１６とＮ型ＭＯＳＦＥＴ１８によるインバータ回路とは入力端子と出力端子を互いにいわゆるたすきがけにした関係にあって信号をラツチしている。
【０００８】
さて、次に低電位系信号駆動回路１０の入力端子２３が低電位系のロウ（Ｌｏｗ）信号である−ＶSS1から、低電位系のハイ（Ｈｉｇｈ）信号である＋ＶDD1に変化したとすると、Ｎ型ＭＯＳＦＥＴ１３と２２はオン（ＯＮ）し、Ｐ型ＭＯＳＦＥＴ１１はオフ（ＯＦＦ）する。またＰ型ＭＯＳＦＥＴ２１はソース電極が＋ＶDD2に対し、ゲート電極が＋ＶDD1となるのでその電圧差がＰ型ＭＯＳＦＥＴ２１のスレッショルド電圧より大きい場合には完全にはオフ（ＯＦＦ）しないが、オフ（ＯＦＦ）に近いような駆動力の低下が起こる。したがって、まずＮ型ＭＯＳＦＥＴ１３ともともとオン（ＯＮ）していたＮ型ＭＯＳＦＥＴ１４を通して低電位系信号駆動回路１０の出力端子２４に低電位系のロウ（Ｌｏｗ）信号である−ＶSS1が流れ込む。このとき高電位系ラッチ回路２０としての反転出力端子２５にはもともと高電位系のハイ（Ｈｉｇｈ）信号である＋ＶDD2の電位があって競合するが、Ｐ型ＭＯＳＦＥＴ１５の駆動能力を相対的に小さく設定し、かつ前述したようにＰ型ＭＯＳＦＥＴ２１がゲート電極に＋ＶDD1の電位が加わりオフ（ＯＦＦ）に近いような駆動力の低下が起きているので、Ｐ型ＭＯＳＦＥＴ１６とＮ型ＭＯＳＦＥＴ１８のゲート電極にはロウ（Ｌｏｗ）信号である−ＶSS1に近い電位がかかることとなり高電位系ラッチ回路２０の出力端子２６は高電位系のハイ（Ｈｉｇｈ）信号である＋ＶDD2となる。したがってＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７のゲート電極には高電位系のハイ（Ｈｉｇｈ）信号である＋ＶDD2が加わり、高電位系ラッチ回路２０としての反転出力端子２５にはＮ型ＭＯＳＦＥＴ１７とＮ型ＭＯＳＦＥＴ２２を通して高電位系のロウ（Ｌｏｗ）信号である−ＶSS2がはいってくる。一方、信号反転回路１９の出力信号は低電位系のロウ（Ｌｏｗ）信号である−ＶSS1となるので、Ｎ型ＭＯＳＦＥＴ１４はオフ（ＯＦＦ）し、低電位系信号駆動回路１０の出力端子２４と高電位系ラッチ回路２０としての反転出力端子２５との間での電気的競合は起こらなくなり、反転出力端子２５は純粋に高電位系のロウ（Ｌｏｗ）信号である−ＶSS2の電位となる。したがって、高電位系ラッチ回路２０の出力端子２６と反転出力端子２５はそれぞれ＋ＶDD2と−ＶSS2で安定する。また、前述したように低電位系信号駆動回路１０の出力端子２４と高電位系ラッチ回路２０としての反転出力端子２５との間での電気的競合は起こらないので、安定時におけるリーク電流もない。
以上より、低電位系の信号を高電位系の信号に変換できたことが解る。
【０００９】
また、次に入力信号が逆に変化する場合である低電位系信号駆動回路１０の入力端子２３が低電位系のハイ（Ｈｉｇｈ）信号である＋ＶDD1から低電位系のロウ（Ｌｏｗ）信号である−ＶSS1に再び変化したとする。このときＰ型ＭＯＳＦＥＴ１１と２１はオン（ＯＮ）し、Ｎ型ＭＯＳＦＥＴ１３はオフ（ＯＦＦ）する。またＮ型ＭＯＳＦＥＴ２２はソース電極が−ＶSS2に対し、ゲート電極が−ＶSS1となるのでその電圧差がＮ型ＭＯＳＦＥＴ２２のスレッショルド電圧より大きい場合には完全にはオフ（ＯＦＦ）しないが、オフ（ＯＦＦ）に近いような駆動力の低下が起こる。したがって、まずＰ型ＭＯＳＦＥＴ１１と、もともとオン（ＯＮ）していたＰ型ＭＯＳＦＥＴ１２を通して低電位系信号駆動回路１０の出力端子２４に低電位系のハイ（Ｈｉｇｈ）信号である＋ＶDD1が流れ込む。このとき高電位系ラッチ回路２０としての反転出力端子２５にはもともと高電位系のロウ（Ｌｏｗ）信号である−ＶSS2の電位があって競合するが、Ｎ型ＭＯＳＦＥＴ１７の駆動能力を相対的に小さく設定し、かつ前述したようにＮ型ＭＯＳＦＥＴ２２がゲート電極に−ＶSS1の電位が加わりオフ（ＯＦＦ）に近いような駆動力の低下が起きているので、Ｐ型ＭＯＳＦＥＴ１６とＮ型ＭＯＳＦＥＴ１８のゲート電極にはハイ（Ｈｉｇｈ）信号である＋ＶDD1に近い電位がかかるので高電位系ラッチ回路２０の出力端子２６は高電位系のロウ（Ｌｏｗ）信号である−ＶSS2となる。したがってＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７のゲート電極には高電位系のロウ（Ｌｏｗ）信号である−ＶSS2が加わり、高電位系ラッチ回路２０としての反転出力端子２５にはＰ型ＭＯＳＦＥＴ１５とＰ型ＭＯＳＦＥＴ２１を通して高電位系のハイ（Ｈｉｇｈ）信号である＋ＶDD2がはいってくる。一方、信号反転回路１９の出力信号は高電位系のハイ（Ｈｉｇｈ）信号である＋ＶDD1なるので、Ｐ型ＭＯＳＦＥＴ１２はオフ（ＯＦＦ）し、低電位系信号駆動回路１０の出力端子２４と高電位系ラッチ回路２０としての反転出力端子２５との間での電気的競合は起こらなくなり、反転出力端子２５は純粋に高電位系のハイ（Ｈｉｇｈ）信号である＋ＶDD2の電位となる。したがって、高電位系ラッチ回路２０の出力端子２６と反転出力端子２５はそれぞれ−ＶSS2と＋ＶDD2で安定する。以上より、低電位系信号駆動回路１０の入力端子２３にはいった低電位系のロウ（Ｌｏｗ）信号である−ＶSS1も、ハイ（Ｈｉｇｈ）信号である＋ＶDD1も、高電位系ラッチ回路２０の出力端子２６に高電位系のロウ（Ｌｏｗ）信号である−ＶSS2もしくはハイ（Ｈｉｇｈ）信号である＋ＶDD2に変換できることが解る。
【００１０】
また、図１においては各ＭＯＳＦＥＴは埋め込み酸化膜層を有するシリコン・オン・インシュレータ（ＳＯＩと略す）基板上に形成されている。したがつて、高電位系ラッチ回路２０の反転出力端子２５から高電位系の−ＶSS2もしくは＋ＶDD2の電位が低電位系信号駆動回路１０の出力端子２４に入り込んだととしてもＰ型ＭＯＳＦＥＴ１２もしくはＮ型ＭＯＳＦＥＴ１４のドレインから基板に逆流することはない。
【００１１】
なお、図１においてはＳＯＩ基板を用いた例を示したが、必ずしもＳＯＩ基板を用いず、通常バルクの製造工程でもＰ型ＭＯＳＦＥＴ１２もしくはＮ型ＭＯＳＦＥＴ１４の基板電位をそれぞれ＋ＶDD1もしくは−ＶSS１の電位とせず、基板を独立して構成し、それぞれ＋ＶDD2もしくは−ＶSS2してもよい。あるいは前記各ＭＯＳＦＥＴのドレイン側と接続してもよい。この構成により、高電位系の−ＶSS2もしくは＋ＶDD2の電位が低電位系信号駆動回路１０の出力端子２４に入り込みＰ型ＭＯＳＦＥＴ１２もしくはＮ型ＭＯＳＦＥＴ１４のドレインからそれぞれ基板を経由してに低電位系の＋ＶDD1もしくは−ＶSS１の電源に流れこむことはなくなる。
【００１２】
図３は本発明の第２の実施例の回路図である。図３において破線１０に囲まれた回路は低電位系信号駆動回路である。低電位系信号駆動回路１０は−ＶSS1、＋ＶDD1の電源を用いている。破線３０に囲まれている回路は高電位系ラッチ回路である。高電位系ラッチ回路３０は−ＶSS2、＋ＶDD2の電源を用いている。１９は信号反転回路であり、−ＶSS1、＋ＶDD1の電源を用いている。図３の回路図において図１の回路と異なるのは高電位系ラッチ回路３０の構成である。高電位系ラッチ回路３０の中において、１５はＰ型ＭＯＳＦＥＴであり、１７はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ１５のソース電極は＋ＶDD2に接続され、Ｎ型ＭＯＳＦＥＴ１７のソース電極は−ＶSS2に接続されている。Ｐ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７のそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続されインバータ回路を構成している。また、１６はＰ型ＭＯＳＦＥＴであり、１８はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ１６のソース電極は＋ＶDD2に接続され、Ｎ型ＭＯＳＦＥＴ１８のソース電極は−ＶSS2に接続されている。Ｐ型ＭＯＳＦＥＴ１６とＮ型ＭＯＳＦＥＴ１８のそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続されインバータ回路を構成している。これらの２個のインバータ回路は入力端子と出力端子を互いにいわゆるたすきがけに接続しラツチ回路を構成している。図１の高電位系ラッチ回路２０と図３の高電位系ラッチ回路３０を比較すると、図１の高電位系ラッチ回路２０からＰ型ＭＯＳＦＥＴ２１とＮ型ＭＯＳＦＥＴ２２を取り除いたものが図３の高電位系ラッチ回路３０となっている。以上の違いはあるものの図１の高電位系ラッチ回路２０と図３の高電位系ラッチ回路３０は基本的にはほぼ同じ動作をする。ただし、図３の高電位系ラッチ回路３０では低電位系信号駆動回路１０の出力端子２４の信号電位と高電位系ラッチ回路３０の反転出力端子２５の信号電位が衝突したとき、低電位系信号駆動回路１０の出力端子２４の信号電位が勝るように、図１のＰ型ＭＯＳＦＥＴ２１やＮ型ＭＯＳＦＥＴ２２が無い分、余計に図３の高電位系ラッチ回路３０のなかのＰ型ＭＯＳＦＥＴ１５やＮ型ＭＯＳＦＥＴ１７の駆動能力を低く設定している。この条件さえ満たせば図３の回路は図１の回路よりトランジスタ数の少ない簡単な回路でレイアウト面積が少なくてすむ長所がある。
【００１３】
図４は本発明の第３の実施例の回路図である。図４において破線４０に囲まれた回路は低電位系信号駆動回路である。低電位系信号駆動回路４０は−ＶSS1、＋ＶDD1の電源を用いている。破線３０に囲まれている回路は高電位系ラッチ回路である。高電位系ラッチ回路３０は−ＶSS2、＋ＶDD2の電源を用いている。１９は信号反転回路であり、−ＶSS1、＋ＶDD1の電源を用いている。図４の回路図において図３の回路と異なるのは低電位系信号駆動回路４０の構成である。図４の低電位系信号駆動回路４０において、１１、１２はＰ型ＭＯＳＦＥＴであり、１３、１４はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ１２のソース電極は＋ＶDD1に接続され、ドレイン電極はＰ型ＭＯＳＦＥＴ１１のソース電極に接続されている。また、Ｎ型ＭＯＳＦＥＴ１４のソース電極は−ＶSS1に接続され、ドレイン電極はＮ型ＭＯＳＦＥＴ１３のソース電極に接続されている。図４の低電位系信号駆動回路４０と図３の低電位系信号駆動回路１０を比較するとＰ型ＭＯＳＦＥＴ１１と１２の電源＋ＶDD1に対する位置関係、およびＮ型ＭＯＳＦＥＴ１３と１４の電源−ＶSS1に対する位置関係が入れ替わっているだけで基本的動作、機能は同じである。図４は低電位系信号駆動回路の構成が１種類ではないことを示す回路例である。
【００１４】
図５は本発明の第４の実施例の回路図である。図５において破線１０に囲まれた回路は低電位系信号駆動回路である。低電位系信号駆動回路１０は−ＶSS1、＋ＶDD1の電源を用いている。破線２０に囲まれている回路は高電位系ラッチ回路である。高電位系ラッチ回路２０は−ＶSS2、＋ＶDD2の電源を用いている。５９は信号反転回路であり、−ＶSS2、＋ＶDD2の電源を用いている。図５の回路図において図１の回路と異なるのは信号反転回路５９の電源の取り方であって、図１の信号反転回路１９は低電位系の−ＶSS1、＋ＶDD1から電源をとっているのに対し、図５の信号反転回路５９は高電位系の−ＶSS2、＋ＶDD2から電源をとっている。それ以外の回路構成は図１の回路と同じである。図５の回路はレイアウトパターンの都合により、信号反転回路の電源は低電位系からでも、高電位系からでもどちらからでも取れることを示している。
【００１５】
図６は本発明の第５の実施例の回路図である。図６において破線１０に囲まれた回路は低電位系信号駆動回路である。低電位系信号駆動回路１０は−ＶSS1、＋ＶDD1の電源を用いている。破線３０に囲まれている回路は高電位系ラッチ回路である。高電位系ラッチ回路３０は−ＶSS2、＋ＶDD2の電源を用いている。５９は信号反転回路であり、−ＶSS2、＋ＶDD2の電源を用いている。図６の回路図において図３の回路と異なるのは信号反転回路５９の電源の取り方であって、図３の信号反転回路１９は低電位系の−ＶSS1、＋ＶDD1から電源をとっているのに対し、図５の信号反転回路５９は高電位系の−ＶSS2、＋ＶDD2から電源をとっている。それ以外の回路構成は図３の回路と同じである。図６の回路は図３の回路においてもレイアウトパターンの都合により、信号反転回路の電源は低電位系からでも、高電位系からでもどちらからでも取れることを示している。
【００１６】
図７は本発明の第６の実施例の回路図である。図７において破線１０に囲まれた回路は低電位系信号駆動回路である。低電位系信号駆動回路１０は−ＶSS1、＋ＶDD1の電源を用いている。破線２０に囲まれている回路は高電位系ラッチ回路である。高電位系ラッチ回路２０は−ＶSS2、＋ＶDD2の電源を用いている。５９は信号反転回路であり、−ＶSS2、＋ＶDD2の電源を用いている。また、７９はインバータ回路であり、−ＶSS2、＋ＶDD2の電源を用いている。図７の回路図においインバータ回路７９は信号反転回路５９の出力信号を入力し、出力が高電位系ラッチ回路２０の出力端子７６となつている。図７の回路は図５の回路と基本的に動作および機能は同一であるが、高電位系ラッチ回路２０の出力端子７６がインバータ回路を２段経ているので駆動能力を高くできる回路構成であることが解る。
【００１７】
図８は本発明の第７の実施例の回路図である。図８において破線１０に囲まれた回路は低電位系信号駆動回路である。低電位系信号駆動回路１０は−ＶSS1、＋ＶDD1の電源を用いている。破線３０に囲まれている回路は高電位系ラッチ回路である。高電位系ラッチ回路３０は−ＶSS2、＋ＶDD2の電源を用いている。５９は信号反転回路であり、−ＶSS2、＋ＶDD2の電源を用いている。また、７９はインバータ回路であり、−ＶSS2、＋ＶDD2の電源を用いている。図８の回路図においインバータ回路７９は信号反転回路５９の出力信号を入力し、出力が高電位系ラッチ回路３０の出力端子８６となつている。図８の回路は図６の回路と基本的に動作および機能は同一であるが、高電位系ラッチ回路３０の出力端子７６がインバータ回路を２段経ているので駆動能力を高くできる回路構成であることが解る。
【００１８】
また、以上は電源が計４電位の場合を説明してきたが、５電位以上であって、その間のレベル変換であってもよい。
【００１９】
また、以上において信号反転回路やインバータ回路は通常、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのそれぞれのゲート電極および、それぞれのドレインを互いに接続する構成で例示したが、反転機能を有する構成ならば他の構成でもよい。例えばＮＡＮＤ回路（非論理積回路）の各入力端子を互いに接続してもよいし、またＮＯＲ回路（非論理和回路）の入力入力端子を互いに接続して用いてもよい。
【発明の効果】
以上、述べたように本発明によれば低電位系（小振幅）の信号を高電位系（大振幅）の信号に正極側と負極側同時に変換できるという効果がある。
【００２０】
また、動作が終了した静止状態においてはリーク電流が流れず、低消費電力であるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明が使用される多電源系の各電位の関係を示した電位関係図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の第３の実施例を示す回路図である。
【図５】本発明の第４の実施例を示す回路図である。
【図６】本発明の第５の実施例を示す回路図である。
【図７】本発明の第６の実施例を示す回路図である。
【図８】本発明の第７の実施例を示す回路図である。
【図９】従来例のレベルシフト回路を示す回路図である。
【図１０】従来例の小振幅を大振幅に変換する回路例を示す回路図である。
【符号の説明】
１０、４０・・・低電位系信号駆動回路
２０、３０・・・高電位系ラッチ回路
１１、１２、１５、１６、２１・・・Ｐ型ＭＯＳＦＥＴ
１３、１４、１７、１８、２２・・・Ｎ型ＭＯＳＦＥＴ
１９、５９、７９・・・信号反転回路、インバータ回路
２３・・・低電位系信号駆動回路の入力端子
２４・・・低電位系信号駆動回路の出力端子
２５・・・高電位系ラッチ回路の反転出力端子
２６、３６、７６、８６・・・高電位系ラッチ回路の出力端子

Claims

第１、第２、第３、第４の各電位の電源電位を有するＭＯＳＦＥＴを用いた半導体集積回路装置において、
第４電位の電源にソース電位を接続した第１Ｐ型ＭＯＳＦＥＴと、第２Ｐ型ＭＯＳＦＥＴと第５Ｐ型ＭＯＳＦＥＴの直列回路と、第１電位の電源にソース電位を接続した第１Ｎ型ＭＯＳＦＥＴと、第２Ｎ型ＭＯＳＦＥＴと第５Ｎ型ＭＯＳＦＥＴの直列回路とからなり、前記第１Ｐ型ＭＯＳＦＥＴと第１Ｎ型ＭＯＳＦＥＴのそれぞれのゲート電極およびドレイン電極は互いに接続され第１インバータ回路を形成し、前記第２Ｐ型ＭＯＳＦＥＴと第５Ｐ型ＭＯＳＦＥＴの直列回路と第２Ｎ型ＭＯＳＦＥＴと第５Ｎ型ＭＯＳＦＥＴの直列回路のそれぞれドレイン電極は互いに接続され、かつ第２Ｐ型ＭＯＳＦＥＴと第２Ｎ型ＭＯＳＦＥＴのゲート電極を互いに接続することにより第２インバータ回路を形成し、該第１インバータ回路の入力端子となるゲート電極は前記第２インバータ回路の出力端子となるドレイン電極に接続され、前記第２インバータ回路の入力端子となるゲート電極は前記第１インバータ回路の出力端子となるドレイン電極に接続されてなる高電位系ラッチ回路と、
第３、第４Ｐ型ＭＯＳＦＥＴの直列回路と第３、第４Ｎ型ＭＯＳＦＥＴの直列回路からなり、前記第３、第４Ｐ型ＭＯＳＦＥＴの直列回路の一端は第３電位の電源に接続され、第３、第４Ｎ型ＭＯＳＦＥＴの直列回路の一端は第２電位の電源に接続され、前記第３、第４Ｐ型ＭＯＳＦＥＴの直列回路の他端と前記第３、第４Ｎ型ＭＯＳＦＥＴの直列回路の他端は互いに接続され出力端子となり、前記第３Ｐ型ＭＯＳＦＥＴと第３Ｎ型ＭＯＳＦＥＴのゲート電極は互いに接続され低電位系の信号入力端子とからなる低電位系信号駆動回路と、
Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのインバータ回路による信号反転回路からなり、
前記低電位系信号駆動回路の出力端子が前記高電位系ラッチ回路を構成する第２インバータ回路の出力端子であり、かつ高電位系ラッチ回路としての反転出力端子に接続され、前記高電位系ラッチ回路の第１インバータ回路の出力端子であり、かつ高電位系ラッチ回路としての出力端子が前記信号反転回路の入力端子に接続され、前記信号反転回路の出力端子が前記低電位系信号駆動回路の第４Ｐ型ＭＯＳＦＥＴと第４Ｎ型ＭＯＳＦＥＴのゲート電極に接続され、前記高電位系ラッチ回路を構成している第５Ｐ型ＭＯＳＦＥＴと第５Ｎ型ＭＯＳＦＥＴのゲート電極に前記低電位系信号駆動回路の入力端子が接続されていることを特徴とする両極性レベルシフト回路。
第１、第２、第３、第４の各電位の電源電位を有するＭＯＳＦＥＴを用いた半導体集積回路装置において、
第４電位の電源にソース電位を接続した第１、第２Ｐ型ＭＯＳＦＥＴと第１電位の電源にソース電位を接続した第１、第２Ｎ型ＭＯＳＦＥＴとからなり、前記第１Ｐ型ＭＯＳＦＥＴと第１Ｎ型ＭＯＳＦＥＴのそれぞれのゲート電極およびドレイン電極は互いに接続され第１インバータ回路を形成し、前記第２Ｐ型ＭＯＳＦＥＴと第２Ｎ型ＭＯＳＦＥＴのそれぞれのゲート電極およびドレイン電極は互いに接続され第２インバータ回路を形成し、該第１インバータ回路の入力端子となるゲート電極は前記第２インバータ回路の出力端子となるドレイン電極に接続され、前記第２インバータ回路の入力端子となるゲート電極は前記第１インバータ回路の出力端子となるドレイン電極に接続されてなる高電位系ラッチ回路と、
第３、第４Ｐ型ＭＯＳＦＥＴの直列回路と第３、第４Ｎ型ＭＯＳＦＥＴの直列回路からなり、前記第３、第４Ｐ型ＭＯＳＦＥＴの直列回路の一端は第３電位の電源に接続され、第３、第４Ｎ型ＭＯＳＦＥＴの直列回路の一端は第２電位の電源に接続され、前記第３、第４Ｐ型ＭＯＳＦＥＴの直列回路の他端と前記第３、第４Ｎ型ＭＯＳＦＥＴの直列回路の他端は互いに接続され出力端子となり、前記第３Ｐ型ＭＯＳＦＥＴと第３Ｎ型ＭＯＳＦＥＴのゲート電極は互いに接続され低電位系の信号入力端子とからなる低電位系信号駆動回路と、
Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのインバータ回路による信号反転回路が形成されてなり、
前記低電位系信号駆動回路の出力端子が前記高電位系ラッチ回路を構成する第２インバータ回路の出力端子であり、かつ高電位系ラッチ回路としての反転出力端子に接続され、前記高電位系ラッチ回路の第１インバータ回路の出力出力端子であり、かつ高電位系ラッチ回路としての出力端子が前記信号反転回路の入力端子に接続され、前記信号反転回路の出力端子が前記低電位系信号駆動回路の第４Ｐ型ＭＯＳＦＥＴと第４Ｎ型ＭＯＳＦＥＴのゲート電極に接続されていることを特徴とする両極性レベルシフト回路。
請求項1または2に記載の両極性レベルシフト回路において、前記信号反転回路は第２、第３の電位の低電位系の電源に接続されていることを特徴とする両極性レベルシフト回路。
請求項１および２記載の両極性レベルシフト回路において、前記信号反転回路は第１、第４の電位の高電位系の電源に接続されていることを特徴とする両極性レベルシフト回路。
請求項１および２記載の両極性レベルシフト回路において、高電位系ラッチ回路の第１インバータ回路の駆動能力が第２インバータ回路の駆動能力より高くなるようにＭＯＳＦＥＴの形状を設定していることを特徴とする両極性レベルシフト回路。
請求項１および２記載の両極性レベルシフト回路において、高電位系ラッチ回路の第２インバータ回路の駆動能力が低電位系信号駆動回路の駆動能力より低くなるようにＭＯＳＦＥＴの形状を設定していることを特徴とする両極性レベルシフト回路。
請求項１および２記載の両極性レベルシフト回路において、ＭＯＳＦＥＴの半導体集積回路装置がシリコン・オン・インシュレータ基板上で形成されていることを特徴とする両極性レベルシフト回路。
請求項１および２記載の両極性レベルシフト回路において、低電位系信号駆動回路の出力端子に接続されたＰ型およびＮ型のＭＯＳＦＥＴの基板電位が第３および第４の各電位の電源電位から独立していることを特徴とする両極性レベルシフト回路。