JP2004072829A

JP2004072829A - 半導体集積回路および電源回路

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Publication number: JP2004072829A
Application number: JP2002225165A
Authority: JP
Inventors: Shinichi Yoshida; 吉田　信一; Ryotaro Kudo; 工藤　良太郎
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-08-01
Filing date: 2002-08-01
Publication date: 2004-03-04
Anticipated expiration: 2022-08-01
Also published as: JP4271910B2

Abstract

【課題】信号の電位レベルのシフト量が大きくなった場合でも、回路を構成するＭＯＳトランジスタのゲート酸化膜を厚くすることなく耐圧を図ることのできるレベルシフト回路を備えた半導体集積回路を提供する。
【解決手段】低電位の信号（ＩＮ１１）が入力される回路（Ｍ１７，Ｍ１８…）と、高電位の信号ＯＵＴ１１が出力される回路（Ｍ１１，Ｍ１２…）との間にドレイン高耐圧ＭＯＳＦＥＴ（Ｍ１３，Ｍ１４）を設け、該ドレイン高耐圧ＭＯＳＦＥＴ（Ｍ１３，Ｍ１４）に流れる電流により低電位の信号（ＩＮ１１）と高電位の信号（ＯＵＴ１１）が相関するように構成したものである。また、ドレイン高耐圧ＭＯＳＦＥＴ（Ｍ１３，Ｍ１４）に流れる電流を制限する電流制限用ＭＯＳＦＥＴ（Ｍ１５，Ｍ１６）を備えた。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路技術さらにはＭＯＳトランジスタのゲート酸化膜を厚くすることなくレベルシフト回路の高耐圧化を実現する技術に関し、例えば大電流の出力を可能とするスイッチング・レギュレータ等に用いられるレベルシフト回路に利用して有用な技術に関する。
【０００２】
【従来の技術】
スイッチング・レギュレータでは、スイッチング素子としてオン抵抗およびゲート容量が小さいＮチャネル形のパワーＭＯＳトランジスタが使用されることが多い。
図５に示すような降圧形のスイッチング・レギュレータにおいてＮチャネル形のパワーＭＯＳトランジスタＭ４１，Ｍ４２を使用する場合、一般に、高電位側のパワーＭＯＳトランジスタＭ４１のオン抵抗を下げるために昇圧回路４０とレベルシフト回路４２とが必要となる。さらに、大電流出力が求められるスイッチング・レギュレータでは、大電流出力を可能とするためにパワーＭＯＳトランジスタＭ４１に供給される入力電圧Ｖｉｎが高電圧にされる。その結果、レベルシフト回路４２に印加される電圧も高くなることから、レベルシフト回路４２を構成する素子を高耐圧にする必要が生じる。
【０００３】
従来の一般的なレベルシフト回路としては、例えば図６に示すような構成を備えたものがある。このレベルシフト回路では、出力側の電源電圧Ｖｄｄ２が高くなった場合、負荷ＭＯＳトランジスタＭ５１，Ｍ５２に大きな電圧がかかるため、これらの素子の高耐圧化を図る必要があった。そこで、従来のレベルシフト回路では、一般にこれらの素子のゲート酸化膜を厚く形成することで、そのゲート・ソース間或いはゲート・基板間に大きな電圧がかかっても素子破壊が生じないように高耐圧化を図っていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記のようにレベルシフト回路の構成素子のゲート酸化膜を厚くすると、それに伴って素子サイズが大きくなることから回路全体の占有面積が大きくなり、ＩＣのコストが高くなってしまう。さらに、ゲート酸化膜を厚くすると、ＭＯＳトランジスタの閾値電圧Ｖｔｈすなわち動作電圧が高くなったり、ＭＯＳトランジスタの反転スピードが遅くなるなどの不都合が生じる。そのため、小型、低価格、高効率、低動作電圧、大電流出力、高速動作が求められるスイッチング・レギュレータを構成するレベルシフト回路としては、図６のようなレベルシフト回路は余り適したものではないという問題があった。
【０００５】
この発明の目的は、信号の電位レベルのシフト量が大きくなった場合でも、回路を構成するＭＯＳトランジスタのゲート酸化膜を厚くすることなく高耐圧化を図ることのできるレベルシフト回路を備えた半導体集積回路を提供することにある。
この発明の他の目的は、小型、低価格、高効率、低動作電圧、大電流出力、高速動作の要求を十分に満たすことのできるスイッチング・レギュレータを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、レベルシフト回路で第１の振幅の信号が入力される回路と第１の振幅の信号の中心電位と異なる中心電位を有する第２の振幅の信号が出力される回路との間にドレイン高耐圧ＭＯＳトランジスタを設け、該ドレイン高耐圧ＭＯＳトランジスタに流れる電流により上記第１の振幅の信号と上記第２の振幅の信号とを相関させるように構成したものである。これにより、耐圧を上げるために各素子のゲート酸化膜を厚くする必要がなくなり、各素子のサイズを小さく、且つ、高速動作が可能なように構成することが出来る。また、ドレイン高耐圧ＭＯＳトランジスタに流れる電流を制限する構成を付加することで、消費電流を小さくすることが出来る。ここでドレイン高耐圧ＭＯＳトランジスタとは、例えばＬＤ（Ｌａｔｅｒａｌｌｙ　Ｄｉｆｆｕｓｅｄ）ＭＯＳと呼ばれるＭＯＳトランジスタのようにゲート電極とドレイン拡散領域との間に高耐圧の構成を有するＭＯＳトランジスタを意味する。
【０００７】
さらに、電源入力端子と基準電位端子との間に２個のＮチャネル形のパワーＭＯＳトランジスタを備えたスイッチング・レギュレータにおいて、高電位側のパワーＭＯＳトランジスタを駆動するスイッチング信号を生成するのに上記のレベルシフト回路を用いる。これにより、小型、低価格、高効率、低電圧駆動、大電流出力、高速動作が可能なスイッチング・レギュレータが提供できる。また、２個のパワーＭＯＳトランジスタの中間ノードと上記スイッチング信号を出力するバッファ回路の負電源端子とを結合することで、パワーＭＯＳトランジスタをオンさせるときにそのゲートに流入した電流を、次にオフとなるときにインダクタンス素子に流す出力電流として利用でき、パワーＭＯＳトランジスタのゲート駆動損失を低減することが出来る。
【０００８】
【発明の実施の形態】
以下、本発明の好適な実施例を図１〜図４の図面に基づいて説明する。
図１は、本発明の第１実施例のレベルシフト回路を示す回路図である。
この実施例のレベルシフト回路１０は、ロジック系の電源電圧［Ｖｄｄ１−Ｖｓｓ１（ＧＮＤ）］により生成される入力信号ＩＮ１１を、該ロジック系の電源電圧［Ｖｄｄ１−Ｖｓｓ１（ＧＮＤ）］より電位の高い電源電圧［Ｖｄｄ２−Ｖｓｓ２］によって入力信号ＩＮ１１よりも中心電位の高い出力信号ＯＵＴ１１にレベルシフトする回路である。
【０００９】
ここで、上記電源電圧［Ｖｄｄ２−Ｖｓｓ２］は、例えば１０Ｖ−５Ｖのようなロジック系の電源電圧［Ｖｄｄ１−Ｖｓｓ１（ＧＮＤ）］と電位差がほぼ同じで電位のみ高くされた電圧である。或いは、後述する図４の実施例回路のように例えば（１７Ｖ−１２Ｖ）〜（５Ｖ−０Ｖ）のようにロジック系の電源電圧［Ｖｄｄ１−Ｖｓｓ１（ＧＮＤ）］と電位差がほぼ同じで、回路の状態に応じて電位が上下に変動する電圧とすることも出来る。
【００１０】
図１のレベルシフト回路１０は、入力信号ＩＮ１１とその反転信号をゲートに受ける一対の入力ＭＯＳトランジスタＭ１７，Ｍ１８と、第２の電源電圧端子Ｖｄｄ２にソースが接続されたカレントミラー接続の負荷ＭＯＳトランジスタＭ１１，Ｍ１２と、上記入力ＭＯＳトランジスタＭ１７，Ｍ１８と負荷ＭＯＳトランジスタＭ１１，Ｍ１２との間にそれぞれ直列に接続されたドレイン高耐圧ＭＯＳトランジスタＭ１３，Ｍ１４および該ドレイン高耐圧ＭＯＳトランジスタＭ１３，Ｍ１４に流れる電流を制限する電流制限用ＭＯＳトランジスタＭ１５，Ｍ１６と、この電流制限用ＭＯＳトランジスタＭ１５，Ｍ１６の電流量を決定する第１定電流回路１１と、上記ドレイン高耐圧ＭＯＳトランジスタＭ１４のドレイン電位が下がり過ぎないように電流を供給する電流供給用ＭＯＳトランジスタＭ１Ｂと、この電流供給用ＭＯＳトランジスタＭ１Ｂの電流量を決定する第２定電流回路１２と、負荷ＭＯＳトランジスタＭ１２のドレインに生成された出力電圧を波形整形して出力するバッファ回路としてのインバータＩＮＶ１２等から構成される。
【００１１】
上記の入力ＭＯＳトランジスタＭ１７，Ｍ１８は、ソースおよび基板が低電位側の接地電位ＧＮＤに接続されたＮチャネル形ＭＯＳトランジスタであり、その一方のゲートには入力信号ＩＮ１１が直接入力されている。また、他方のゲートにはインバータＩＮＶ１１を介して反転された信号が入力され、入力信号ＩＮ１１の信号レベルに応じて入力ＭＯＳトランジスタＭ１７，Ｍ１８がオン・オフ動作されるようになっている。
【００１２】
負荷ＭＯＳトランジスタＭ１１，Ｍ１２は、ソースおよび基板が高電位側の電源電圧Ｖｄｄ２に接続されたＰチャネル形ＭＯＳトランジスタからなり、一方の負荷ＭＯＳトランジスタＭ１１のゲート・ドレイン間が結合され、他方の負荷ＭＯＳトランジスタＭ１２のゲートには負荷ＭＯＳトランジスタＭ１１のドレイン電圧が印加されている。
【００１３】
ドレイン高耐圧ＭＯＳトランジスタＭ１３，Ｍ１４は、それぞれドレインが負荷ＭＯＳトランジスタＭ１１，Ｍ１２側に、ソースおよび基板が入力ＭＯＳトランジスタＭ１７，Ｍ１８側に接続され、且つ、ゲートには低電位側の電源電圧Ｖｄｄ１が印加されるように接続されている。このようなドレイン高耐圧ＭＯＳトランジスタＭ１３，Ｍ１４によれば、そのドレインに高い電圧が印加された場合でも、ソース電位がゲート電位（Ｖｄｄ１）とＭＯＳトランジスタの閾値電圧Ｖｔｈにより決定されるクランプ電圧（Ｖｄｄ１−Ｖｔｈ）に固定され、高い電圧がソース側の素子（電流制限用ＭＯＳトランジスタＭ１５，Ｍ１６や入力ＭＯＳトランジスタＭ１７，Ｍ１８）に印加されないようにされる。
【００１４】
図２には、ドレイン高耐圧ＭＯＳトランジスタの素子構造の一例を示す。
ドレイン高耐圧ＭＯＳトランジスタＭ１３，Ｍ１４には、例えば、図２（ａ）に示すように、一般には個々の素子間を絶縁する目的で比較的厚く形成されるフィールド酸化膜ＬＳと同一の酸化膜ＬＳをドレイン拡散領域Ｄ１，Ｄ２と重なる位置に形成した、ロコス・オフセットタイプ或いはロコス・ドレインタイプと呼ばれるＭＯＳトランジスタＱ１を用いることが出来る。このような構造により、ゲート酸化膜を厚く形成することなく、ゲート・ドレイン間の耐圧を高くすることが出来る。また、図２（ｂ）に示すように、ドレイン側に上記ロコス・オフセットタイプと同様の構造を有し、ソース側にウェル領域ＷＬにＮ型高濃度領域Ｓ１とＰ型高濃度領域Ｓ２を有するＬＤＭＯＳと呼ばれるＭＯＳトランジスタＱ２により構成することも可能である。
【００１５】
電流制限用ＭＯＳトランジスタＭ１５，Ｍ１６は、入力ＭＯＳトランジスタＭ１７，Ｍ１８とそれらに対応するドレイン高耐圧ＭＯＳトランジスタＭ１３，Ｍ１４との間にそれぞれ直列に接続されるとともに、第１定電流回路１１を構成するＭＯＳトランジスタＭ１Ａとカレントミラー接続され、入力ＭＯＳトランジスタＭ１７，Ｍ１８の何れかがオン状態にされた場合に、対応するドレイン高耐圧ＭＯＳトランジスタＭ１３，Ｍ１４に流れる電流を定電流回路１１により決定される電流量に制限する。
第１定電流回路１１は、ゲート・ドレインを結合したＮチャネル形ＭＯＳトランジスタＭ１Ａと抵抗Ｒ１１とを低電位の電源電圧Ｖｄｄ１，ＧＮＤ間に直列に接続したものである。抵抗Ｒ１１には、拡散抵抗やポリシリコン抵抗のほか、ゲートとソースを直結したいわゆる飽和結線のデプレッションＭＯＳトランジスタを使用することが出来る。
【００１６】
電流供給用ＭＯＳトランジスタＭ１Ｂは、第２定電流回路１２のＭＯＳトランジスタＭ１Ｃとカレントミラー接続され、出力ノードＮ１１の電位が下がったときに第２定電流回路１２により決定される電流を出力ノードＮ１１に供給して出力ノードＮ１１の電位を高電位側の基準電位（低い方の電源電圧）Ｖｓｓ２より低くならないように制御する。なお、電流制限用ＭＯＳトランジスタＭ１５，Ｍ１６による電流の制限等により、出力ノードＮ１１の電位が基準電位Ｖｓｓ２より低くならないように構成されていれば、この電流供給用ＭＯＳトランジスタＭ１Ｂや第２定電流回路１２は省略することが出来る。
第２定電流回路１２は、第１定電流回路１１と同様の構成であり、抵抗Ｒ２とＭＯＳトランジスタＭ１Ｂとが高電位側の電源電圧Ｖｄｄ２，Ｖｓｓ２間に直列に接続されている。
【００１７】
上記構成のレベルシフト回路１０によれば、入力信号ＩＮ１１がハイレベルのときには、一方の入力ＭＯＳトランジスタＭ１８がオンされてＭＯＳトランジスタＭ１２，Ｍ１４，Ｍ１６に電流が流されるとともに、他方の入力ＭＯＳトランジスタＭ１７がオフされてＭＯＳトランジスタＭ１１，Ｍ１３，Ｍ１５に流れる電流が遮断される。その結果、出力ノードＮ１１の電位が低い状態にされてインバータＩＮＶ１２の出力信号ＯＵＴ１１は高電位側の電源電圧Ｖｄｄ２に近いレベルの信号となる。
【００１８】
逆に、入力信号ＩＮ１１がロウレベルのときには、一方の入力ＭＯＳトランジスタＭ１８がオフされてＭＯＳトランジスタＭ１２，Ｍ１４，Ｍ１６の電流が遮断されるとともに、他方の入力ＭＯＳトランジスタＭ１７がオンされてＭＯＳトランジスタＭ１１，Ｍ１３，Ｍ１５に電流が流される。そして、ＭＯＳトランジスタＭ１１とＭ１２とがカレントミラー接続されているため、ＭＯＳトランジスタＭ１２のドレイン電圧がＭＯＳトランジスタＭ１１のドレイン電圧とほぼ同一の電位となる。その結果、出力ノードＮ１１の電位が高電位側の電源電圧Ｖｄｄ２に近いレベルにされてインバータＩＮＶ１２の出力が高電位側の基準電位Ｖｓｓ２に近いレベルの信号となる。
【００１９】
さらに、このように構成されたレベルシフト回路１０によれば、ドレイン高耐圧ＭＯＳトランジスタＭ１３，Ｍ１４のゲート・ドレイン間やソース・ドレイン間にのみ低電位側の基準電位Ｖｓｓ１と高電位側の電源電圧Ｖｄｄ２との電位差に相当する大きな電圧がかかるが、ＭＯＳトランジスタＭ１３，Ｍ１４のドレインが高耐圧に形成されていることで、素子の破壊が回避される。すなわち、レベルシフト回路１０のレベルシフト量が大きくなっても素子のゲート酸化膜を厚くする必要がなく、これによってゲート酸化膜を厚くして耐圧を図るレベルシフト回路に較べて、回路の占有面積の縮小や動作速度の向上を図ることが出来る。
【００２０】
また、ゲート酸化膜を厚くして高耐圧を図っていた従来のレベルシフト回路では、ゲート酸化膜の厚いものと通常のものと２種類の酸化膜形成工程を必要としていたのに対して、上記のレベルシフト回路１０によれば、図２のドレイン側の酸化膜ＬＳはフィールド酸化膜と同一工程で形成でき、しかもゲート酸化膜の形成工程が一つで済むので、従来の回路の場合より半導体製造プロセスの工程数を少なくすることが出来るという効果も得られる。
【００２１】
ここで、ゲート酸化膜を薄く形成した場合の効果について定量的に説明する。例えば、低い電源電圧を５Ｖとし高い電源電圧を１７Ｖと仮定した場合、ゲート酸化膜の厚さにより高耐圧化を図る従来の回路では、ゲート酸化膜を高い電圧（１７Ｖ）で１０年間保証するとして、ゲート酸化膜は４２５Å程度の厚さにしなければならない。これに対し、本実施例の構成では、ゲート酸化膜は低い電圧（５Ｖ）で１０年間保証するものとして、ゲート酸化膜は１２５Å程度の厚さにすれば良い。
【００２２】
すなわち、ゲート酸化膜厚の比が従来型：実施例型＝３．４：１となるので、比例縮小則により１個のＭＯＳトランジスタの素子サイズ、消費電流、動作電流、出力電流、動作速度の各値の比は次のようになり、チップ占有面積の大幅な縮小化、高効率化、低電圧化、大電流化、高速動作化が可能となる。
素子サイズ　　従来型：実施例型＝１：１／３．４（＝０．２９）
消費電流　　　従来型：実施例型＝１：１／３．４^２（＝０．０８７）
動作電圧　　　従来型：実施例型＝１：１／３．４（＝０．２９）
出力電流　　　従来型：実施例型＝１：３．４
動作速度　　　従来型：実施例型＝１：３．４
一方、ドレイン高耐圧ＭＯＳ構造では、図２の酸化膜ＬＳの形成による面積の増加はＬ２／（Ｌ１−Ｌ２）＜０．３であり、素子サイズはせいぜい１．５倍になるにすぎない。従って、従来型よりも小さくなる。
【００２３】
［第２実施例］
図３には、高電位の入力信号を低電位の出力信号に変位させる第２実施例のレベルシフト回路の回路図を示す。
このレベルシフト回路２０は、例えば１７Ｖ−０Ｖのような振幅の入力信号ＩＮ２１を、例えば５Ｖ−０Ｖのような低電位の出力信号ＯＵＴ２１にレベルシフトする回路である。このレベルシフト回路２０は、入力信号をドレインで受けるとともにソースが出力ノードとされたドレイン高耐圧ＭＯＳトランジスタＭ２３と、このドレイン高耐圧ＭＯＳトランジスタＭ２３に流れる電流を制限する電流制限用ＭＯＳトランジスタＭ２２と、この電流制限用ＭＯＳトランジスタＭ２２に流れる電流を決定する定電流回路２１とから構成される。
ドレイン高耐圧ＭＯＳトランジスタＭ２３は、そのゲート端子に低電位側の電源電圧Ｖｄｄ１が印加されており、ドレイン端子に高い電圧が印加された場合にソース電位をゲート電位Ｖｄｄ１からＭＯＳトランジスタの閾値電位Ｖｔｈを減じた電位にクランプする。
【００２４】
定電流回路２１は、ゲート・ドレインを結合させたＭＯＳトランジスタＭ２１と抵抗Ｒ２１とを低電位側の電源電圧［Ｖｄｄ１−ＧＮＤ］間に直列に接続したもので、そのＭＯＳトランジスタＭ２１と電流制限用ＭＯＳトランジスタＭ２２とがカレントミラー接続されている。抵抗Ｒ２１は拡散抵抗、ポリシリコン抵抗、或いは、いわゆる飽和結線したデプレッションＭＯＳトランジスタなどを用いることが出来る。
電流制限用ＭＯＳトランジスタＭ２２は、ドレイン高耐圧ＭＯＳトランジスタＭ２３のソースとグランドＧＮＤ間に接続され、ドレイン高耐圧ＭＯＳトランジスタＭ２３のソース電位がグランドＧＮＤより高いときに、ドレイン高耐圧ＭＯＳトランジスタＭ２３のソースから定電流回路２１により制限された電流を引き抜くようになっている。
【００２５】
このようなレベルシフト回路２０によれば、入力信号ＩＮ２１がハイレベルのときには、出力信号ＯＵＴ２１がクランプ電位（Ｖｄｄ１−Ｖｔｈ）となる。つまり、Ｖｄｄ１＝５Ｖ，Ｖｔｈ＝０．７Ｖであれば、出力信号ＯＵＴ２１のハイレベルは約４．３Ｖとなる。また、このときドレイン高耐圧ＭＯＳトランジスタＭ２３に流れる電流はＭＯＳトランジスタＭ２２に制限された電流となって消費電流の低減も図られる。一方、入力信号ＩＮ２１がロウレベル（ＧＮＤ）になると、電流制限用ＭＯＳトランジスタＭ２２によりドレイン高耐圧ＭＯＳトランジスタＭ２３のソースから電流が速やかに引き抜かれて出力信号ＯＵＴ２１も低電位側の接地電位ＧＮＤに近いレベルの信号とされる。
【００２６】
さらに、高電位の電源電圧と低電位の基準電位Ｖｓｓ１にかかる大きな電圧がかかる素子はドレイン高耐圧ＭＯＳトランジスタＭ２３のドレイン・ゲート間やドレイン・ソース間のみで、他の素子には低電位の電源電圧しかかからないので、全ての素子のゲート酸化膜を通常の厚さに形成することが出来る。従って、回路の占有面積の縮小や動作速度の向上等を図ることが出来る。
【００２７】
［応用例］
図４には、上記２つのレベルシフト回路を応用した降圧形スイッチング・レギュレータの例の回路図を示す。
この降圧形スイッチング・レギュレータは、コイルＬ１に電流を流す高電位側と低電位側のスイッチング素子として共にＮチャネル形のパワーＭＯＳトランジスタＭ３１，Ｍ３２を用い、出力電圧Ｖｏｕｔと基準電圧ＶｒｅｆとをコンパレータＣＭＰ１で比較し、三角波生成回路からの三角波とコンパレータＣＭＰ１の出力とをコンパレータＣＭＰ２で比較することによりＰＷＭ（Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ）方式のスイッチングパルスを生成し、それによりパワーＭＯＳトランジスタＭ３１，Ｍ３２を交互に駆動して出力電圧Ｖｏｕｔを制御するように構成されている。出力電圧ＶｏｕｔはインダクタンスＬ１や平滑容量Ｃ２により平滑化されて出力される。
【００２８】
この実施例のスイッチング・レギュレータは、高電位側のパワーＭＯＳトランジスタＭ３１にＮチャネル形のものを用いているため、このパワーＭＯＳトランジスタＭ３１を駆動するのに入力直流電圧Ｖｉｎ（例えば１２Ｖ）より高電位の昇圧電圧Ｖｂｏｏｓｔを生成する必要がある。そして、そのためにコンデンサＣ１とダイオードＤ１とからなる昇圧回路が設けられ、中間ノードＮ１の電圧Ｖ_ＬＸが電源電圧［Ｖｉｎ−ＧＮＤ］間で変動する際に、低電位側の電源電圧Ｖｄｄ１から供給される電圧を昇圧して、中間ノードＮ１の電圧Ｖ_ＬＸより電源電圧Ｖｄｄ１（５Ｖ）だけ高い昇圧電圧Ｖｂｏｏｓｔ（＝Ｖ_ＬＸ＋５Ｖ）が生成される。
【００２９】
また、コンパレータＣＭＰ１，ＣＭＰ２などの制御系回路は第１電源電圧［Ｖｄｄ１−ＧＮＤ］に基づき制御信号を生成するため、この信号を高電位側のパワーＭＯＳトランジスタＭ３１を駆動するための高電位の信号にレベルシフトする第１のレベルシフト回路１０が設けられている。このレベルシフト回路１０は第１実施例において説明したものであり、パワーＭＯＳトランジスタＭ３１，Ｍ３２の中間ノードＮ１の電圧Ｖ_ＬＸが高電位側の接地電圧Ｖｓｓ２として、また上記昇圧電圧Ｖｏｏｓｔが高電位側の電源電圧Ｖｄｄ２としてインバータＩＮＶ１２や定電流回路１２に印加されている。
【００３０】
また、このスイッチング・レギュレータには、２つのパワーＭＯＳトランジスタＭ３１，Ｍ３２が同時にオン状態となって貫通電流が流れないように、中間ノードＮ１の電位を帰還してＧＮＤ側のパワーＭＯＳトランジスタＭ３２をオン・オフするタイミングを制御するフィードバック経路ＦＢＰとレベルシフト回路２０とが設けられている。
【００３１】
中間ノードＮ１の電位は、フィードバック経路ＦＢＰを介して第２レベルシフト回路２０を構成する高耐圧ＭＯＳトランジスタＭ２３のドレインに入力され、該レベルシフト回路２０により低電位の信号にレベルシフトされた信号と前記コンパレータＣＭＰ２の出力との論理積をとる論理ゲートＧ１に入力され、さらに遅延用のインバータＧ２，Ｇ３を経てパワーＭＯＳトランジスタＭ３２のゲートに印加される。上記第２のレベルシフト回路２０は第２実施例で説明したものと同一の構成を有する。
【００３２】
上記のような構成のスイッチング・レギュレータによれば、ゲート・基板間に第１電源電圧［Ｖｄｄ１−ＧＮＤ］の電位差５Ｖより大きな電圧がかかるＭＯＳトランジスタが存在しないので、全てのＭＯＳトランジスタについてゲート酸化膜は５Ｖ用の厚さに形成すれば良い。それにより、ゲート酸化膜を厚く形成しなければならなかった従来の回路と比較して、占有面積の縮小、縮小化に伴う低価格化、低動作電圧、大電流出力、出力電流の高効率化、スイッチング動作の高速化を図ることが出来る。
【００３３】
さらに、高電位側のパワーＭＯＳトランジスタＭ３１を駆動するインバータＩＮＶ１２からなるバッファ回路の負電源端子が中間ノードＮ１に接続されているので、オン状態のときにパワーＭＯＳトランジスタＭ３１のゲートに流入した電流ｉｇ１が、オフ状態のときに電流ｉｇ２となって中間ノードＮ１側に回生される。それにより、パワーＭＯＳトランジスタＭ３１のゲート駆動損失が低減され、それにより出力効率の向上をさらに図ることが出来る。
【００３４】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、第１実施例では、レベルシフト回路として入力信号ＩＮ１１を２つに分岐させて一方を反転させて入力する差動型の回路を採用しているが、インバータ回路タイプの構成とすることも出来る。また、ドレイン高耐圧ＭＯＳトランジスタとしてロコス・オフセットタイプのＭＯＳトランジスタやＬＤＭＯＳトランジスタを例示したが、その他、同様にゲート酸化膜を厚くすることなくドレイン・ゲート間を高耐圧に形成することの出来るＭＯＳトランジスタであれば同様に適用することが出来る。
【００３５】
また、図４のレギュレータにおいては、ＧＮＤ側のＭＯＳトランジスタＭ３２の代わりにダイオードを使用することが可能であり、その場合、ＯＲゲートＧ１およびインバータＧ２，Ｇ３は省略することができる。
【００３６】
以上の説明では主として本発明者によってなされたレベルシフト回路の発明をその背景となった利用分野である降圧形スイッチング・レギュレータについて説明したがこの発明はそれに限定されるものでなく、例えば、昇圧形スイッチング・レギュレータ、昇降圧形スイッチング・レギュレータ、トランスを用いて電圧変換を行うブリッジスイッチ型ＤＣ−ＤＣコンバータのスイッチング素子のドライバや、ＮチャネルＭＯＳトランジスタを２個直列に接続したトーテムポールＭＯＳトランジスタ回路のドライバなど、信号を異なる電位レベルにシフトさせる必要のある回路に広く利用することができる。
【００３７】
また、Ｉ／Ｏインターフェイスのレベル変換器やメイン電源とサブ電源との切り替え制御を行うバッテリ・バックアップ切替制御器など、異なる電位レベルの信号を必要とする装置のレベルシフト回路として広く利用することが出来る。
【００３８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、レベルシフト回路の電位のシフト量が大きくなった場合でも、回路を構成するＭＯＳトランジスタのゲート酸化膜を厚くすることなく、回路の高耐圧化を図ることが出来るという効果がある。
【００３９】
また、ゲート酸化膜を厚くしないで済むことにより、回路全体の占有面積の縮小化や、動作電圧の低電圧化や出力電流の増大化、動作の高速化を図ることが可能なレベルシフト回路を実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施例のレベルシフト回路を示す回路図である。
【図２】ドレイン高耐圧ＭＯＳトランジスタの素子構造を示す縦断面図である。
【図３】本発明の第２実施例のレベルシフト回路を示す回路図である。
【図４】本発明の実施例のスイッチング・レギュレータを示す回路図である。
【図５】降圧スイッチング・レギュレータの従来の構成例を示す回路図である。
【図６】従来のレベルシフト回路の一例を示す回路図である。
【符号の説明】
１０　　　　第１のレベルシフト回路
１１，１２　定電流回路
ＩＮ１１　　入力信号
ＯＵＴ１１　出力信号
ＩＮＶ１２　インバータ（バッファ回路）
Ｍ１１，Ｍ１２　負荷ＭＯＳトランジスタ
Ｍ１３，Ｍ１４　ドレイン高耐圧ＭＯＳトランジスタ
Ｍ１５，Ｍ１６　電流制限用ＭＯＳトランジスタ
Ｍ１７，Ｍ１８　入力ＭＯＳトランジスタ（駆動ＭＯＳトランジスタ）
Ｍ１Ｂ　　　電流供給用ＭＯＳトランジスタ
Ｖｄｄ１，ＧＮＤ　低電位側の電源電圧
Ｖｄｄ２，Ｖｓｓ２　高電位側の電源電圧
２０　　　　第２のレベルシフト回路
２１　　　　定電流回路
ＩＮ２１　　入力信号
ＯＵＴ２１　出力信号
Ｍ２２　　　電流制限用ＭＯＳトランジスタ
Ｍ２３　　　ドレイン高耐圧ＭＯＳトランジスタ
Ｃ２　　　　平滑容量
Ｌ１　　　　インダクタンス
Ｍ３１，Ｍ３２　Ｎチャネル形パワーＭＯＳトランジスタ
Ｖｉｎ　　　入力直流電圧
Ｖｏｕｔ　　出力電圧

Claims

第１の振幅の信号を、第１の振幅の信号の中心電位と異なる中心電位を有する第２の振幅の信号に変換するレベルシフト回路を備えた半導体集積回路において、
上記レベルシフト回路は、
上記第１の振幅の信号が入力される回路と上記第２の振幅の信号が出力される回路との間に設けられドレインが高耐圧構造に形成されたドレイン高耐圧ＭＯＳトランジスタと、
このドレイン高耐圧ＭＯＳトランジスタのドレイン・ソース間に流れる電流を制限する電流制限回路とを備えていることを特徴とする半導体集積回路。
上記レベルシフト回路は第１の振幅の信号を当該第１の振幅より中心電位の高い第２の振幅の信号にレベルシフトするものであり、
上記ドレイン高耐圧ＭＯＳトランジスタは、ソース端子が上記第１の振幅の信号をゲートに受けて駆動する駆動ＭＯＳトランジスタのドレイン端子側に、ドレイン端子が上記第２の振幅の信号を生成する負荷ＭＯＳトランジスタのドレイン端子に、またゲート端子が上記第１の振幅の信号を生成する電源電圧の端子にそれぞれ接続され、
上記電流制限回路は、制限された電流をＭＯＳトランジスタに流す電流回路と、該ＭＯＳトランジスタとカレントミラー接続されるとともに、上記ドレイン高耐圧ＭＯＳトランジスタと上記駆動ＭＯＳトランジスタとの電流パスに直列に接続された電流制限用のＭＯＳトランジスタとから構成されることを特徴とする請求項１記載の半導体集積回路。
上記レベルシフト回路には、
上記ドレイン高耐圧ＭＯＳトランジスタのドレイン電位が上記第２の振幅のロウレベルのときに当該ドレインに電流を供給する電流供給回路が設けられていることを特徴とする請求項２記載の半導体集積回路。
請求項１〜３の何れかに記載の半導体集積回路と、電圧入力端子と基準電位端子との間に直列に接続された２個のＮチャネル形パワーＭＯＳトランジスタと、これらのトランジスタの中間ノードに一方の端子が接続されたインダクタンス素子と、該インダクタンス素子の他方の端子に接続された平滑容量とを備え、上記２個のパワーＭＯＳトランジスタを上記半導体集積回路で交互にオン・オフさせて上記インダクタンス素子に電流を流し、上記平滑容量で出力電圧を平滑して出力する電源回路であって、
基準電位端子側に接続された一方のパワーＭＯＳトランジスタは第１の振幅のスイッチング信号により駆動され、
電圧入力端子側に接続された他方のパワーＭＯＳトランジスタは上記第１の振幅の信号の中心電位よりも中心電位が高くなるようにレベルシフトされた第２の振幅のスイッチング信号により駆動されるように構成されていることを特徴とする電源回路。
上記第２の振幅のスイッチング信号はこの第２の振幅のスイッチング信号を生成する電源電圧の端子に正電源端子が接続されたバッファ回路を介して上記パワーＭＯＳトランジスタに供給されるとともに、該バッファ回路の負電源端子が上記中間ノードに結合されていることを特徴とする請求項４記載の電源回路。