CN109660234A - 一种利用1.8v耐压器件实现的耐5v电平偏移电路 - Google Patents

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Abstract

本发明公开了一种利用1.8V耐压器件实现的耐5V电平偏移电路，涉及微电子技术中的信号处理与发送技术领域。该电路包括：耐压保护单元U1、NMOS管M1与M2、PMOS管M3与M4以及反相器INV1与INV2，在使用过程中，电源能够支持5V，从而支持5V的输入输出摆幅，另外，由于输出节点电容较小，因此电路支持GHz以上的高速数据接口，而且器件全部为1.8V耐压器件，能够在28nm等先进制程下实现，因此该电路具有更灵活广泛的应用。

Description

一种利用1.8V耐压器件实现的耐5V电平偏移电路
技术领域
本发明涉及微电子技术中的信号处理与发送技术领域，尤其涉及一种利用1.8V耐压器件实现的耐5V电平偏移电路。
背景技术
随着集成电路技术和工艺水平的不断发展，芯片上的晶体管以及器件尺寸越做越小，芯片的集成度越来越高，器件耐压值也随之降低。这些对需要使用高压逻辑控制信号的电路提出了更高的要求，而电平偏移电路在产生高压逻辑控制信号时扮演着至关重要的角色，因此，对集成电路的电平偏移电路的要求高了，设计的难度也提高了。尤其是进入28nm的工艺节点以后，普通IO器件的耐压由以前的3.3V降到1.8V，但某些应用如USB 2.0对耐压的要求并没有下降，同时随着高速接口工作的速度越来越高，摆幅要求越来越高，电平偏移电路的实现难度也越来越高。
目前，电平偏移电路的结构可如图1所示，该电路采用若干MOS管实现，在28nm工艺节点以前，该方案vdd可以接3.3V，而MOS管必须采用3.3V耐压器件才能输出3.3V逻辑信号。在28nm以下尺寸的先进工艺下，由于只有1.8V耐压器件，该方案vdd只能接1.8V，电路的输出摆幅只可以达到1.8V。在某些应用场合，如USB 2.0中，根据设计可能需要5V电压逻辑控制信号，也需要达到较高的速度时，以上结构就不适合使用，尤其是先进纳米工艺下。因此，设计出具有更灵活更广泛应用的电平偏移电路，对整个微电子的发展是非常有意义的。
发明内容
本发明的目的在于提供一种利用1.8V耐压器件实现的耐5V电平偏移电路，从而解决现有技术中存在的前述问题。
为了实现上述目的，本发明采用的技术方案如下：
一种利用1.8V耐压器件实现的耐5V电平偏移电路，包括：耐压保护单元U1、NMOS管M1与M2、PMOS管M3与M4以及反相器INV1与INV2；其连接关系如下：耐压保护单元U1的A端、M3的漏极以及M4的栅极互连，耐压保护单元U1的B端、M4的漏极以及M3的栅极互连，耐压保护单元U1的C端以及M1的漏极互连，耐压保护单元U1的D端以及M2的漏极互连，M1的栅极与反相器INV1输出互连；M2的栅极与反相器INV2输出互连；反相器INV1的输入为电平偏移电路的一个输入vip；反相器INV2的输入为电平偏移电路的另外一个输入vin；NMOS管M1与M2的源极接地；PMOS管M3与M4的源极接5V电源电压；所述电平偏移电路的两个差分输出von与vop分别由所述耐压保护单元内部引出，以保证所有元器件不存在耐压问题；其中，所述耐压保护单元U1的由A端、B端、C端和D端组成，A端为用于保证M3漏极以及M4栅极电压大于3.3V的一端，B端为用于保证M4漏极以及M3栅极电压大于3.3V的一端，C端为用于保证M1漏极电压小于1.8V的一端，D端为用于保证M2漏极电压小于1.8V的一端。
优选地，所述耐压保护单元U1包含NMOS管M5、M6、M7、M8以及PMOS管M9、M10、M11、M12以及保护电路；其连接关系如下：M5漏极与M7源极相连，M5的栅极与M6的栅极相连并接到1.8V的电源电压上，M5的源极为耐压保护单元U1的C端；M6漏极与M8源极相连，M6的源极为耐压保护单元U1的D端；M7的漏极与M9的漏极相连，并作为电平偏移电路的其中一个输出vop，M7的栅极与M9的栅极以及保护电路的输出vbp相连；M8的漏极与M10的漏极相连，并作为电平偏移电路的其中一个输出von，M8的栅极与M10的栅极以及保护电路的输出vbn相连，M8的源极与M6的漏极相连；M9的源极与M11的漏极相连；M10的源极与M12的漏极相连；M11的栅极与M12的栅极相连并连接到3.3V电源电压上，M11的源极为耐压保护单元U1的A端；M12的源极为耐压保护单元U1的B端。
优选地，所述耐压保护单元U1中的保护电路包含NMOS管M13、M14、M15、M16，PMOS管M17、M18、M19、M20以及反相器INV3、INV4；其连接关系如下：M19与M20的源极连接到3.3V电源电压上；M19的漏极、M17的源极以及M20的栅极相连，作为保护电路的输出vbp；M20的漏极、M18的源极以及M19的栅极相连，作为保护电路的输出vbn；M17与M18的栅极相连，并连接到1.5V-1.8V的偏置电压上；M17的漏极与M15的漏极相连；M18的漏极与M16的漏极相连；M15与M16的栅极互连，并连接到1.5V-1.8V的偏置电压上；M15的源极与M13的漏极互连；M16的源极与M14的漏极互连；M13的栅极与反相器INV3的输出相连；M14的栅极与INV4的输出相连；反相器INV3的输入为保护电路的输入vip；反相器INV4的输入为保护电路的输入vin；M13与M14的源极连接到地。
本发明的有益效果是：本发明提供的利用1.8V耐压器件实现的耐5V电平偏移电路，包括：耐压保护单元U1、NMOS管M1与M2、PMOS管M3与M4以及反相器INV1与INV2，在使用过程中，电源能够支持5V，从而支持5V的输入输出摆幅，另外，由于输出节点电容较小，因此电路支持GHz以上的高速数据接口，而且器件全部为1.8V耐压器件，能够在28nm等先进制程下实现，因此该电路具有更灵活广泛的应用。
附图说明
图1是现有技术中采用的电平偏移电路结构示意图；
图2是本发明提供的利用1.8V耐压器件实现的耐5V电平偏移电路结构示意图；
图3是本发明提供的耐压保护单元U1的电路结构示意图；
图4是本发明提供的保护电路结构示意图；
图5是输出vop为5v、von为0v时，电平偏移电路中各个节点的电压值标识图；
图6是输出vop为5v、von为0v时，保护电路中各个节点的电压值标识图；
图7是输出vop为0v、von为5v时，电平偏移电路中各个节点的电压值标识图；
图8是输出vop为0v、von为5v时，保护电路中各个节点的电压值标识图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本发明，并不用于限定本发明。
如图2所示，本发明实施例提供了一种利用1.8V耐压器件实现的耐5V电平偏移电路，包括：耐压保护单元U1、NMOS管M1与M2、PMOS管M3与M4以及反相器INV1与INV2；其连接关系如下：耐压保护单元U1的A端、M3的漏极以及M4的栅极互连，耐压保护单元U1的B端、M4的漏极以及M3的栅极互连，耐压保护单元U1的C端以及M1的漏极互连，耐压保护单元U1的D端以及M2的漏极互连，M1的栅极与反相器INV1输出互连；M2的栅极与反相器INV2输出互连；反相器INV1的输入为电平偏移电路的一个输入vip；反相器INV2的输入为电平偏移电路的另外一个输入vin；NMOS管M1与M2的源极接地；PMOS管M3与M4的源极接5V电源电压；所述电平偏移电路的两个差分输出von与vop分别由所述耐压保护单元内部引出，以保证所有元器件不存在耐压问题；其中，所述耐压保护单元U1的由A端、B端、C端和D端组成，A端为用于保证M3漏极以及M4栅极电压大于3.3V的一端，B端为用于保证M4漏极以及M3栅极电压大于3.3V的一端，C端为用于保证M1漏极电压小于1.8V的一端，D端为用于保证M2漏极电压小于1.8V的一端。
上述结构的电平偏移电路，其工作原理如下：
在正常工作时，电源电压vdd为5V，因此该电路适用于输出信号摆幅为0到5V的应用场景。在电路正常工作时，电路的输入vip与vin为差分的1.8V信号。当vip为1.8V而vin为0V时，电路vop输出5V而von输出0V，耐压保护电路保证A端电压为5V，同时B端会达到3.3V，因此M3、M4均没有耐压问题；同时耐压保护电路会保证C端电压为1.8V，而D端电压为0V，因此M1、M2均没有耐压问题。反之，当vip为0V而vin为1.8V时，电路vop输出0V而von输出5V，耐压保护电路保证A端电压为3.3V，同时B端会达到5V，因此M3、M4均没有耐压问题；同时耐压保护电路会保证C端电压为0V，而D端电压为1.8V，因此M1、M2均没有耐压问题。
在耐压保护单元的作用下，电源电压即使达到5V，电路的任意一个器件的耐压不会超过1.8V，因此能使用1.8V耐压器件实现。由于电路结构相对简单，因此A、B、C、D端的节点电容较小，适合高速应用。
如图3所示，本发明实施例中，所述耐压保护单元U1包含NMOS管M5、M6、M7、M8以及PMOS管M9、M10、M11、M12以及保护电路；其连接关系如下：M5漏极与M7源极相连，M5的栅极与M6的栅极相连并接到1.8V的电源电压上，M5的源极为耐压保护单元U1的C端；M6漏极与M8源极相连，M6的源极为耐压保护单元U1的D端；M7的漏极与M9的漏极相连，并作为电平偏移电路的其中一个输出vop，M7的栅极与M9的栅极以及保护电路的输出vbp相连；M8的漏极与M10的漏极相连，并作为电平偏移电路的其中一个输出von，M8的栅极与M10的栅极以及保护电路的输出vbn相连，M8的源极与M6的漏极相连；M9的源极与M11的漏极相连；M10的源极与M12的漏极相连；M11的栅极与M12的栅极相连并连接到3.3V电源电压上，M11的源极为耐压保护单元U1的A端；M12的源极为耐压保护单元U1的B端。
上述结构的耐压保护单元，其工作过程如下：
在电路正常工作时，电源电压为5V，在M11与M12的钳位作用下，耐压保护单元U1的A端与B端电压在任何工作条件下均大于3.3V，而M3、M4源极为5V，可以保证M3、M4任意两端电压均小于1.7V，从而保证了M3与M4的安全。在M5与M6的钳位作用下，耐压保护单元U1的C端与D端电压在任何工作条件下均小于1.8V，而M1、M2源极为0V，可以保证M1、M2任意两端电压均小于1.8V，保证了M1与M2的安全。当vop输出5V而von输出0V时，vbp电压为3.3V而vbn电压为1.65V。M11的源极、栅极、漏极电压分别为5V、3.3V、5V，因此M11任意两端电压均小于1.8V。M9的源极、栅极、漏极电压分别为5V、3.3V、5V，因此M9任意两端电压均小于1.8V。M7的漏极、栅极、源极电压分别为5V、3.3V、3.3V，因此M7任意两端电压均小于1.8V。M5的漏极、栅极、源极电压分别为3.3V、1.8V、1.8V，因此M5任意两端电压均小于1.8V。M12的源极、栅极、漏极电压分别为3.3V、3.3V、1.65V，因此M11任意两端电压均小于1.8V。M10的源极、栅极、漏极电压分别为1.65V、1.65V、0V，因此M10任意两端电压均小于1.8V。M8的漏极、栅极、源极电压分别为0V、1.65V、0V，因此M8任意两端电压均小于1.8V。M6的漏极、栅极、源极电压分别为0V、1.8V、0V，因此M6任意两端电压均小于1.8V。从上分析可以知道，耐压保护单元U1内的所有MOS管均不存在耐压问题。反之，当vop输出0V而von输出5V时，vbp电压为1.65V而vbn电压为3.3V，分析与上面类似，各个MOS管均不存在耐压问题。
因此，耐压保护单元在任意工作条件下内部器件都不存在耐压问题，同时让电平偏移电路中的所有器件都获得了耐压保护，以保证所有电路所有器件不存在耐压问题。
如图4所示，在本发明的一个实施例中，所述耐压保护单元U1中的保护电路包含NMOS管M13、M14、M15、M16，PMOS管M17、M18、M19、M20以及反相器INV3、INV4；其连接关系如下：M19与M20的源极连接到3.3V电源电压上；M19的漏极、M17的源极以及M20的栅极相连，作为保护电路的输出vbp；M20的漏极、M18的源极以及M19的栅极相连，作为保护电路的输出vbn；M17与M18的栅极相连，并连接到1.5V-1.8V的偏置电压上；M17的漏极与M15的漏极相连；M18的漏极与M16的漏极相连；M15与M16的栅极互连，并连接到1.5V-1.8V的偏置电压上；M15的源极与M13的漏极互连；M16的源极与M14的漏极互连；M13的栅极与反相器INV3的输出相连；M14的栅极与INV4的输出相连；反相器INV3的输入为保护电路的输入vip；反相器INV4的输入为保护电路的输入vin；M13与M14的源极连接到地。
上述电路中涉及到的1.8V电压，在实际适应过程中，其变化范围可以在1.6V以及1.8V之间，3.3V电压变化范围可以在3.0V到3.6V之间，本发明实施例中，选择1.8V与3.3V是为了满足一般实施标准。
上述电路中涉及到的1.65V电压可以在1.5V到1.8V之间变化，本发明实施例中，选择中间值作代表。
上述结构的保护电路，其工作原理如下：
在电路正常工作时，保护电路电源电压为3.3V，当vip为1.8V而vin为0V时，vbp输出3.3V而vbn输出1.65V；反之，当vip为0V而vin为1.8V时，vbp输出1.65V而vbn输出3.3V；在M17与M18的钳位作用下，M19与M20的漏极与栅极在任何工作条件下均大于1.65V，而M19、M20源极为3.3V，保证M19与M20的安全。在M15与M16的钳位作用下，M13与M14的漏极在任何工作条件下均小于1.65V，而M13、M14源极为0V，保证M13与M14的安全。当vbp输出3.3V而vbn输出1.65V时，M17、M18、M15与M16的工作状态如下：M17的源极、栅极与漏极电压分别为3.3V、1.65V、3.3V，因此M17任意两端电压均小于1.8V；M18的源极、栅极与漏极电压分别为1.65V、1.65V、0V，因此M18任意两端电压均小于1.8V；M15的漏极、栅极与源极电压分别为3.3V、1.65V、1.65V，因此M15任意两端电压均小于1.8V；M16的漏极、栅极与源极电压分别为0V、1.65V、0V，因此M16任意两端电压均小于1.8V。当vbp输出1.65V而vbn输出3.3V时，M17、M18、M15与M16的工作状态与上类似，因此各个MOS管都不存在耐压问题。
通过采用本发明公开的上述技术方案，得到了如下有益的效果：本发明提供的利用1.8V耐压器件实现的耐5V电平偏移电路，包括：耐压保护单元U1、NMOS管M1与M2、PMOS管M3与M4以及反相器INV1与INV2，在使用过程中，电源能够支持5V，从而支持5V的输入输出摆幅，另外，由于输出节点电容较小，因此电路支持GHz以上的高速数据接口，而且器件全部为1.8V耐压器件，能够在28nm等先进制程下实现，因此该电路具有更灵活广泛的应用。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视本发明的保护范围。

Claims (3)

1.一种利用1.8V耐压器件实现的耐5V电平偏移电路，其特征在于，包括：耐压保护单元U1、NMOS管M1与M2、PMOS管M3与M4以及反相器INV1与INV2；其连接关系如下：耐压保护单元U1的A端、M3的漏极以及M4的栅极互连，耐压保护单元U1的B端、M4的漏极以及M3的栅极互连，耐压保护单元U1的C端以及M1的漏极互连，耐压保护单元U1的D端以及M2的漏极互连，M1的栅极与反相器INV1输出互连；M2的栅极与反相器INV2输出互连；反相器INV1的输入为电平偏移电路的一个输入vip；反相器INV2的输入为电平偏移电路的另外一个输入vin；NMOS管M1与M2的源极接地；PMOS管M3与M4的源极接5V电源电压；所述电平偏移电路的两个差分输出von与vop分别由所述耐压保护单元内部引出，以保证所有元器件不存在耐压问题；其中，所述耐压保护单元U1的由A端、B端、C端和D端组成，A端为用于保证M3漏极以及M4栅极电压大于3.3V的一端，B端为用于保证M4漏极以及M3栅极电压大于3.3V的一端，C端为用于保证M1漏极电压小于1.8V的一端，D端为用于保证M2漏极电压小于1.8V的一端。
2.根据权利要求1所述的电平偏移电路，其特征在于，所述耐压保护单元U1包含NMOS管M5、M6、M7、M8以及PMOS管M9、M10、M11、M12以及保护电路；其连接关系如下：M5漏极与M7源极相连，M5的栅极与M6的栅极相连并接到1.8V的电源电压上，M5的源极为耐压保护单元U1的C端；M6漏极与M8源极相连，M6的源极为耐压保护单元U1的D端；M7的漏极与M9的漏极相连，并作为电平偏移电路的其中一个输出vop，M7的栅极与M9的栅极以及保护电路的输出vbp相连；M8的漏极与M10的漏极相连，并作为电平偏移电路的其中一个输出von，M8的栅极与M10的栅极以及保护电路的输出vbn相连，M8的源极与M6的漏极相连；M9的源极与M11的漏极相连；M10的源极与M12的漏极相连；M11的栅极与M12的栅极相连并连接到3.3V电源电压上，M11的源极为耐压保护单元U1的A端；M12的源极为耐压保护单元U1的B端。
3.根据权利要求2所述的电平偏移电路，其特征在于，所述耐压保护单元U1中的保护电路包含NMOS管M13、M14、M15、M16，PMOS管M17、M18、M19、M20以及反相器INV3、INV4；其连接关系如下：M19与M20的源极连接到3.3V电源电压上；M19的漏极、M17的源极以及M20的栅极相连，作为保护电路的输出vbp；M20的漏极、M18的源极以及M19的栅极相连，作为保护电路的输出vbn；M17与M18的栅极相连，并连接到1.5V-1.8V的偏置电压上；M17的漏极与M15的漏极相连；M18的漏极与M16的漏极相连；M15与M16的栅极互连，并连接到1.5V-1.8V的偏置电压上；M15的源极与M13的漏极互连；M16的源极与M14的漏极互连；M13的栅极与反相器INV3的输出相连；M14的栅极与INV4的输出相连；反相器INV3的输入为保护电路的输入vip；反相器INV4的输入为保护电路的输入vin；M13与M14的源极连接到地。
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