CN108123708A - 一种用于io电路的上拉电路 - Google Patents

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Abstract

一种用于IO电路的上拉电路，包括：访问控制模块和上拉模块，串联于IO端口和IO电源之间；开关模块，根据IO端口信号以及第一接口信号产生访问控制信号，当IO端口输入或浮空时，IO端口信号的电压值和第一接口信号相等，访问控制信号大于等于IO端口信号与预设阈值电压的差值；访问控制模块在访问控制信号和第二接口信号控制下截止或导通，第二接口信号的电压值等于IO电源的电压值和IO端口信号的电压值中较大的一个。通过本发明的技术方案，当IO端口信号电压值大于IO电源电压值时，能有效防止电流从IO端口到IO电源倒灌；当IO端口浮空时更容易满足IO端口处的电位能被上拉至始终大于IO逻辑输出高电压的最小值的要求。

Description

一种用于IO电路的上拉电路
技术领域
本发明涉及集成电路领域，具体地涉及一种用于IO电路的上拉电路。
背景技术
上拉应用作为输入/输出接口(Input/Output，以下简称IO)电路的常用特性，已经越来越多的被应用到IO电路中以提供IO电路的输入/输出高电平值。在典型的IO电路中，IO端口(PAD)电压通常是小于IO电源的电压值(VDDIO)的，上拉电路一般连接在IO端口PAD的输入侧，以将IO端口信号的电压值上拉至与IO电路的IO电源的电压值相等。而在实际应用中，若IO端口PAD的输入电压大于IO电源的电压值，或者IO电源电压突然下电而此时IO端口PAD上仍有电位，则极易产生从IO端口PAD到IO电源的倒灌电流；另一方面，即使IO电路的IO电源处于正常供电状态，若IO端口PAD处于浮空(floating)状态，由于上拉电路的存在导致IO端口PAD处的电压会被上拉，但基于现有的上拉电路结构，极有可能造成IO端口PAD的上拉电压小于逻辑输出高电压(VOH)的最小值的情形，对IO电路的输出电压值造成限制。
现有的IO电路通常采用图1所示的电路结构来实现上拉应用，当IO端口PAD处的电压大于IO电源的电压值VDDIO时，节点net1的电压需要比IO电源的电压值VDDIO小至少MOS管M1的阈值电压VthM1才能使得MOS管M1导通，则无论接口控制信号REN为高电平还是低电平，均不会有电流从IO端口PAD流向IO电源，即不会产生从IO端口PAD到IO电源的倒灌电流。但是，这种电路结构在IO端口PAD处于浮空状态且接口控制信号REN为低电平以使得上拉有效时，由于IO端口PAD处的上拉电压比IO电源的电压值VDDIO小(大约小MOS管M1的阈值电压VthM1的值)，在一些条件下，就很有可能导致IO端口PAD处的上拉电压小于IO逻辑输出高电压的最小值的情形。
在现阶段，大多数情况下，IO电路都是通过图1所示的电路结构，或者其他与图1近似的变化结构来实现上拉应用。但是，这样的电路设计极有可能导致在一些条件下，IO端口PAD处的上拉电压小于IO逻辑输出高电压所规定的最小值的情形，影响了IO电路的正常输出。
发明内容
本发明解决的技术问题是现有的用于IO电路基于失效保护应用或者IO端口电压高于正常工作下的IO电源电压输入应用的上拉电路的电路结构在一些条件下，可能发生IO端口处的上拉电压小于IO逻辑输出高电压所规定的最小值的问题，影响了IO电路的正常输出。
为解决上述技术问题，本发明实施例提供一种用于IO电路的上拉电路，包括：访问控制模块和上拉模块，串联于IO端口和IO电源之间；开关模块，所述开关模块用于根据IO端口信号以及接收到的第一接口信号产生访问控制信号，当所述IO端口处于输入或浮空状态时，IO端口信号的电压值和所述第一接口信号相等，所述访问控制信号大于等于所述IO端口信号与预设阈值电压的差值，所述IO端口信号为所述IO端口上的信号；其中，所述上拉模块的开关状态由接收到的上拉控制信号控制；在所述IO端口处于输入或浮空状态时，所述访问控制模块在所述访问控制信号和接收到的第二接口信号控制下截止或导通，所述第二接口信号的电压值等于所述IO电源的电压值和所述IO端口信号的电压值中较大的一个。
可选的，所述访问控制模块包括：第一PMOS管，所述第一PMOS管的栅极与所述开关模块耦接，所述第一PMOS管的衬底用于接收所述第二接口信号，所述第一PMOS管的源极直接或间接的与所述IO电源耦接，所述第一PMOS管的漏极直接或间接的与所述IO端口耦接。
可选的，所述上拉模块包括：第二PMOS管，所述第二PMOS管的栅极用于接收所述上拉控制信号，所述第二PMOS管的源极直接或间接的与所述IO电源耦接，所述第二PMOS管的漏极直接或间接的与所述IO端口耦接。
可选的，所述开关模块包括：相互串联的至少一个NMOS管，每个所述NMOS管的栅极均与所述IO端口耦接，其中，第一个所述NMOS管的源极用于接收所述第一接口控制信号，后一个所述NMOS管的源极与前一个所述NMOS管的漏极耦接，最后一个所述NMOS管的漏极与所述访问控制模块耦接。
可选的，所述开关模块包括的所述NMOS管的数量根据所述IO端口浮空时所述IO端口信号的上拉电压和当所述IO端口信号的电压值高于所述IO电源的电压值时从所述IO端口流向所述IO电源的漏电流折衷决定。
可选的，所述用于IO电路的上拉电路还包括：信号产生模块，用于产生所述第一接口信号以及所述第二接口信号。
可选的，所述信号产生模块包括：容限信号产生单元，用于在所述IO电源正常供电且所述IO端口信号的电压值高于所述IO电源的电压值时，产生所述第一接口信号以及所述第二接口信号。
可选的，所述容限信号产生单元包括：第三PMOS管、第四PMOS管、第五PMOS管、第三NMOS管以及第四NMOS管，其中：所述第三PMOS管的源极以及所述第四PMOS管的栅极相连并与所述IO电源耦接，所述第四PMOS管的漏极、所述第五PMOS管的源极以及所述第三PMOS管的栅极相连并与所述IO端口耦接，所述第三PMOS管的漏极和衬底与所述第四PMOS管的源极和衬底以及所述第五PMOS管的衬底耦接，以根据所述IO端口信号的电压值与所述IO电源的电压值中较高的一个确定所述第二接口信号；所述第三NMOS管的栅极与所述IO电源耦接，所述第五PMOS管的漏极与所述第三NMOS管的漏极耦接并用于产生所述第一接口信号；所述第三NMOS管的源极与所述第四NMOS管的漏极耦接，所述第三NMOS管的衬底与所述第四NMOS管的源极相连并接地；所述第四NMOS管的栅极用于接收第一IO控制信号。
可选的，所述容限信号产生单元还包括：反相器，所述反相器耦接于所述IO电源与内核电源之间，其中，所述反相器的输入端用于接收第二IO控制信号，所述反相器的输出端耦接于所述第五PMOS管的栅极。
可选的，所述信号产生模块包括：失效保护信号产生单元，用于在所述IO电源的电压值为低电平且所述IO端口信号的电压值小于等于所述IO电源的电压值时，产生所述第一接口信号以及所述第二接口信号。
可选的，所述失效保护信号产生单元包括：第六PMOS管、第七PMOS管、第八PMOS管、第五NMOS管以及第六NMOS管，其中：所述第六PMOS管的源极以及所述第七PMOS管的栅极相连并与所述IO电源耦接，所述第七PMOS管的漏极、所述第八PMOS管的源极以及所述第六PMOS管的栅极相连并与所述IO端口耦接，所述第六PMOS管的衬底和漏极与所述第七PMOS管的源极和衬底以及所述第八PMOS管的衬底耦接，以根据所述IO端口信号的电压值与所述IO电源的电压值中较高的一个确定所述第二接口信号；所述第八PMOS管的栅极与所述第六NMOS管的栅极相连并接收所述第一IO控制信号，所述第八PMOS管的漏极与所述第五NMOS管的漏极耦接并用于产生所述第一接口信号；所述第五NMOS管的栅极与所述IO电源耦接，所述第五NMOS管的源极与所述第六NMOS管的漏极耦接，所述第五NMOS管的衬底与所述第六NMOS管的源极相连并接地。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
基于开关模块产生访问控制信号，当IO端口处于输入或浮空状态时，IO端口信号的电压值和所述第一接口信号相等，所述访问控制信号大于等于所述IO端口信号与预设阈值电压的差值。在IO端口处于输入状态时，所述访问控制模块在所述访问控制信号和第二接口信号的控制下截止，使得当IO端口信号的电压值大于所述IO电源的电压值时，即使上拉模块打开，也不会发生电流从IO端口到IO电源的倒灌。进一步地，在IO端口处于浮空状态且上拉模块打开时，访问控制模块在访问控制信号的控制下导通，将IO端口信号的电压值上拉至较高的电压值，以满足大于IO逻辑输出高电压的最小值的要求。
较之现有如图1所示的技术方案，基于本发明实施例获得的所述IO端口信号处的上拉电压，也就是所述IO端口信号的电压值比基于图1所述技术方案中获得的IO端口信号的电压值高大约一个所述预设阈值电压的数值，采用本发明实施例所述技术方案在IO电源突然掉电而IO端口处于逻辑高电压的失效保护模式下，以及IO端口的输入电压高于正常工作下的IO电源电压的情况下，能够有效防止电流从IO端口到IO电源的倒灌，同时保证了IO端口处于浮空状态时，IO端口信号的电压值更容易被上拉到始终高于IO逻辑输出高电压的最小值的要求，有利于所述上拉电路能够产生稳定的输出电压。
进一步，通过不同的信号产生模块以产生所述第一接口信号以及所述第二接口信号，在本发明实施例所述技术方案提高所述IO端口处的上拉电压的同时，在失效保护应用或者IO端口电压高于正常工作下的IO电源电压输入应用的情况下，不会有倒灌电流产生，即不会发生从IO端口向IO电源输送电流的情形。
附图说明
图1是现有的用于IO电路的上拉电路的结构示意图；
图2是基于IO端口电压高于正常工作下的IO电源电压输入应用的情况下，现有的信号产生模块的电路结构示意图；
图3是本发明的第一实施例的一种用于IO电路的上拉电路的结构框图；
图4是本发明第一实施例的一种用于IO电路的上拉电路的电路结构示意图；
图5是本发明第一实施例的另一种用于IO电路的上拉电路的电路结构示意图；
图6是本发明的第二实施例的一种用于IO电路的上拉电路中信号产生模块的电路结构示意图；
图7是本发明的第三实施例的一种用于IO电路的上拉电路中信号产生模块的电路结构示意图；
图8是采用本发明实施例的漏电流仿真结果示意图；以及
图9是采用本发明实施例的另一种漏电流仿真结果示意图。
具体实施方式
本领域技术人员理解，现有的用于IO电路的上拉电路普遍采用图1所示的电路结构。在图1所示的电路结构中，M1为NMOS管，M2为PMOS管，REN为上拉控制信号，net1为节点1并用于连接所述NMOS管M1的源极与所述PMOS管M2的漏极。根据图1所示的电路结构，当处于失效保护模式(例如，IO电源的电压值VDDIO突然下电，而IO端口信号的电压值为逻辑高电平)时，或者IO端口的输入信号电压值高于正常工作下的IO电源的电压值VDDIO时，即使所述NMOS管M1导通，所述net1的电压值仍比IO电源电压小至少M1的阈值电压，确保了不会出现从IO端口PAD到IO电源的倒灌电流出现。但是，若此时所述IO端口PAD处于浮空(floating)状态且上拉控制信号REN为低电平使上拉有效时，由于所述IO端口信号的电压值比IO电源的电压值VDDIO小(大约小一个NMOS管M1的阈值电压的值)，这就导致在一些条件下，IO端口信号的电压值可能出现小于IO逻辑输出高电压所规定的最小值的情况，影响IO电路的正常输出。
为了解决上述技术问题，本发明所述技术方案基于开关模块产生的访问控制信号来使得所述IO端口信号的电压值更容易被上拉并满足高于所述IO逻辑输出高电压的最小值的设计要求，有利于所述上拉电路能够产生稳定的输出电压。
在本发明的一个优选实施例中，通过接收信号产生模块产生的第一接口信号以及第二接口信号，所述开关模块根据IO端口信号以及所述第一接口信号产生访问控制信号，当所述IO端口处于输入或浮空状态时，所述第一接口信号为IO电源的电压值，由于在IO端口信号的电压值和所述第一接口信号相等时，所述访问控制信号大于等于所述IO端口信号与预设阈值电压的差值。在IO端口处于输入状态时，所述访问控制模块在所述访问控制信号和所述第二接口信号的控制下截止后，使得当IO端口信号的电压值大于所述IO电源的电压值时，即使上拉模块打开，也不会发生电流从IO端口到IO电源的倒灌。进一步地，在IO端口处于浮空状态且上拉模块打开时，访问控制模块在访问控制信号的控制下导通，将IO端口信号的电压值上拉至较高的电压值，以满足大于IO逻辑输出高电压的最小值的要求。由于所述上拉模块与所述访问控制模块串联于所述IO端口与IO电源之间，当所述上拉模块与访问控制模块均为PMOS管时，所述IO端口信号的电压值比基于图1所述技术方案中获得的IO端口信号的电压值高大约一个所述预设阈值电压的数值，更容易被上拉并满足所述IO端口信号的电压值高于IO逻辑输出高电压的最小值的要求。
图2所示的信号产生模块应用于IO端口的输入信号电压值高于正常工作下的IO电源的电压值的情况，当所述IO端口信号的电压值比所述IO电源的电压值高一个PMOS管M3的阈值电压的值时，在IO逻辑低电平的第一IO控制信号OEH的控制下，所述PMOS管M3导通，第一接口信号TG的电压值被拉到IO端口信号的电压值，所述第二接口信号NWELL的电压值等于所述IO电源的电压值和IO端口信号的电压值中较大的一个。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本领域技术人员理解，本发明实施例所述“相同”“等于”等表述，可以不限于数值意义上的严格相等，还可以包括在可接受的误差范围内的相等。
图3是本发明的第一实施例的一种用于IO电路的上拉电路。具体地，在本实施例中，所述用于IO电路的上拉电路包括访问控制模块11和上拉模块12，串联于IO端口PAD和IO电源之间；开关模块13，所述开关模块13用于根据IO端口信号以及接收到的第一接口信号TG产生访问控制信号，当所述IO端口处于输入或浮空状态时，所述IO端口信号的电压值和所述第一接口信号TG相等，所述访问控制信号大于等于所述IO端口信号与预设阈值电压的差值，所述IO端口信号为所述IO端口PAD上的信号。优选地，所述上拉模块12的开关状态由接收到的上拉控制信号REN控制。优选地，在所述IO端口处于输入状态，并且上拉模块12打开的状态下，所述访问控制模块11在所述访问控制信号和接收到的第二接口信号NWELL控制下导通，所述IO端口信号的电压值能够基于所述上拉模块12的上拉作用被上拉至较高的电压值，其中，所述第二接口信号NWELL的电压值等于所述IO电源的电压值VDDIO和所述IO端口信号的电压值中较大的一个。
优选地，所述开关模块13用于在所述访问控制模块11上产生串联效应，通过所述访问控制信号来改变所述访问控制模块的端口电压值，结合所述第二接口信号NWELL实现当所述IO端口PAD处于浮空状态时，能够控制所述访问控制模块11为导通状态；而当所述上拉电路处于失效保护模式(即IO电源的电压值VDDIO突然下电，而IO端口的输入电压为逻辑高电平)，或者IO端口的输入信号电压值高于正常工作下的IO电源的电压值时，即使在所述上拉模块12打开的状态下，能够控制所述访问控制模块11为关断状态。
优选地，当所述上拉控制信号REN为低电平时，所述上拉模块12导通，从而产生上拉效应；当所述上拉控制信号REN为高电平时，所述上拉模块12关断。
优选地，所述访问控制模块11用于防止从所述IO端口PAD流向所述IO电源的倒灌电流效应，同时，当所述上拉模块12导通时，所述访问控制模块11也可以用于辅助所述上拉模块12实现上拉效应。
在一个优选地应用场景中，当所述上拉电路处于所述失效保护状态时(即IO电源突然下电，IO端口的输入电压为逻辑高电平)，或者IO端口的输入信号电压值高于正常工作下的IO电源的电压值时，所述IO端口信号的电压值和第一接口信号TG相等，所述开关模块13控制所述访问控制模块11同样处于关断状态，则无论所述上拉控制信号REN为高电平还是低电平，即无论所述上拉模块12处于导通或者关断状态，均不会产生从IO端口PAD流向IO电源的倒灌电流。
进一步地，当所述IO端口PAD处于浮空状态时，且所述上拉模块12与所述访问控制模块11均为PMOS管时，所述开关模块13产生大于等于所述IO端口信号与所述预设阈值电压的差值的访问控制信号，并且所述开关模块13控制所述访问控制模块11导通，当所述上拉控制信号REN为低电平时所述上拉模块12导通，则此时所述IO电源的电压值VDDIO与所述访问控制信号的电压值的差值必须至少小于所述访问控制模块11的阈值电压才能确保所述访问控制模块11处于导通状态，又由于此时所述访问控制信号大于等于所述IO端口信号与预设阈值电压的差值，使得所述访问控制模块11保持导通状态直到所述IO端口信号的电压值被上拉至大于等于所述IO电源的电压值VDDIO减去所述访问控制信号的阈值电压再加上所述预设阈值电压的电压值。
进一步地，所述用于IO电路的上拉电路还包括信号产生模块(图中未示出)，用于产生所述第一接口信号TG以及所述第二接口信号NWELL。
由上，采用第一实施例的方案，所述IO端口信号的电压值最终可以被上拉至一个较高的电压值(例如，所述IO端口信号的电压值可以被上拉至大约比所述IO电源的电压值VDDIO低所述访问控制模块11的阈值电压减去所述预设阈值电压的数值)，与现有技术只能将所述IO端口信号的电压值上拉至大约所述IO电源的电压值VDDIO减去所述访问控制模块11(类似于图1所示NMOS管M1)的阈值电压的电压值相比，通过所述开关模块13对应的预设阈值电压来使得所述IO端口信号的电压值能够被进一步地拉高，更容易满足所述IO端口信号的电压值高于IO逻辑输出高电压的最小值的电路设计要求。
图4和图5分别是本发明实施例的一种用于IO电路的上拉电路的结构示意图。其中，所述访问控制模块11包括第一PMOS管M1，所述第一PMOS管M1的栅极与所述开关模块13耦接，所述第一PMOS管M1的衬底用于接收所述第二接口信号NWELL，所述第一PMOS管M1的源极直接或间接的与IO电源耦接，所述第一PMOS管M1的漏极直接或间接的与所述IO端口PAD耦接。
进一步地，所述上拉模块12包括第二PMOS管M2，所述第二PMOS管M2的栅极用于接收所述上拉控制信号REN，所述第二PMOS管M2的源极直接或间接的与所述IO电源耦接，所述第二PMOS管M2的漏极直接或间接的与所述IO端口PAD耦接。
进一步地，所述开关模块13包括相互串联的至少一个NMOS管，每个所述NMOS管的栅极均与所述IO端口PAD耦接，其中，第一个所述NMOS管的源极用于接收所述第一接口控制信号TG，后一个所述NMOS管的源极与前一个所述NMOS管的漏极耦接，最后一个所述NMOS管的漏极与所述访问控制模块11耦接。在一个优选例中，所述开关模块13包括的所述NMOS管的数量根据所述IO端口PAD浮空时所述IO端口信号的上拉电压和当所述IO端口信号的电压值高于所述IO电源的电压值VDDIO时从所述IO端口PAD流向所述IO电源的漏电流折衷决定。本领域技术人员理解，所述折衷决定可以理解为，为了使得上拉时所述第二PMOS管M2的栅源电压VGS尽量接近所述预设阈值电压以作为导通起点；而在可能发生倒灌电流时，所述第二PMOS管M2的栅源电压VGS趋近于小于等于所述预设阈值电压以作为截止起点。
在图4示出的一个典型的应用场景中，所述第一PMOS管M1的源极直接与所述IO电源耦接，所述第一PMOS管M1的漏极与所述第二PMOS管M2的源极耦接，所述第二PMOS管M2的漏极与所述IO端口PAD耦接，使得所述访问控制模块11与所述上拉模块12串联于所述IO端口PAD与所述IO电源之间。
进一步地，所述开关模块13由两个NMOS管串联构成，所述两个NMOS管分别为第一NMOS管M4以及第二NMOS管M3，其中，所述第一NMOS管M4以及所述第二NMOS管M3的栅极均与所述IO端口PAD耦接，所述第一NMOS管M4的源极用于接收所述第一接口控制信号TG，所述第二NMOS管M4的源极与所述第一个NMOS管的漏极耦接，所述第二个NMOS管的漏极与所述访问控制信号11包括的第一PMOS管M1的栅极耦接。
在本应用场景所述的电路连接结构的基础上，当所述IO端口信号的电压值与所述第一接口信号TG的电压值相等并均为高电平时，所述第一NMOS管M4处于关断状态，由于MOS管的完全对称特性，为了确保所述第一NMOS管M4始终处于关断状态，则所述第一NMOS管M4的漏极电压Vnet1需大于等于所述IO端口信号的电压值减去所述第一NMOS管M4的阈值电压的数值，即Vnet1≥VPAD-VthM4(其中，VPAD为所述IO端口信号的电压值，VthM4为所述第一NMOS管M4的阈值电压)，此时所述第二NMOS管M3处于截止状态，使得Vnet2≈Vnet1(其中，Vnet2为节点net2处的电压值，也可以理解为所述第二NMOS管M3的漏极电压)。当所述上拉控制信号REN为低电平时，所述第二PMOS管M2导通，节点net3被上拉到IO端口电压，此时即使出现IO电源突然下电的失效保护模式或者IO端口的输入电压大于正常工作时IO电源的电压值的情况，由于Vnet3≈VPAD，VthM4≈VthM1,Vnet1≈Vnet2,可以实现Vnet3≤VthM1+Vnet2，使得所述第一PMOS管M1关断，因此不会发生从IO端口到IO电源的倒灌电流。当IO端口的电压值和第一接口信号TG的电压值均为浮空状态，所述第一NMOS管M4和第二NMOS管M3截止，VPAD≤VthM4+Vnet2，当所述上拉控制信号REN为低电平即第二PMOS管M2导通时，所述第一PMOS管M1能够被上拉到截止即VDDIO-Vnet2≤VthM1,可以实现VPAD≥VDDIO-VthM1+VthM4。使得所述IO端口信号的电压值能够被上拉至VDDIO-VthM1+VthM4的数值，较之现有的所述IO端口信号的电压值最多只能被上拉至VDDIO-VthM1的数值的技术方案，更容易满足所述IO端口信号的电压值高于所述IO逻辑输出高电压的最小值的要求。
在图5示出的另一个典型的应用场景中，所述开关模块13同样包括两个串联的NMOS管M3和M4，具体的电路原理本领域技术人员可以参考上述图4所示电路结构中的所述应用场景，在此不予赘述。进一步地，图5所示电路结构与所述图4所示的电路结构的主要区别在于，所述第二PMOS管M2的源极直接与所述IO电源耦接，所述第二PMOS管M2的漏极与所述第一PMOS管M1的源极耦接，所述第一PMOS管M1的漏极与所述IO端口PAD耦接。本领域技术人员理解，与所述图4所示的电路结构中的连接方法相比，本应用场景中所述第一PMOS管与所述第二PMOS管的连接方式同样可以使得所述访问控制模块11与所述上拉模块12串联于所述IO端口PAD与所述IO电源之间，起到上拉作用。
由上，采用图4或者图5的技术方案，通过将所述第一NMOS管M4的阈值电压作为所述预设阈值电压，能够有效地将所述IO端口信号的电压值上拉至一个较高的电压值，即使在某些极限条件下，所述IO端口信号的电压值仍能满足大于所述IO逻辑输出高电压的最小值的电路设计要求。
表1列举了不同条件下，采用本发明实施例所述的电路结构和采用上述图1所示的电路结构时，所述IO端口信号处于浮空且被上拉状态时的仿真电压值；以及与IO逻辑输出高电压的最小值之间的对应关系。其中，在进行仿真试验时，可以在所述IO端口PAD与地之间连接10兆欧姆的电阻，作为测试探针的阻抗。
表1
表1中，TT、FF、SS分别表示不同的工艺角。
从上述表1中可以较直观的看出，采用以图1所示电路结构为代表的现有技术作为所述用于IO电路的上拉电路时，在各条件下获得的所述IO端口信号的仿真电压值几乎都接近于所述IO逻辑输出高电压的最小值(VOHmin)，甚至在某些条件下(例如，TT_25℃，IO电源的电压值VDDIO为1.8V)，采用图1的电路结构获得的所述IO端口信号的仿真电压值低于对应的IO逻辑输出高电压的最小值，从而没有达到上拉的要求。而若采用本发明实施例所述的如图4或者图5所示电路结构作为所述用于IO电路的上拉电路，从上述表1中的仿真试验结果可以清楚的看出，所述IO端口信号的电压值能够被有效上拉至较高的数值，且该数值明显高于对应极限条件下的IO逻辑输出高电压的最小值，从而有效确保所述用于IO电路的接口电路的工作稳定性。
图6是本发明的第二实施例的一种用于IO电路的上拉电路中信号产生模块的电路结构示意图。具体地，在本实施例中，所述信号产生模块包括容限信号产生单元，用于在所述IO电源正常供电且所述IO端口信号的电压值高于所述IO电源的电压值VDDIO时，产生所述第一接口信号TG以及所述第二接口信号NWELL。
在一个典型的应用场景中，所述容限信号产生单元包括第三PMOS管M1、第四PMOS管M2、第五PMOS管M3、第三NMOS管M4以及第四NMOS管M5。其中，所述第三PMOS管M1的源极以及所述第四PMOS管M2的栅极相连并与所述IO电源耦接，所述第四PMOS管M2的漏极、所述第五PMOS管M3的源极以及所述第三PMOS管M1的栅极相连并与所述IO端口PAD耦接，所述第三PMOS管M1的漏极和衬底与所述第四PMOS管M2的源极和衬底以及所述第五PMOS管M3的衬底耦接，以根据所述IO端口信号的电压值与所述IO电源的电压值VDDIO中较高的一个确定所述第二接口信号NWELL。
例如，当所述IO电源的电压值VDDIO为低电平且所述IO端口信号的电压值为高电平时，所述第四PMOS管M2导通，则所述第二接口信号NWELL的电压值约等于所述IO端口信号的电压值。又例如，当所述IO电源的电压值VDDIO为高电平且所述IO端口信号的电压值为低电平时，所述第三PMOS管M1导通，则所述第二接口信号NWELL的电压值约等于所述IO电源的电压值VDDIO。本领域技术人员理解，本实施例通过所述第三PMOS管M1以及所述第四PMOS管M2构成的系列PMOS管来实现将所述IO电源或者所述IO端口信号中电压值较高的一个作为所述第二接口信号NWELL的电压值。
进一步地，所述第五PMOS管M3的栅极与反相器61的输出端耦接，所述第三NMOS管M4的栅极与所述IO电源耦接，所述第五PMOS管M3的衬底与所述第三PMOS管M1的漏极耦接，所述第五PMOS管M3的漏极与所述第三NMOS管M4的漏极耦接并用于产生所述第一接口信号TG。
进一步地，所述第三NMOS管M4的源极与所述第四NMOS管M5的漏极耦接，所述第三NMOS管M4的衬底与所述第四NMOS管M5的源极相连并接地。
进一步地，所述第四NMOS管M5的栅极用于接收第一IO控制信号信号OEH。优选地，所述第一IO控制信号OEH在所述IO端口处于输出状态时为逻辑高电平，在所述IO端口处于输入状态或浮空状态时为逻辑低电平。
进一步地，所述反相器61耦接于所述IO电源与内核电源VDD之间，其中，所述反相器61的输入端用于接收第二IO控制信号OEL，所述反相器61的输出端耦接于所述第五PMOS管M3的栅极。在图6示出的典型应用场景中，所述反相器61包括第九PMOS管M6以及第七NMOS管M7，其中，所述第九PMOS管M6的源极与所述IO电源耦接，所述第九PMOS管M6的漏极与所述第七NMOS管M7的漏极相连并与所述第五PMOS管M3的栅极耦接，所述第七NMOS管M7的源极与内核电源VDD耦接，所述第九PMOS管M6的栅极以及所述第七NMOS管M7的栅极相连并用于接收所述第二IO控制信号OEL。优选地，所述第二IO控制信号OEL在所述IO端口处于输出状态时为逻辑低电平，在所述IO端口处于输入状态或浮空状态时为逻辑高电平。
在另一个典型的应用场景中，所述容限信号产生单元还可以利用图2所示的现有电路结构来产生所述第一接口信号TG以及所述第二接口信号NWELL。例如，在图2所示的电路结构中，所述第三PMOS管M1、所述第四PMOS管M2以及所述第五PMOS管M3的连接方式，以及所述第三NMOS管M4以及所述第四NMOS管M5的连接方式可以参考上述图6所示的连接方式，在此不予赘述。
本领域技术人员理解，图2所示的电路结构与上述图6所示的电路结果相比，省去了所述反相器，将所述第五PMOS管M3的栅极直接与所述第三NMOS管M4的栅极相连并与所述IO电源耦接；图2所示的电路结构的优点在于电路结构相对简单，能够有效减小芯片尺寸；而上述图6所示的电路结构的优点则在于能够通过所述反相器来改进所述电路的交流响应。
例如，当图2所示的电路处于发送模式时，所述第一IO控制信号OEH的电压值为高电平，则所述第四NMOS管M5以及所述第三NMOS管M4均处于导通状态，从而产生的所述第一接口信号TG的电压值为低电平。另一方面，所述第二接口信号NWELL的电压值在所述第三PMOS管M1以及所述第四PMOS管M2的作用下约等于所述IO电源的电压值VDDIO。
当图2所示的电路处于接收模式时，所述第一IO控制信号OEH的电压值为低电平，则所述第四NMOS管M5处于关断状态，所述第四NMOS管M5、所述三NMOS管M4以及所述第五PMOS管M3之间无电流流通，若所述IO端口信号的电压值VPAD比所述IO电源的电压值VDDIO大第五PMOS管M3的阈值电压的数值，可以使得所述第五PMOS管M3导通，使得产生的所述第一接口信号TG的电压值约等于所述IO端口信号的电压值VPAD。另一方面，所述第二接口信号NWELL的电压值在所述第三PMOS管M1以及所述第四PMOS管M2的作用下也约等于所述IO端口信号的电压值。
又例如，当图6所示的电路处于发送模式时，所述第二IO控制信号OEL的电压值为低电平而所述第一IO控制信号信号OEH的电压值为高电平，则所述第九PMOS管M6导通而所述第七NMOS管M7关断，此时所述第五PMOS管M3的栅极电压约等于所述IO电源的电压值VDDIO，实质上可以等效为上述图2所示的电路结构。
而当图6所示的电路处于接收模式时，所述第二IO控制信号OEL的电压值为高电平而所述第一IO控制信号OEH的电压值为低电平，则所述第九PMOS管M6关断而所述第七NMOS管M7导通，使得所述第五PMOS管M3的栅极电压约等于所述内核电源VDD的电压值，则所述IO端口信号的电压值VPAD只要比所述内核电源VDD的电压值大所述第五PMOS管M3的阈值电压的数值，可以使得所述第五PMOS管M3导通，使得产生的所述第一接口信号TG的电压值约等于所述IO端口信号的电压值VPAD。一般而言，所述内核电源VDD的电压值可以小于所述IO电源的电压值VDDIO，则采用图6所示的电路可以使得所述第五PMOS管M3更容易导通。进一步地，即使此时所述IO端口信号的电压值VPAD已经比所述IO电源的电压值VDDIO大了至少所述第五PMOS管M3的阈值电压的数值，由于初始所述第二接口信号TG的电压值小于所述IO电源的电压值VDDIO，使得所述IO端口信号的电压会优先向所述第二接口信号TG所在的端口输送电荷，确保了不会从所述IO端口PAD到所述IO电源的倒灌电流产生。
本领域技术人员可以在实际应用中根据实际需要在所述图2或者所述图6所示的电路结构中选择，或者在所述图2或者所述图6所示的电路结构的基础上改进，这并不影响本发明的技术内容。
由上，采用第二实施例的方案，可以在所述用于IO电路的上拉电路处于高压容限输入状态时，即所述IO电源正常供电且所述IO端口信号的电压值高于所述IO电源的电压值VDDIO时，将产生的所述第一接口信号TG以及所述第二接口信号NWELL输送给上述第一实施例中所述的电路。本领域技术人员理解，在实际应用中，可以将所述图2或者所述图6所示电路中产生的第一接口信号TG的信号输出端与上述第一实施例所述电路中的第一接口信号TG的信号输入端相连；将所述图2或者所述图6所示电路中产生的第二接口信号NWELL的信号输出端与上述第一实施例所述电路中的第二接口信号NWELL的信号输入端相连。例如，将图6所示的电路中的所述第一接口信号TG以及所述第二接口信号NWELL的信号输出端分别于上述图4所示的电路中的第一接口信号TG以及所述第二接口信号NWELL的信号输入端相连，通过将图6与图4所述的电路相串联的方式，形成完整的用于IO电路的上拉电路，以实现防止电流从IO端口PAD倒灌至IO电源的同时，更容易使得所述IO端口信号的电压值能够被上拉至较高的数值，以满足高于所述IO逻辑输出高电压的最小值的电路设计要求。
图7是本发明的第三实施例的一种用于IO电路的上拉电路中信号产生模块的电路结构示意图。具体地，在本实施例中，所述信号产生模块包括失效保护信号产生单元，用于在所述IO电源的电压值VDDIO为低电平且所述IO端口信号的电压值小于等于所述IO电源的电压值VDDIO时，产生所述第一接口信号TG以及所述第二接口信号NWELL。
优选地，所述失效保护信号产生单元包括第六PMOS管M1、第七PMOS管M2、第八PMOS管M3、第五NMOS管M4以及第六NMOS管M5。其中，所述第六PMOS管M1的源极以及所述第七PMOS管M2的栅极相连并与所述IO电源耦接，所述第七PMOS管M2的漏极、所述第八PMOS管M3的源极以及所述第六PMOS管M1的栅极相连并与所述IO端口PAD耦接，所述第六PMOS管M1的衬底和漏极与所述第七PMOS管M2的源极和衬底以及所述第八PMOS管M3的衬底耦接，以根据所述IO端口信号的电压值与所述IO电源的电压值VDDIO中较高的一个确定所述第二接口信号。
优选地，所述第八PMOS管M3的栅极与所述第六NMOS管M5的栅极相连并接收第一IO控制信号OEH，所述第八PMOS管M3的衬底与所述第六PMOS管M1的漏极耦接，所述第八PMOS管M3的漏极与所述第五NMOS管M4的漏极耦接并用于产生所述第一接口信号TG。
优选地，所述第五NMOS管M4的栅极与所述IO电源耦接，所述第五NMOS管M4的源极与所述第六NMOS管M5的漏极耦接，所述第五NMOS管M4的衬底与所述第六NMOS管M5的源极相连并接地。
在一个典型的应用场景中，此时处于发送模式，所述第一IO控制信号OEH的电压值为高电平并约等于所述IO电源的电压值VDDIO，则与上述图2所示的电路原理相类似，所述第六NMOS管M5以及所述第五NMOS管M4均处于导通状态，从而产生的所述第一接口信号TG的电压值为低电平；所述第二接口信号NWELL的电压值在所述第六PMOS管M1以及所述第七PMOS管M2的作用下约等于所述IO电源的电压值VDDIO。
在另一个典型的应用场景中，此时处于接收模式，所述第一IO控制信号OEH的电压值为低电平，则基于图7所示的电路连接结构，若所述IO端口信号的电压值VPAD大于所述第八PMOS管M3的阈值电压，则可以使得所述第八PMOS管M3一直处于导通状态，当所述IO电源的电压值VDDIO突然下降为低电平而所述IO端口信号的电压值VPAD仍为高电平时，所述第一接口信号TG的电压值与所述第二接口信号NWELL的电压值相等并等于所述IO端口信号的电压值VPAD。
由上，采用第三实施例的方案，可以在所述用于IO电路的上拉电路处于失效保护状态时，即所述IO电源的电压值VDDIO为低电平(例如，所述IO电源突然断电)且所述IO端口信号VPAD的电压值为高电平时，将产生的所述第一接口信号TG以及所述第二接口信号NWELL输送给上述第一实施例中所述的电路。本领域技术人员理解，在实际应用中，可以将所述图7所示电路中产生的第一接口信号TG的信号输出端与上述第一实施例所述电路中的第一接口信号TG的信号输入端相连；将所述图7所示电路中产生的第二接口信号NWELL的信号输出端与上述第一实施例所述电路中的第二接口信号NWELL的信号输入端相连。例如，将图7所示的电路中的所述第一接口信号TG以及所述第二接口信号NWELL的信号输出端分别于上述图5所示的电路中的第一接口信号TG以及所述第二接口信号NWELL的信号输入端相连，通过将图7与图5所述的电路相串联的方式，形成完整的用于IO电路的上拉电路，以实现防止电流从IO端口PAD倒灌至IO电源的同时，更容易使得所述IO端口信号的电压值能够被上拉至较高的数值，以满足高于所述IO逻辑输出高电压的最小值的电路设计要求。
进一步地，与上述图6所示实施例所述的技术方案相比，本实施例所述技术方案通过优化所述第八PMOS管M3的导通条件，使得所述第八PMOS管M3更容易被导通，以便更好地适应所述失效保护状态下所述IO电源以及所述IO端口信号的电压值的变化情况。
图8是采用本发明实施例的漏电流仿真结果示意图。具体地，图8示出了高压容限输入状态下，当IO端口信号的电压值高于IO电源的电压值VDDIO时，所述用于IO电路的上拉电路中的漏电流仿真结果。
其中，系列曲线A表示不同极限条件下，结合了上述图6与上述图4所示的电路结构的，所述用于IO电路的上拉电路的漏电流仿真结果；系列曲线B表示不同极限条件下，结合了上述图6与上述图5所示的电路结构的，所述用于IO电路的上拉电路的漏电流仿真结果；VPAD曲线表示IO端口信号的电压值仿真波形；VDDIO曲线表示IO电源的电压值VDDIO仿真波形；VDD表示内核电源VDD的电压值仿真波形；VOEH曲线表示第一IO控制信号的电压值仿真波形；VREN曲线表示上拉控制信号的电压值仿真波形。
在图8所示的漏电流仿真结果示意图中，区域1用于表示给定的仿真输入条件，区域2至区域6是根据区域1中确定的输入条件下的漏电流仿真结果。例如，在图8示出的区域1中所述第一IO控制信号OEH以及所述上拉控制信号的电压值为低电平(0V)，当TT_25℃时，所述内核电源VDD的电压值VDD＝1.5V，所述IO电源的电压值VDDIO＝3.3V，所述IO端口信号的电压值VPAD＝5V；区域2中的曲线A表示在前述仿真输入条件下，采用上述图6与上述图4所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为512nA；区域2中的曲线B表示在前述仿真输入条件下，采用上述图6与上述图5所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为591nA。
进一步地，在保持所述第一IO控制信号OEH以及所述上拉控制信号的电压值为低电平(0V)的前提下，所述区域3中的曲线A表示在仿真输入条件为FF_-40℃，且所述预置IO电源VDD的电压值VDD＝1.65V，所述IO电源的电压值VDDIO＝3.63V，所述IO端口信号的电压值VPAD＝5.5V时，采用上述图6与上述图4所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为93nA；区域3中的曲线B则表示在前述仿真输入条件下，采用上述图6与上述图5所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为96nA。
进一步地，在保持所述第一IO控制信号OEH以及所述上拉控制信号的电压值为低电平(0V)的前提下，所述区域4中的曲线A表示在仿真输入条件为FF_125℃，且所述内核电源VDD的电压值VDD＝1.65V，所述IO电源的电压值VDDIO＝3.63V，所述IO端口信号的电压值VPAD＝5.5V时，采用上述图6与上述图4所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为199nA；区域4中的曲线B则表示在前述仿真输入条件下，采用上述图6与上述图5所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为210nA。
进一步地，在保持所述第一IO控制信号OEH以及所述上拉控制信号的电压值为低电平(0V)的前提下，所述区域5中的曲线A表示在仿真输入条件为SS_-40℃，且所述内核电源VDD的电压值VDD＝1.35V，所述IO电源的电压值VDDIO＝2.97V，所述IO端口信号的电压值VPAD＝4.5V时，采用上述图6与上述图4所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为1.32uA；区域5中的曲线B则表示在前述仿真输入条件下，采用上述图6与上述图5所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为1.78uA。
进一步地，在保持所述第一IO控制信号OEH以及所述上拉控制信号的电压值为低电平(0V)的前提下，所述区域6中的曲线A表示在仿真输入条件为SS_125℃，且所述内核电源VDD的电压值VDD＝1.35V，所述IO电源的电压值VDDIO＝2.97V，所述IO端口信号的电压值VPAD＝4.5V时，采用上述图6与上述图4所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为774nA；区域6中的曲线B则表示在前述仿真输入条件下，采用上述图6与上述图5所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为963nA。
从图8所示的仿真结果可以看出，在曲线A和曲线B所代表的两种电路结构下，从所述IO端口PAD流向所述IO电源的漏电流都很低，几乎可以忽略不计。本领域技术人理解，通过图8所示的漏电流仿真结果示意图可以直观的表明采用本发明实施例所述的技术方案，能够有效防止高压容限输入状态下从IO端口PAD流向IO电源的漏电流，提高所述用于IO电路的上拉电路的稳定性。
图9是采用本发明实施例的另一种漏电流仿真结果示意图。具体地，图9示出了失效保护状态下，例如，当IO电源的电压值VDDIO突然降至低电平而IO端口信号的电压值仍处于高电平时，所述用于IO电路的上拉电路中的漏电流仿真结果。
其中，系列曲线A表示不同极限条件下，结合了上述图7与上述图4所示的电路结构的，所述用于IO电路的上拉电路的漏电流仿真结果；系列曲线B表示不同极限条件下，结合了上述图7与上述图5所示的电路结构的，所述用于IO电路的上拉电路的漏电流仿真结果；VPAD曲线表示IO端口信号的电压值仿真波形；VDDIO曲线表示IO电源的电压值VDDIO仿真波形；VDD表示内核电源VDD的电压值仿真波形；VOEH曲线表示第一IO控制信号的电压值仿真波形；VREN曲线表示上拉控制信号的电压值仿真波形。本领域技术人员理解，由于附图尺寸的限制，在图9所示相同区域中，曲线A与曲线B所代表的漏电流由于数值过于接近而造成了曲线A与曲线B的重叠，因而在图9所示的漏电流仿真结果示意图中，区域3至区域7中分别示出了一条曲线以代表各自区域中的曲线A以及曲线B，但这并不代表曲线A与曲线B实际上即为重叠关系，本领域技术人员可以在实际应用中适当的放大仿真比例，以更清晰的观察到曲线A与曲线B的区别。
在图9所示的漏电流仿真结果示意图中，区域1以及区域2用于表示给定的仿真输入条件，区域3至区域7是根据区域1以及区域2中确定的仿真输入条件下的漏电流仿真结果。例如，在图9示出的区域1中，当TT_25℃时，所述IO电源的电压值VDDIO突然从3.3V降至0V而所述IO端口信号的电压值VPAD保持在3.3V；在相同温度下，区域2中的所述第一IO控制信号OEH以及所述上拉控制信号的电压值为低电平(0V)且所述内核电源VDD的电压值VDD＝1.5V；此时，区域3中的曲线A表示在前述仿真输入条件下，采用上述图7与上述图4所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为86nA；区域2中的曲线B表示在前述仿真输入条件下，采用上述图7与上述图5所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为77nA。
进一步地，在保持所述第一IO控制信号OEH以及所述上拉控制信号的电压值为低电平(0V)的前提下，所述区域4中的曲线A表示在仿真输入条件为FF_-40℃，且所述内核电源VDD的电压值VDD＝1.65V，所述IO电源的电压值VDDIO突然从3.63V降至0V而所述IO端口信号的电压值VPAD维持在3.63V时，采用上述图7与上述图4所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为22nA；区域4中的曲线B则表示在前述仿真输入条件下，采用上述图7与上述图5所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为19nA。
进一步地，在保持所述第一IO控制信号OEH以及所述上拉控制信号的电压值为低电平(0V)的前提下，所述区域5中的曲线A表示在仿真输入条件为FF_125℃，且所述内核电源VDD的电压值VDD＝1.65V，所述IO电源的电压值VDDIO突然从3.63V降至0V而所述IO端口信号的电压值VPAD维持在3.63V时，采用上述图7与上述图4所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为39nA；区域5中的曲线B则表示在前述仿真输入条件下，采用上述图7与上述图5所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为37nA。
进一步地，在保持所述第一IO控制信号OEH以及所述上拉控制信号的电压值为低电平(0V)的前提下，所述区域6中的曲线A表示在仿真输入条件为SS_-40℃，且所述内核电源VDD的电压值VDD＝1.35V，所述IO电源的电压值VDDIO突然从2.97V降至0V而所述IO端口信号的电压值VPAD维持在2.967V时，采用上述图7与上述图4所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为216nA；区域6中的曲线B则表示在前述仿真输入条件下，采用上述图7与上述图5所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为196nA。
进一步地，在保持所述第一IO控制信号OEH以及所述上拉控制信号的电压值为低电平(0V)的前提下，所述区域7中的曲线A表示在仿真输入条件为SS_125℃，且所述内核电源VDD的电压值VDD＝1.35V，所述IO电源的电压值VDDIO突然从2.97V降至0V而所述IO端口信号的电压值VPAD维持在2.97V时，采用上述图7与上述图4所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为113nA；区域7中的曲线B则表示在前述仿真输入条件下，采用上述图7与上述图5所示的电路结构的用于IO电路的上拉电路中，仿真获得的漏电流为111nA。
从图9所示的仿真结果可以看出，在曲线A和曲线B所代表的两种电路结构下，从所述IO端口PAD流向所述IO电源的漏电流都很低，几乎可以忽略不计。本领域技术人理解，通过图9所示的漏电流仿真结果示意图可以直观的表明采用本发明实施例所述的技术方案，能够有效防止失效保护状态下从IO端口PAD流向IO电源的漏电流，提高所述用于IO电路的上拉电路的稳定性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种用于IO电路的上拉电路，其特征在于，包括：
访问控制模块和上拉模块，串联于IO端口和IO电源之间；
开关模块，所述开关模块用于根据IO端口信号以及接收到的第一接口信号产生访问控制信号，当所述IO端口处于输入或浮空状态时，IO端口信号的电压值和所述第一接口信号相等，所述访问控制信号大于等于所述IO端口信号与预设阈值电压的差值，所述IO端口信号为所述IO端口上的信号；
其中，所述上拉模块的开关状态由接收到的上拉控制信号控制；
在所述IO端口处于输入或浮空状态时，所述访问控制模块在所述访问控制信号和接收到的第二接口信号控制下截止或导通，所述第二接口信号的电压值等于所述IO电源的电压值和所述IO端口信号的电压值中较大的一个。
2.根据权利要求1所述的用于IO电路的上拉电路，其特征在于，所述访问控制模块包括：
第一PMOS管，所述第一PMOS管的栅极与所述开关模块耦接，所述第一PMOS管的衬底用于接收所述第二接口信号，所述第一PMOS管的源极直接或间接的与所述IO电源耦接，所述第一PMOS管的漏极直接或间接的与所述IO端口耦接。
3.根据权利要求1所述的用于IO电路的上拉电路，其特征在于，所述上拉模块包括：
第二PMOS管，所述第二PMOS管的栅极用于接收所述上拉控制信号，所述第二PMOS管的源极直接或间接的与所述IO电源耦接，所述第二PMOS管的漏极直接或间接的与所述IO端口耦接。
4.根据权利要求1至3任一项所述的用于IO电路的上拉电路，其特征在于，所述开关模块包括：
相互串联的至少一个NMOS管，每个所述NMOS管的栅极均与所述IO端口耦接，其中，第一个所述NMOS管的源极用于接收所述第一接口控制信号，后一个所述NMOS管的源极与前一个所述NMOS管的漏极耦接，最后一个所述NMOS管的漏极与所述访问控制模块耦接。
5.根据权利要求4所述的用于IO电路的上拉电路，其特征在于，所述开关模块包括的所述NMOS管的数量根据所述IO端口浮空时所述IO端口信号的上拉电压和当所述IO端口信号的电压值高于所述IO电源的电压值时从所述IO端口流向所述IO电源的漏电流折衷决定。
6.根据权利要求1至3任一项所述的用于IO电路的上拉电路，其特征在于，还包括：
信号产生模块，用于产生所述第一接口信号以及所述第二接口信号。
7.根据权利要求6所述的用于IO电路的上拉电路，其特征在于，所述信号产生模块包括：
容限信号产生单元，用于在所述IO电源正常供电且所述IO端口信号的电压值高于所述IO电源的电压值时，产生所述第一接口信号以及所述第二接口信号。
8.根据权利要求7所述的用于IO电路的上拉电路，其特征在于，所述容限信号产生单元包括：
第三PMOS管、第四PMOS管、第五PMOS管、第三NMOS管以及第四NMOS管，其中：
所述第三PMOS管的源极以及所述第四PMOS管的栅极相连并与所述IO电源耦接，所述第四PMOS管的漏极、所述第五PMOS管的源极以及所述第三PMOS管的栅极相连并与所述IO端口耦接，所述第三PMOS管的漏极和衬底与所述第四PMOS管的源极和衬底以及所述第五PMOS管的衬底耦接，以根据所述IO端口信号的电压值与所述IO电源的电压值中较高的一个确定所述第二接口信号；
所述第三NMOS管的栅极与所述IO电源耦接，所述第五PMOS管的漏极与所述第三NMOS管的漏极耦接并用于产生所述第一接口信号；
所述第三NMOS管的源极与所述第四NMOS管的漏极耦接，所述第三NMOS管的衬底与所述第四NMOS管的源极相连并接地；
所述第四NMOS管的栅极用于接收第一IO控制信号。
9.根据权利要求8所述的用于IO电路的上拉电路，其特征在于，所述容限信号产生单元还包括：
反相器，所述反相器耦接于所述IO电源与内核电源之间，其中，所述反相器的输入端用于接收第二IO控制信号，所述反相器的输出端耦接于所述第五PMOS管的栅极。
10.根据权利要求6所述的用于IO电路的上拉电路，其特征在于，所述信号产生模块包括：
失效保护信号产生单元，用于在所述IO电源的电压值为低电平且所述IO端口信号的电压值小于等于所述IO电源的电压值时，产生所述第一接口信号以及所述第二接口信号。
11.根据权利要求10所述的用于IO电路的上拉电路，其特征在于，所述失效保护信号产生单元包括：
第六PMOS管、第七PMOS管、第八PMOS管、第五NMOS管以及第六NMOS管，其中：
所述第六PMOS管的源极以及所述第七PMOS管的栅极相连并与所述IO电源耦接，所述第七PMOS管的漏极、所述第八PMOS管的源极以及所述第六PMOS管的栅极相连并与所述IO端口耦接，所述第六PMOS管的衬底和漏极与所述第七PMOS管的源极和衬底以及所述第八PMOS管的衬底耦接，以根据所述IO端口信号的电压值与所述IO电源的电压值中较高的一个确定所述第二接口信号；
所述第八PMOS管的栅极与所述第六NMOS管的栅极相连并接收第一IO控制信号，所述第八PMOS管的漏极与所述第五NMOS管的漏极耦接并用于产生所述第一接口信号；
所述第五NMOS管的栅极与所述IO电源耦接，所述第五NMOS管的源极与所述第六NMOS管的漏极耦接，所述第五NMOS管的衬底与所述第六NMOS管的源极相连并接地。
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