CN208607546U - 熔丝校准电路 - Google Patents

Abstract

一种熔丝校准电路，所述熔丝校准电路包括：熔丝模块、开关控制模块、与基准产生模块耦接的电阻分压模块，其中：所述熔丝模块与所述开关控制模块耦接，适于上电时输出控制信号至所述开关控制模块；所述开关控制模块与所述电阻分压模块耦接，适于根据所述控制信号断开或闭合，以控制所述电阻分压模块接入或者不接入所述基准产生模块；所述基准产生模块，与所述电阻分压模块耦接，适于为所述电阻分压模块提供基准电流或基准电压。应用上述熔丝校准电路，可以增加或者减少基准产生模块的基准电压值，实现对基准产生模块基准电压的校准，减少芯片系统的误差，同时成本较低，逻辑简单。

Description

熔丝校准电路

技术领域

本实用新型涉及集成电路领域，尤其涉及一种熔丝校准电路。

背景技术

随着电子技术的不断发展，基准电压源的电压值精确度要求越来越高，对于传统的纯模拟电路，使用FUSE(熔丝)熔断对基准电压值进行校准，使得满足基准电压源的电压值精确度要求。

对于未经校准的电压基准源，其默认的电压值可能比设计的标准电压值大，也可能比设计的标准电压值小。在现有的熔丝校准电路中，有两种实现方案：1、只能对小于基准电压期望值(即设计的标准电压值)的基准电压源进行校准的电路，校准性能较差，导致芯片系统出现较大的误差；2、同时对小于基准电压期望值(即设计的标准电压值)的基准电压源和大于基准电压期望值的电压基准源进行校准的电路，采用了一次性可编程(One TimeProgrammable，OTP)技术及其寄存器，成本较高、逻辑也较为复杂。

实用新型内容

本实用新型解决的技术问题是如何在兼顾成本的前提下，校准基准产生模块的基准电压值，减少芯片系统的误差。

为解决上述技术问题，本实用新型实施例提供一种熔丝校准电路，包括：熔丝模块、开关控制模块、与基准产生模块耦接的电阻分压模块，其中：所述熔丝模块与所述开关控制模块耦接，适于上电时输出控制信号至所述开关控制模块；所述开关控制模块与所述电阻分压模块耦接，适于根据所述控制信号断开或闭合，以控制所述电阻分压模块接入或者不接入所述基准产生模块；所述基准产生模块，与所述电阻分压模块耦接，适于为所述电阻分压模块提供基准电流或基准电压；所述熔丝模块包括：N个熔丝单元，其中N为2的整数次幂；所述开关控制模块包括：N个开关单元；所述电阻分压模块包括：N个电阻分压单元；所述N个熔丝单元与所述N个开关单元一一对应且耦接；所述N个开关单元与所述N个电阻分压单元一一对应且耦接。

可选地，所述基准产生模块为基准电流产生电路或基准电压产生电路。

可选地，当0≤i<N-1时，第i熔丝单元包括：第一PMOS管、第二PMOS管、第一电阻、第一反相器、第二反相器、第一熔丝，其中：所述第一PMOS管，源极输入电源电压，漏极、栅极与所述第二PMOS管的栅极均接入偏置电源；所述第二PMOS管，源极输入电源电压，漏极与所述第一反相器的输入端、所述第一电阻的第一端口均相互耦接；所述第一反相器，输出端与所述第二反相器的输入端耦接；所述第二反相器，输出端为所述第i熔丝单元的输出端，与第i开关控制单元的输入端耦接；所述第一电阻，第二端口与所述第一熔丝的第一端口耦接，所述第一熔丝的第一端口为PAD端；所述第一熔丝，第二端口接地；当i＝N-1时，所述第i熔丝单元包括：第三PMOS管、第四PMOS管、第二电阻、第三反相器、第二熔丝，其中：所述第三PMOS管，源极输入电源电压，漏极、栅极与所述第四PMOS管的栅极均接入偏置电源；所述第四PMOS管，源极输入电源电压，漏极与所述第三反相器的输入端、所述第二电阻的第一端口均相互耦接；所述第三反相器，输出端为所述第i熔丝单元的输出端，与第i开关控制单元的输入端耦接；所述第二电阻，第二端口与所述第二熔丝的第一端口耦接，所述第二熔丝的第一端口为PAD端；所述第二熔丝，第二端口接地。

可选地，当0≤i<N-1时，第i熔丝单元包括：第一NMOS管、第二NMOS管、第三电阻、第四反相器、第五反相器、第三熔丝，其中：所述第一NMOS管，源极接地，漏极、栅极均与所述第二NMOS管的栅极均接入偏置电源；所述第二NMOS管，源极接地，漏极与所述第四反相器的输入端、所述第三电阻的第一端口均相互耦接；所述第四反相器，输出端与所述第五反相器的输入端耦接；所述第五反相器，输出端为所述第i熔丝单元的输出端，与第i开关控制单元的输入端耦接；所述第三电阻，第二端口与所述第三熔丝的第一端口耦接，所述第三熔丝的第一端口为PAD端；所述第三熔丝，第二端口接地；当i＝N-1时，所述第i熔丝单元包括：第三NMOS管、第四NMOS管、第四电阻、第六反相器、第四熔丝，其中：所述第三NMOS管，源极接地，漏极、栅极与所述第四NMOS管的栅极均接入偏置电源；所述第四NMOS管，源极接地，漏极与所述第六反相器的输入端、所述第四电阻的第一端口均相互耦接；所述第六反相器，输出端为所述第i熔丝单元的输出端，与第i开关控制单元的输入端耦接；所述第四电阻，第二端口与所述第四熔丝的第一端口耦接，所述第四熔丝的第一端口为PAD端；所述第四熔丝，第二端口接地。

可选地，第i开关单元包括：反相器和MOS管，其中：当0≤i≤N-1时，所述第i开关单元的反相器，输入端为所述第i开关单元的输入端，且与所述第i熔丝单元的输出端耦接，输出端与所述第i开关单元的MOS管的栅极耦接；当0＜i＜N-1时，所述第i开关单元的MOS管，漏极与所述第i电阻分压单元的第一端口、所述第i+1开关单元的MOS管的源极、所述第i+1电阻分压单元的第二端口耦接，源极与所述第i电阻分压单元的第二端口、第i-1开关单元的MOS管的漏极、第i-1电阻分压单元的第一端口耦接；当i＝0时，所述第i开关单元的MOS管，漏极与所述第i电阻分压单元的第一端口、所述第i+1开关单元的MOS管的源极、所述第i+1电阻分压单元的第二端口耦接，源极与所述第i电阻分压单元的第二端口耦接，为所述熔丝校准电路的第二端口；当i＝N-1时，所述第i开关单元的MOS管，漏极与所述第i电阻分压单元的第一端口耦接，为所述熔丝校准电路的第一端口，源极与所述第i电阻分压单元的第二端口、所述第i-1开关单元的MOS管的漏极、所述第i-1电阻分压单元的第一端口耦接。

可选地，第i电阻分压单元包括：一个或者多个电阻，所述一个或者多个电阻的电阻值为基准电阻值的2的整数次幂倍，其中0≤i≤N-1。

本实用新型实施例提供一种基准电压产生电路，包括：第五PMOS管、第六PMOS管、第五电阻、三极管和上述任一项所述的熔丝校准电路，其中：所述第五PMOS管，源极输入电源电压，栅极、漏极与所述第六PMOS管的栅极耦接；所述第六PMOS管，源极输入电源电压，漏极与所述第五电阻的第一端口耦接；所述第五电阻，第二端口与所述熔丝校准电路的第一端口耦接；所述熔丝校准电路，第二端口与所述三极管的发射极耦接；所述三极管，基极和集电极接地。

本实用新型实施例提供一种高压集成电路，包括上述任一项所述的熔丝校准电路。

本实用新型实施例提供一种低压集成电路，包括上述任一项所述的熔丝校准电路。

与现有技术相比，本实用新型实施例的技术方案具有以下有益效果：

本实用新型实施例提供了一种熔丝校准电路，通过熔丝模块控制通过开关控制模块的开关断开或闭合，以控制电阻分压模块接入或者不接入基准产生模块，可以增加或者减少基准产生模块的基准电压值，实现对基准产生模块基准电压的校准，减少芯片系统的误差；同时由于本实用新型只采用了开关电路控制电阻分压模块接入或者不接入基准产生模块，故逻辑简单，成本较低。

附图说明

图1是本实用新型实施例提供的一种熔丝校准电路的示意图；

图2是本实用新型实施例提供的一种开关控制模块和电阻分压模块的示意图；

图3和图4是本实用新型实施例提供的一种熔丝单元的示意图；

图5和图6是本实用新型实施例提供的另一种熔丝单元的示意图；

图7是本实用新型实施例提供的一种基准电压产生电路的示意图；

图8是本实用新型实施例提供的一种基准电压校准方法的流程图。

具体实施方式

在现有的熔丝校准电路中，有两种实现方案：1、只能对小于基准电压期望值(即设计的标准电压值)的基准电压源进行校准的电路，校准性能较差，导致芯片系统出现较大的误差；2、同时对小于基准电压期望值(即设计的标准电压值)的基准电压源和大于基准电压期望值的电压基准源进行校准的电路，由于采用了OTP技术及其寄存器，成本较高、逻辑也较为复杂。

本实用新型实施例提供了一种熔丝校准电路，通过熔丝模块控制开关控制模块的开关断开或闭合，以控制电阻分压模块接入或者不接入基准产生模块，可以增加或者减少基准产生模块的基准电压值或基准电流值，实现对基准产生模块基准电压或基准电流的校准，减少芯片系统的误差；同时由于本实用新型只采用了开关电路控制电阻分压模块接入或者不接入基准产生模块，故逻辑简单，成本较低。

为使本实用新型的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本实用新型的具体实施例做详细的说明。

参见图1，本实用新型实施例提供了一种熔丝校准电路10，所述熔丝校准电路10包括：熔丝模块11、开关控制模块12、与基准产生模块14耦接的电阻分压模块13，其中：

所述熔丝模块11与所述开关控制模块12耦接，适于上电时输出控制信号至所述开关控制模块12。

所述开关控制模块12与所述电阻分压模块13耦接，适于根据所述控制信号断开或闭合，以控制所述电阻分压模块13接入或者不接入所述基准产生模块14。

所述基准产生模块14，与所述电阻分压模块13耦接，适于为所述电阻分压模块13提供基准电流或基准电压。

在具体实施中，所述熔丝模块11可以通过是否熔断熔丝以输出控制信号至所述开关控制模块12，所述开关控制模块12通过开关断开或者闭合，控制所述电阻分压模块13接入或者不接入所述基准产生模块14，以校准所述基准产生模块14的基准电压或基准电流。

在具体实施中，所述基准产生模块可以为基准电流产生电路，也可以为基准电压产生电路。

例如，所述基准产生模块为基准电压产生电路，当所述开关控制模块12的开关闭合时，所述电阻分压模块13被短路，此时，电阻分压模块13不接入所述基准产生模块14；当所述开关控制模块12的开关断开时，所述电阻分压模块13接入所述基准产生模块14，抬升所述基准产生模块14的基准电压值。

例如，所述基准产生模块为基准电流产生电路，当所述开关控制模块12的开关闭合时，所述电阻分压模块13被短路，此时，电阻分压模块13不接入所述基准产生模块14；当所述开关控制模块12的开关断开时，所述电阻分压模块13接入所述基准产生模块14，降低所述基准产生模块14的基准电流值。

在具体实施中，所述熔丝模块11所述熔丝模块可以包括：N个熔丝单元(图1未示出)，其中N为2的整数次幂；所述开关控制模块12可以包括：N个开关单元(图1未示出)；所述电阻分压模块13可以包括：N个电阻分压单元(图1未示出)；所述N个熔丝单元与所述N个开关单元一一对应且耦接；所述N个开关单元与所述N个电阻分压单元一一对应且耦接。

在具体实施中，N为2的整数次幂，例如，N等于8，或者128，或者256，或者其他2的整数次幂。

在具体实施中，所述第i开关单元可以包括：反相器和MOS管，其中：

当0≤i≤N-1时，第i开关单元的反相器，输入端为第i开关单元的输入端，且与第i熔丝单元的输出端耦接，输出端与第i开关单元的MOS管的栅极耦接。

当0＜i＜N-1时，第i开关单元的MOS管，漏极与第i电阻分压单元的第一端口、第i+1开关单元的MOS管的源极、第i+1电阻分压单元的第二端口耦接，源极与第i电阻分压单元的第二端口、第i-1开关单元的MOS管的漏极、第i-1电阻分压单元的第一端口耦接。

当i＝0时，第i开关单元的MOS管，漏极与第i电阻分压单元的第一端口、第i+1开关单元的MOS管的源极、第i+1电阻分压单元的第二端口耦接，源极与第i电阻分压单元的第二端口耦接，为所述熔丝校准电路的第二端口。

当i＝N-1时，第i开关单元的MOS管，漏极与第i电阻分压单元的第一端口耦接，为所述熔丝校准电路的第一端口，源极与第i电阻分压单元的第二端口、第i-1开关单元的MOS管的漏极、第i-1电阻分压单元的第一端口耦接。

在具体实施中，所述第i开关单元的反相器的个数可以为1个，也可以为3个，还可以为其他奇数值。

在具体实施中，所述第i开关单元的MOS管既可以为PMOS管，也可以为NMOS管。

在本实用新型一实施例中，在N个开关单元中，一部分开关单元包括：PMOS管和反相器，另一部分开关单元包括：NMOS管和反相器。

在具体实施中，所述第i电阻分压单元可以包括：一个或者多个电阻，所述一个或者多个电阻的电阻值为基准电阻值的2的整数次幂倍。

为使本领域技术人员更好地理解和实施本实用新型，本实用新型实施例提供了一种开关控制模块和电阻分压模块的示意图，如图2所示。

参见图2，N＝8，所述开关控制模块21包括：NMOS管M0～M7，反相器INV20～INV27，所述电阻分压模块22包括：电阻R20～R27，且R20～R27的电阻值为基准电阻值(LSB)的2的整数次幂倍。R20的电阻值＝2⁰*LSB，R21的电阻值＝2¹*LSB，R22的电阻值＝2²*LSB，…，R27的电阻值＝2⁷*LSB。F0～F7为第0熔丝单元～第7熔丝单元的输出端，Out1为所述熔丝校准电路的第一端口，Out2为所述熔丝校准电路的第二端口。

以M0和R20为例，当F0为高电平时，M0的栅极(即Gate端)电位为低电平，M0关断，R20接入基准产生模块。当FUSE0为低时，M0的栅极电位为高电平，M0导通，由于M0的导通电阻很小，R20被短路，R20未连入基准产生模块。

其他NMOS管(M1～M7)和电阻(R21～R27)的工作过程同M0和R20的工作过程，此处不再赘述。

为使本领域技术人员更好地理解和实施本实用新型，本实用新型实施例提供了一种熔丝单元的示意图，如图3和图4所示。

参见图3，当0≤i<N-1时，所述第i熔丝单元包括：第一PMOS管TP1、第二PMOS管TP2、第一电阻R1、第一反相器INV1、第二反相器INV2、第一熔丝FUSE1，其中：

TP1，源极输入电源电压(VDD)，漏极、栅极与TP2的栅极均接入IBIAS偏置电源；

TP2，源极输入电源电压(VDD)，漏极与INV1的输入端、R1的第一端口均相互耦接；

INV1，输出端与INV2的输入端耦接；

INV2，输出端为所述第i熔丝单元的输出端，与第i开关控制单元的输入端耦接；

R1，第二端口与FUSE1的第一端口耦接，FUSE1的第一端口为PAD端；

FUSE1，第二端口接地(GND)。

需要特别说明的是，本实用新型实施例中的所有PMOS管的衬底均接输入电压(未示出)，本实用新型实施例中的所有NMOS管的衬底均接地(未示出)，以下不再赘述。

在具体实施中，当0≤i<N-1时，所述第i熔丝单元可以包括2个串联的反相器，还可以包括：4个、6个或者其他偶数个串联的反相器。

参见图4，当i＝N-1时，所述第i熔丝单元包括：第三PMOS管TP3、第四PMOS管TP4、第二电阻R2、第三反相器INV3、第二熔丝FUSE2，其中：

TP3，源极输入电源电压(VDD)，漏极、栅极与TP4的栅极均接入IBIAS偏置电源；

TP4，源极输入电源电压(VDD)，漏极与INV3的输入端、R2的第一端口均相互耦接；

INV3，输出端为所述第i熔丝单元的输出端，与第i开关控制单元的输入端耦接；

R2，第二端口与FUSE2的第一端口耦接，FUSE2的第一端口为PAD端；

FUSE2，第二端口接地(GND)。

在具体实施中，当i＝N-1时，第i熔丝单元可以包括1个串联的反相器，还可以包括：3个、5个或者其他奇数个串联的反相器。

下面以N＝8为例，对所述熔丝单元的工作原理进行描述，当N为其他值的熔丝单元的工作原理可以参考N＝8的熔丝单元的工作原理，此处不再赘述。

在本实用新型一实施例中，N＝8，所述熔丝校准电路包括：图2所示的开关控制模块和电阻分压模块以及图3、图4所示的熔丝单元，其中图3为第0～第6熔丝单元的示意图，图4为第7熔丝单元的示意图。

参见图3，当FUSE1缺省未被熔断时，TP2导通，由于IBIAS偏置电流很小，TP2和TP1构成1:1的电流镜，R1上流过的电流也很小，在R1本身阻值较低的情况下，INV1的输入端电平为低电平，从而第0～第6熔丝单元的输出值为低电平。

第i熔丝单元的输出的低电平信号输入至图2所示的开关控制模块后，经过INV20～INV26，M0～M6的栅极为高电平，M0～M6导通，电阻R20～R26由于被短路，不能接入基准产生模块。

参见图4，当FUSE2缺省未被熔断时，TP3导通，由于IBIAS偏置电流很小，TP3和TP4构成1:1的电流镜，R2上流过的电流也很小，在R2本身阻值较低的情况下，INV3的输入端电平为低电平，从而第7熔丝单元的输出值为高电平。

第7熔丝单元的输出的低电平信号输入至图2所示的开关控制模块后，经过INV27，M7的栅极为低电平，M7关闭，电阻R27接入基准产生模块。

可以理解的是，FUSE1和FUSE2缺省也可以为被熔断，上述缺省操作方式并不构成对本实用新型保护范围的限制。

为使本领域技术人员更好地理解和实施本实用新型，本实用新型实施例提供了另一种熔丝单元的示意图，如图5和图6所示。

参见图5，当0≤i<N-1时，所述第i熔丝单元包括：第一NMOS管TN1、第二NMOS管TN2、第三电阻R3、第四反相器INV4、第五反相器TINV5、第三熔丝FUSE3，其中：

TN1，源极接地(GND)，漏极、栅极均与TN2的栅极均接入IBIAS偏置电源；

TN2，源极接地(GND)，漏极与INV4的输入端、R3的第一端口均相互耦接；

INV4，输出端与INV5的输入端耦接；

INV5，输出端为所述第i熔丝单元的输出端，与第i开关控制单元的输入端耦接；

R3，第二端口与FUSE3的第一端口耦接，FUSE3的第一端口为PAD端；

FUSE3，第二端口接地。

在具体实施中，当0≤i<N-1时，所述第i熔丝单元可以包括2个串联的反相器，还可以包括：4个、6个或者其他偶数个串联的反相器。

参见图6，当i＝N-1时，第i熔丝单元包括：第三NMOS管TN3、第四NMOS管TN4、第四电阻R4、第六反相器INV6、第四熔丝FUSE4，其中：

TN3，源极接地(GND)，漏极、栅极均与TN4的栅极均接入IBIAS偏置电源；

TN4，源极接地(GND)，漏极与INV6的输入端、R4的第一端口均相互耦接；

INV6，输出端为所述第i熔丝单元的输出端，与第i开关控制单元的输入端耦接；

R4，第二端口与FUSE4的第一端口耦接，FUSE4的第一端口为PAD端；

FUSE4，第二端口接地。

在具体实施中，当i＝N-1时，第i熔丝单元可以包括1个串联的反相器，还可以包括：3个、5个或者其他奇数个串联的反相器。

除了FUSE3和FUSE4的PAD端在低电平时被熔断，图5和图6所示的熔丝单元的工作原理可参照图3和图4所示的实施例中的描述，此处不再赘述。

应用上述熔丝校准电路，通过熔丝模块控制通过开关控制模块的开关断开或闭合，以控制电阻分压模块接入或者不接入基准产生模块，可以增加或者减少基准产生模块的基准电压值或基准电流值，实现对基准产生模块基准电压或电流的校准，减少芯片系统的误差；同时由于上述熔丝校准电路只采用了开关电路(例如，由反相器组成的开关电路)控制电阻分压模块接入或者不接入基准产生模块，故逻辑简单，成本较低。

为使本领域技术人员更好地理解和实施本实用新型，本实用新型实施例提供了一种基准电压产生电路的示意图，如图7所示。

参见图7，所述基准电压产生电路包括：电流产生子模块(未示出)、第五PMOS管TP5、第六PMOS管TP6、第五电阻R5、三极管PNP，以及上述任一种所述的熔丝校准电路81，其中：

所述电流产生子模块与A点耦接；

在具体实施中，所述电流产生子模块可以采用现有技术实现，本实用新型实施例不做赘述。

TP5，源极输入电源电压(VDD)，栅极、漏极与TP6的栅极耦接；

TP6，源极输入电源电压(VDD)，漏极与R5的第一端口耦接；

R5，第二端口与所述熔丝校准电路81的第一端口Out1耦接；

所述熔丝校准电路81，第二端口Out2与PNP的发射极耦接；

PNP，基极和集电极接地(GND)。

在上述基准电压产生电路中，关键节点为A点和B点。A点电流值为IPTAT，B点电压值为VREF。

下面对B点电压的产生过程进行描述：

IPTAT可以根据如下公式计算：

IPTAT＝△Vbe/R0 (1)

其中R0为所述电流产生子模块的电阻值，△Vbe为所述电流产生子模块中包含的两个三极管(未示出)之间电压的差值。

VREF可以根据如下公式计算：

VREF＝IPTAT×(R₅+R)+Vbe (2)

其中R为所述熔丝校准电路81的电阻值，R₅为R5的电阻值，Vbe为PNP的基极和发射极之间的电压差值。

由公式(2)可以看出，通过调节R的大小可以调节VREF的值。例如，可以通过增加R的阻值，上调VREF的值；也可以通过减少R的阻值，下调VREF的值。

以下以图2、图3和图4所示的电路组成的熔丝校准电路为例进行描述，其他熔丝校准电路的工作原理类似图2、图3和图4所示的电路组成的熔丝校准电路，此处不再赘述。

在本实用新型一实施例中，所述熔丝校准电路81由以图2、图3和图4所示的电路组成。

首先，芯片上电在未做校准的情况下，F7为高电平，F0～F6为低电平，此时只有R27接入基准产生电路，基于公式(2)，VREF可以根据如下公式计算：

VREF＝IPTAT×(R₅+R₂₇)+Vbe (3)

其中R₂₇为R27的电阻值。

在具体实施中，当1个LSB的电压校准值为2毫伏(mV)时，那么R7的校准值为2*128mV＝256mV。

当VREF比标准值(即预设的标准值)低时，首先计算VREF比标准值低多少，再通过所述电阻分压模块计算需要熔断哪几位熔丝，使所述熔丝校准电路81的电阻值变大，将VREF抬高到设定的标准值。

当VREF比标准值高时，由于默认值中F7为高电平，R27计入了VREF的计算(如公式(3)所示)，VREF高，故先将最高位的熔丝熔断。熔断之后，VREF值将比标准值低，然后根据VREF与标准值的差值ΔVREF，计算需要熔断哪几位熔丝，使所述熔丝校准电路81的电阻值变大，将VREF抬高到设定的标准值。

例如，基准电阻值为LSB，当ΔVREF/LSB＝127时，则需要熔断熔丝的第0～第6位，从而保证R20～R26都接入基准电压产生电路中。

在具体实施中，当VREF比标准值(即设计的标准值)高时，如果熔断最高位的熔丝之后，VREF值依然比标准值低，则说明此时的VREF已经超过了该电路的可校准范围，本实用新型实施例不做进一步讨论。

为使本领域技术人员更好地理解和实施本实用新型，本实用新型实施例提供了一种应用上述熔丝校准电路对基准电压进行校准的方法的流程图，如图8所示。

参见图8，所述基准电压校准方法可以包括如下步骤：

步骤S801，检测基准电压当前值。

在具体实施中，所述基准电压当前值可以为基准电压默认值。

步骤S802，判断基准电压当前值是否大于标准值，当基准电压当前值大于标准值时，执行步骤S803，否则执行步骤S804。

步骤S803，进行最高位递减校准操作。

在具体实施中，当基准电压当前值大于标准值时，熔断所述熔丝校准电路中的最高位，即第N-1熔丝单元的熔丝，以降低基准电压当前值。

步骤S804，进行叠加校准操作。

在具体实施中，当基准电压当前值不大于标准值时，熔断所述熔丝校准电路中的低位，即第0～N-2熔丝单元的熔丝，以增加基准电压当前值。

步骤S805，停止校准，输出结果。

本实用新型实施例提供一种高压集成电路，包括上述任一种所述的熔丝校准电路。

本实用新型实施例提供一种低压集成电路，包括上述任一种所述的熔丝校准电路。

虽然本实用新型披露如上，但本实用新型并非限定于此。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各种更动与修改，因此本实用新型的保护范围应当以权利要求所限定的范围为准。

Claims (6)

1.一种熔丝校准电路，其特征在于，包括：熔丝模块、开关控制模块、与基准产生模块耦接的电阻分压模块，其中：

所述熔丝模块与所述开关控制模块耦接，适于上电时输出控制信号至所述开关控制模块；

所述开关控制模块与所述电阻分压模块耦接，适于根据所述控制信号断开或闭合，以控制所述电阻分压模块接入或者不接入所述基准产生模块；

所述基准产生模块，与所述电阻分压模块耦接，适于为所述电阻分压模块提供基准电流或基准电压；

所述熔丝模块包括：N个熔丝单元，其中N为2的整数次幂；

所述开关控制模块包括：N个开关单元；

所述电阻分压模块包括：N个电阻分压单元；

所述N个熔丝单元与所述N个开关单元一一对应且耦接；

所述N个开关单元与所述N个电阻分压单元一一对应且耦接。

2.根据权利要求1所述的熔丝校准电路，其特征在于，所述基准产生模块为基准电流产生电路或基准电压产生电路。

3.根据权利要求2所述的熔丝校准电路，其特征在于，

当0≤i<N-1时，第i熔丝单元包括：第一PMOS管、第二PMOS管、第一电阻、第一反相器、第二反相器、第一熔丝，其中：

所述第一PMOS管，源极输入电源电压，漏极、栅极与所述第二PMOS管的栅极均接入偏置电源；

所述第二PMOS管，源极输入电源电压，漏极与所述第一反相器的输入端、所述第一电阻的第一端口均相互耦接；

所述第一反相器，输出端与所述第二反相器的输入端耦接；

所述第二反相器，输出端为所述第i熔丝单元的输出端，与第i开关控制单元的输入端耦接；

所述第一电阻，第二端口与所述第一熔丝的第一端口耦接，所述第一熔丝的第一端口为PAD端；

所述第一熔丝，第二端口接地；

当i＝N-1时，所述第i熔丝单元包括：第三PMOS管、第四PMOS管、第二电阻、第三反相器、第二熔丝，其中：

所述第三PMOS管，源极输入电源电压，漏极、栅极与所述第四PMOS管的栅极均接入偏置电源；

所述第四PMOS管，源极输入电源电压，漏极与所述第三反相器的输入端、所述第二电阻的第一端口均相互耦接；

所述第三反相器，输出端为所述第i熔丝单元的输出端，与第i开关控制单元的输入端耦接；

所述第二电阻，第二端口与所述第二熔丝的第一端口耦接，所述第二熔丝的第一端口为PAD端；

所述第二熔丝，第二端口接地。

4.根据权利要求2所述的熔丝校准电路，其特征在于，

当0≤i<N-1时，第i熔丝单元包括：第一NMOS管、第二NMOS管、第三电阻、第四反相器、第五反相器、第三熔丝，其中：

所述第一NMOS管，源极接地，漏极、栅极均与所述第二NMOS管的栅极均接入偏置电源；

所述第二NMOS管，源极接地，漏极与所述第四反相器的输入端、所述第三电阻的第一端口均相互耦接；

所述第四反相器，输出端与所述第五反相器的输入端耦接；

所述第五反相器，输出端为所述第i熔丝单元的输出端，与第i开关控制单元的输入端耦接；

所述第三电阻，第二端口与所述第三熔丝的第一端口耦接，所述第三熔丝的第一端口为PAD端；

所述第三熔丝，第二端口接地；

当i＝N-1时，所述第i熔丝单元包括：第三NMOS管、第四NMOS管、第四电阻、第六反相器、第四熔丝，其中：

所述第三NMOS管，源极接地，漏极、栅极与所述第四NMOS管的栅极均接入偏置电源；

所述第四NMOS管，源极接地，漏极与所述第六反相器的输入端、所述第四电阻的第一端口均相互耦接；

所述第六反相器，输出端为所述第i熔丝单元的输出端，与第i开关控制单元的输入端耦接；

所述第四电阻，第二端口与所述第四熔丝的第一端口耦接，所述第四熔丝的第一端口为PAD端；

所述第四熔丝，第二端口接地。

5.根据权利要求3或4所述的熔丝校准电路，其特征在于，第i开关单元包括：反相器和MOS管，其中：

当0≤i≤N-1时，所述第i开关单元的反相器，输入端为所述第i开关单元的输入端，且与所述第i熔丝单元的输出端耦接，输出端与所述第i开关单元的MOS管的栅极耦接；

当0＜i＜N-1时，所述第i开关单元的MOS管，漏极与所述第i电阻分压单元的第一端口、所述第i+1开关单元的MOS管的源极、所述第i+1电阻分压单元的第二端口耦接，源极与所述第i电阻分压单元的第二端口、第i-1开关单元的MOS管的漏极、第i-1电阻分压单元的第一端口耦接；

当i＝0时，所述第i开关单元的MOS管，漏极与所述第i电阻分压单元的第一端口、所述第i+1开关单元的MOS管的源极、所述第i+1电阻分压单元的第二端口耦接，源极与所述第i电阻分压单元的第二端口耦接，为所述熔丝校准电路的第二端口；

当i＝N-1时，所述第i开关单元的MOS管，漏极与所述第i电阻分压单元的第一端口耦接，为所述熔丝校准电路的第一端口，源极与所述第i电阻分压单元的第二端口、所述第i-1开关单元的MOS管的漏极、所述第i-1电阻分压单元的第一端口耦接。

6.根据权利要求3或4所述的熔丝校准电路，其特征在于，第i电阻分压单元包括：一个或者多个电阻，所述一个或者多个电阻的电阻值为基准电阻值的2的整数次幂倍，其中0≤i≤N-1。