CN108768382A - 输入缓冲器及具有其的芯片 - Google Patents
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Abstract
本发明实施例提供一种输入缓冲器及具有其的芯片。输入缓冲器包括：第一缓冲模块，第一缓冲模块与输入引脚连接，并根据输入引脚输入的电压值和预设的第一电压阈值输出第一数字信号；第二缓冲模块，第二缓冲模块与输入引脚连接，并根据输入引脚的电压值、预设的第二电压阈值、预设的第三电压阈值输出第二数字信号和第三数字信号；第一缓冲模块和/或第二缓冲模块根据第一数字信号、第二数字信号和第三数字信号，确定输出状态码中第一码位和第二码位的值，其中，第一电压阈值介于第二电压阈值和第三电压阈值之间。该输入缓冲器可以在一个输入引脚输入的情况下输出四种逻辑状态。
Description
技术领域
本发明实施例涉及电气技术领域，尤其涉及一种输入缓冲器及具有其的芯片。
背景技术
输入缓冲器作为集成电路中不可缺少的基本模块，广泛用于音频功率放大器、转换器、射频、传感器和电源管理芯片中。如图1所示，现有技术中的I2C地址选择输入缓冲器，当输入电平高于阈值电压时，输出逻辑电平由低变为高；当输入电平低于阈值电压时，输出逻辑电平由高变为低；该输入缓冲器只能输出两种不同逻辑状态。
但随着集成电路复杂度增加，需要的输入管脚数目急剧增加，但随着工艺制程和封装的进一步优化，使得芯片面积降低，对于WLCSP(晶圆片级芯片规模封装，Wafer LevelChip Scale Packaging)等封装来说，其提供的总管脚数目反而在减少，使得生产出的芯片的管脚数量不足，输入管脚数目不足。
以音频功放芯片为例，音频功放芯片需要设置多种不同的I2C寄存器地址，以控制多个芯片实现多声道的应用场景。这就需要多个输入管脚来实现，因为，单个管脚只能得到两种逻辑状态。而由于管脚资源非常紧张，无法分配多个管脚作为输入管脚，使得现有的音频功放芯片不能满足使用需求。
发明内容
有鉴于此，本发明实施例所解决的技术问题之一在于提供一种输入缓冲器及具有其的芯片，用以克服现有技术中输入缓冲器仅有一个输入管脚时输出的逻辑状态不足的问题。
本发明实施例提供一种输入缓冲器，其包括：第一缓冲模块，第一缓冲模块与输入引脚连接，并根据输入引脚输入的电压值和预设的第一电压阈值输出第一数字信号；第二缓冲模块，第二缓冲模块与输入引脚连接，并根据输入引脚的电压值、预设的第二电压阈值、预设的第三电压阈值输出第二数字信号和第三数字信号；第一缓冲模块和/或第二缓冲模块根据第一数字信号、第二数字信号和第三数字信号，确定输出状态码中第一码位和第二码位的值，其中，第一电压阈值介于第二电压阈值和第三电压阈值之间。
可选地，第一缓冲模块根据第一数字信号确定输出状态码中第一码位的值，第二缓冲模块根据第一数字信号、第二数字信号和第三数字信号，确定输出状态码中第二码位的值。
可选地，当第一数字信号指示输入引脚的电压值大于第一电压阈值时，第一码位的值为第一状态值；当第一数字信号指示输入引脚的电压值小于第一电压阈值时，第一码位的值为第二状态值。
可选地，第三电压阈值大于第二电压阈值，若第三数字信号指示输入引脚的电压值大于第三电压阈值，则第二码位的值为第一状态值；若第三数字信号指示输入引脚的电压值小于第三电压阈值、且第一数字信号指示输入引脚的电压值大于第一电压阈值，则第二码位的值为第二状态值；若第一数字信号指示输入引脚的电压值小于第一电压阈值、且第二数字信号指示输入引脚的电压值大于第二电压阈值，则第二码位的值为第一状态值；若第二数字信号指示输入引脚的电压值小于第二电压阈值，则第二码位的值为第二状态值。
可选地，第二缓冲模块包括比较单元，比较单元与输入引脚连接，用于将输入引脚的电压值分别与第二电压阈值和第三电压阈值比较，并根据比较结果输出第二数字信号和第三数字信号。
可选地，比较单元包括第一比较子单元，第一比较子单元用于比较输入引脚的电压值以及第二电压阈值，根据比较结果输出第二数字信号。
可选地，第一比较子单元包括第一NMOS管和第一电压比较电路，第一NMOS管的源极与输入引脚连接，栅极与第一电压比较电路连接，漏极用于输出第二数字信号。
可选地，第一比较电路包括：第一电流源和第二电流源，第一电流源和第二电流源并联设置；第二NMOS管，第二NMOS管的漏极和栅极均与第一电流源和第二电流源连接，且第二电流源通过第一控制开关与第二NMOS管连接，第二NMOS管的源极通过第一电阻接地。
可选地，比较单元包括第二比较子单元，第二比较子单元用于比较输入引脚的电压值以及第三电压阈值，根据比较结果输出第三数字信号。
可选地，第二比较子单元包括第一PMOS管和第二电压比较电路，第一PMOS管的源极与输入引脚连接，栅极与第二电压比较电路连接，漏极用于输出第三数字信号。
可选地，第二电压比较电路包括：第三电流源和第四电流源，第三电流源和第四电流源并联设置；第二PMOS管，第二PMOS管的漏极和栅极均与第三电流源和第四电流源连接，且第四电流源通过第二控制开关与第二PMOS管连接，第二PMOS管的源极通过第三电阻与电源连接。
可选地，第二缓冲模块还包括逻辑处理单元，逻辑处理单元用于根据第一数字信号、第二数字信号和第三数字信号，确定第二码位的值。
可选地，逻辑处理单元包括：第一与非门，第一与非门根据第一数字信号、第二数字信号和第三数字信号输出第一处理信号；第二与非门，第二与非门根据第一数字信号的反相信号、第二数字信号和第三数字信号的反相信号输出第二处理信号；第三与非门，第三与非门根据第一处理信号和第二处理信号确定第二码位的值。
根据本发明的另一方面，提供一种芯片，其包括上述的输入缓冲器。
由以上技术方案可见，本发明实施例输入缓冲器的输入引脚分别与第一缓冲模块和第二缓冲模块连接，第一缓冲模块根据输入引脚的电压值和第一电压阈值输出第一数字信号，该第一数字信号用于指示输入引脚的电压值是否大于第一电压阈值，从而根据第一数字信号确定输出状态码中的第一码位的值。第二缓冲模块根据输入引脚的电压值、第二电压阈值和第三电压阈值输出第二数字信号和第三数字信号，该第二数字信号用于指示输入引脚的电压值是否大于第二电压阈值，第三数字信号用于指示输入引脚的电压值是否大于第三电压阈值。根据第一数字信号、第二数字信号和第三数字信号可以确定输出状态码中第二码位，从而结合第一码位和第二码位输出四种状态，以实现通过一个输入引脚输出四种状态，以节省引脚，并满足使用需求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明实施例中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。
图1为本发明实施例的输入缓冲器的结构示意图；
图2为本发明实施例的芯片上电后VDD、PORN和PORN_DELAY的电平变化示意图。
具体实施方式
当然，实施本发明实施例的任一技术方案必不一定需要同时达到以上的所有优点。
为了使本领域的人员更好地理解本发明实施例中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明实施例一部分实施例，而不是全部的实施例。基于本发明实施例中的实施例，本领域普通技术人员所获得的所有其他实施例，都应当属于本发明实施例保护的范围。
下面结合本发明实施例附图进一步说明本发明实施例具体实现。
如图1所示，根据本发明的实施例，输入缓冲器包括第一缓冲模块10和第二缓冲模块20，第一缓冲模块10与输入引脚连接，并根据输入引脚输入的电压值和预设的第一电压阈值输出第一数字信号；第二缓冲模块20与输入引脚连接，并根据输入引脚的电压值、预设的第二电压阈值、预设的第三电压阈值输出第二数字信号和第三数字信号；第一缓冲模块10和/或第二缓冲模块20根据第一数字信号、第二数字信号和第三数字信号，确定输出状态码中第一码位和第二码位的值，其中，第一电压阈值介于第二电压阈值和第三电压阈值之间。
该输入缓冲器的输入引脚(图1中所示AD引脚)分别与第一缓冲模块10和第二缓冲模块20连接，第一缓冲模块10根据输入引脚的电压值和第一电压阈值输出第一数字信号，该第一数字信号用于指示输入引脚的电压值是否大于第一电压阈值，从而根据第一数字信号确定输出状态码中的第一码位的值。第二缓冲模块20根据输入引脚的电压值、第二电压阈值和第三电压阈值输出第二数字信号和第三数字信号，该第二数字信号用于指示输入引脚的电压值是否大于第二电压阈值，第三数字信号用于指示输入引脚的电压值是否大于第三电压阈值。根据第一数字信号、第二数字信号和第三数字信号可以确定输出状态码中第二码位，从而结合第一码位和第二码位输出四种状态，以实现通过一个输入引脚输出四种状态的目的，从而节省引脚，并满足使用需求。
需要说明的是，当输入缓冲器的输入引脚的输入信号由高电平变为低电平和由低电平变为高电平时，第一电压阈值、第二电压阈值和第三电压阈值的值可以有区别，以保证信号稳定性。以第一缓冲模块10为例，当输入引脚的输入电压值由高变低时，第一电压阈值可以略低于1/2VDD，反之，输入引脚的输入电压值由低变高时，第一电压阈值可以略高于1/2VDD。同样地，为了保证信号稳定性，第二电压阈值和第三电压阈值在电压环境不同时可以是不同的值，也可以是相同的值。
在本实施例中，第一缓冲单元根据第一数字信号确定输出状态码中第一码位的值，第二缓冲单元根据第一数字信号、第二数字信号和第三数字信号，确定输出状态码中第二码位的值。这样可以使电路结构更加简化，逻辑处理更加迅速，容错性更好。
当然，在其他实施例中，根据不同的需求，可以由第一缓冲单元确定第一码位和第二码位的值，或者由第二缓冲单元确定第一码位和第二码位的值，或者由输入缓冲器的其他结构确定第一码位和第二码位的值，本实施例对此不作限定。
关于第一码位的值，在本实施例中，当第一数字信号指示输入引脚的电压值大于第一电压阈值(第一电压阈值可以为高于1/2VDD的值)时，第一码位的值为第一状态值，例如1。换而言之，此种情况下，第一码位为高电平状态。
当第一数字信号指示输入引脚的电压值小于第一电压阈值(第一电压阈值可以为低于1/2VDD的值)时，第一码位的值为第二状态值，例如0。换而言之，此种情况下，第一码位为低电平状态。
关于第二码位的值，在本实施例中，以第三电压阈值大于第二电压阈值为例进行说明。当然，在其他实施例中，第二电压阈值可以大于第三电压阈值。
若第三数字信号指示输入引脚的电压值大于第三电压阈值，则第二码位的值为第一状态值，例如1。换而言之，此种情况下，第二码位为高电平状态。
若第三数字信号指示输入引脚的电压值小于第三电压阈值、且第一数字信号指示输入引脚的电压值大于第一电压阈值，则第二码位的值为第二状态值，例如0。换而言之，此种情况下，第二码位为低电平状态。
若第一数字信号指示输入引脚的电压值小于第一电压阈值、且第二数字信号指示输入引脚的电压值大于第二电压阈值，则第二码位的值为第一状态值例如1。换而言之，此种情况下，第二码位为高电平状态。
若第二数字信号指示输入引脚的电压值小于第二电压阈值，则第二码位的值为第二状态值，例如0。换而言之，此种情况下，第二码位为低高电平状态。
如图1所示，在本实施例中，第一缓冲模块10包括NMOS管MN1、NMOS管MN2、NMOS管MN3、PMOS管MP1、PMOS管MP2、PMOS管MP3、反相器INV1、反相器INV2、反相器INV3以及第一锁存器。
当然，本实施例中仅是例举了一种可行的第一缓冲模块10的结构，在其他实施例中，第一缓冲模块10可以是其他适当的结构，只要保证能够根据输入引脚的电压值与第一电压阈值输出第一数字信号即可。
下面对第一缓冲模块10进行详细说明：
NMOS管MN1、NMOS管MN2、PMOS管MP1和PMOS管MP2的栅极均与输入引脚连接。PMOS管MP1的源极与电源连接，漏极与PMOS管MP2的源极连接。PMOS管MP2的漏极与NMOS管MN2的漏极连接。NMOS管MN2的源极与NMOS管MN1的漏极连接，NMOS管MN1是源极接地。
此外，PMOS管MP3的源极连接在PMOS管MP1的漏极与PMOS管MP2的源极之间，PMOS管MP3的漏极接地，PMOS管MP3的栅极连接在PMOS管MP2的漏极和NMOS管MN2的漏极之间。
NMOS管MN3的源极连接在NMOS管MN2的源极和NMOS管MN1的漏极之间，NMOS管MN3的漏极接电源，NMOS管MN3的栅极连接在PMOS管MP2的漏极和NMOS管MN2的漏极之间。
反相器INV1、反相器INV2和反相器INV3依次连接，且反相器INV1的输入端连接在PMOS管MP2的漏极和NMOS管MN2的漏极之间，反相器INV3的输出端用于输出第一数字信号，且与第一锁存器的D端连接。第一锁存器的clk端连接第一控制信号PORN_DELAY。第一锁存器用于根据第一控制信号的控制进行信号锁存。
当输入引脚的电压值大于第一电压阈值时，PMOS管MP1和PMOS管MP2导通，NMOS管MN1和NOMS管MN2关断，图1中Vo处输出低电平，反相器INV2处输出高电平，第一数字信号out<1>处的输出为高电平，经过第一锁存器锁存后输出的ADDR<1>处输出高电平。
当输入引脚的电压值小于第一电压阈值时，PMOS管MP1和PMOS管MP2关断导通，NMOS管MN1和NOMS管MN2导通，图1中Vo处输出高电平，反相器INV2处输出低电平，第一数字信号out<1>处的输出为低电平，经过第一锁存器锁存后输出的ADDR<1>处输出低电平。
PMOS管MP3和NMOS管MN3用于控制第一电压阈值，使其略大于1/2VDD或略小于1/2VDD，以维持信号稳定，避免信号反复波动。
下面对第二缓冲模块20进行详细说明：
在本实施例中，第二缓冲模块20包括比较单元，比较单元与输入引脚连接，用于将输入引脚的电压值分别与第二电压阈值和第三电压阈值比较，并根据比较结果输出第二数字信号和第三数字信号，从而控制第二码位的值。
在本实施例中，比较单元包括第一比较子单元21，第一比较单元21用于比较输入引脚的电压值以及第二电压阈值，根据比较结果输出第二数字信号。
需要说明的是，第一比较子单元21可以是任意适当的结构，只要能够比较输入引脚的电压值和第二电压阈值即可。
在一种可行方式中，第一比较子单元21包括第一NMOS管(图中标示为M3)和第一电压比较电路，第一NMOS管M3的源极与输入引脚连接，栅极与第一电压比较电路连接，漏极用于输出第二数字信号。
可选地，第一NMOS管M3的漏极可以与第一比较器P1的输入连接，以使第一比较器P1比较第一NMOS管M3的漏极电压和第二电压阈值，从而输出第二数字信号。
第一电压比较电路可以包括第一电流源IP1、第二电流源IP2以及第二NMOS管(图中标示为M5)等。在本实施例中，第一电压比较电路还包括NMOS管M4、PMOS管M1和PMOS管M2等。
在本实施例中，第一电流源IP1和第二电流源IP2并联设置。第二电流源IP2输出的电流与第一电流源IP1输出的电流的比值为10：1。
第二NMOS管M5的漏极和栅极均与第一电流源IP1和第二电流源IP2连接，且第二电流源IP2通过第一控制开关与第二NMOS管M5连接，第二NMOS管M5的源极通过第一电阻R1接地。
通过设置第一控制开关，可以控制第二电流源IP2是否与第二NMOS管M5连接，进而在不需要时关闭第二电流源IP2，以节省能源。
如图1所示，在本实施例中，第一控制开关为PMOS管，该PMOS管的源极与第二电流源IP2连接，该PMOS管的漏极与第二NMOS管M5的漏极连接，该PMOS管的栅极连接第一控制信号PORN_DELAY。通过第一控制信号的变化可以控制第一控制开关的通断，从而控制第二电流源IP2是否工作。
该第一电压比较电路的NMOS管M4的栅极与第二NMOS管M5的栅极连接。NMOS管M4的源极通过第二电阻接R2地。NMOS管M4的漏极与PMOS管M2的栅极和漏极、以及PMOS管M1的栅极连接。PMOS管M2的源极与电源连接。PMOS管M1的漏极与第一NMOS管M3的漏极连接。PMOS管M1的源极接电源。
比较单元包括第二比较子单元22，第二比较子单元22用于比较输入引脚的电压值以及第三电压阈值，根据比较结果输出第三数字信号。
在本实施例中，第二比较子单元22包括第一PMOS管M6和第二电压比较电路，第一PMOS管M6的源极与输入引脚AD连接，栅极与第二电压比较电路连接，漏极用于输出第三数字信号。
需要说明的是，第二电压比较电路的结构可以是任意适当的结构，只要能够比较输入引脚的电压值与第三数字信号即可。
在本实施例中，第二电压比较电路包括第三电流源IN1、第四电流源IN2、第二PMOS管M8、PMOS管M7、NMOS管M9和NMOS管M10、第二放大器P2、以及反相器INV4等。
其中，第三电流源IN1和第四电流源IN2并联设置。第二PMOS管M8的漏极和栅极均与第三电流源IN1和第四电流源IN2连接，且第四电流源IN2通过第二控制开关与第二PMOS管M8连接，第二PMOS管M8的源极通过第三电阻R3与电源连接。
第二控制开关的作用与第一控制开关的作用类似，第二控制开关用于在需要时控制第四电流源IN2导通，在不需要时使其关断，以节省能源。在本实施例中，第二控制开关为NMOS管开关。第二控制开关的栅极接第二控制信号POR_DELAY，第二控制信号与第一控制信号反相。第二控制开关的源极接第四电流源IN2，漏极与第二PMOS管M8的漏极连接。
在本实施例中，PMOS管M7的栅极与第二PMOS管M8的栅极连接，且PMOS管M7的源极通过第四电阻R4与电源连接，PMOS管M7的漏极与NMOS管M9的栅极以及NMOS管M10的栅极、漏极连接。
NMOS管M9的源极接地，漏极与第一PMOS管M6的漏极连接。NMOS管M10的源极接地。
第二比较器P2的输入与第一PMOS管M6的漏极连接，并比较第一PMOS管M6的漏极电压和第三电压阈值，根据比较结果输出第三数字信号。此外，第二比较器P2的输出还与反相器INV4的输入连接。
在本实施例中，第二缓冲模块20还包括逻辑处理单元23，逻辑处理单元23用于根据第一数字信号、第二数字信号和第三数字信号，确定第二码位的值。
可选地，逻辑处理单元23包括第一与非门I1、第二与非门I2和第三与非门I3以及第二锁存器。
其中，第一与非门I根据第一数字信号、第二数字信号和第三数字信号输出第一处理信号。
第二与非门I2根据第一数字信号的反相信号、第二数字信号和第三数字信号的反相信号输出第二处理信号。
第三与非门I3根据第一处理信号和第二处理信号确定第二码位的值。
第二锁存器的D端口用于与第三与非门I3的输出连接，clk端口接第一控制信号，以根据需要对信号进行锁存，保证输出信号的稳定性。
下面对该输入缓冲器输出的四种状态进行详细说明如下：
当输入引脚AD直接接地时，若第一缓冲单元的第一电压阈值为1/2VDD(此处为了便于说明以其为1/2VDD进行说明，实际工作时根据电平跳变不同，PMOS管MP3和NMOS管MN3会自动将其调节为略高于1/2VDD或略低于1/2VDD)，则输入引脚的电压值小于第一电压阈值，第一数字信号out<1>为低电平，即第一码位值为第二状态值0，反相器INV2的输出记作INV2为高电平。由于第一NMOS管M3与输入引脚连接，故而第一NMOS管M3的源极相当于接地。在第一控制信号PORN_DELAY的控制下，第一电流源IP1和第二电流源IP2均导通。此时，第二NMOS管M5、NMOS管M4、PMOS管M1和PMOS管M2均导通。另外，为了使得流过PMOS管M1和PMOS管M2的电流相等，设置了NMOS管M4和第二NMOS管M5的宽长比相等，第一电阻R1和第二电阻R2阻值相等，又有PMOS管M1和PMOS管M2的宽长比相等，根据晶体管的电流如下计算公式：
I＝1/2*u*Cox*W/L*(VGS-VTH)^2*(1+TVDS)——公式1
式中：
u表示沟道中载流子的迁移率，Cox表示单位面积的栅氧化层电容，T表示沟道长度调制因子，VGS表示栅极电压，VTH表示导通或关断的电压阈值，VDS表示漏极电压，W/L表示晶体管的宽长比。
由于第一NMOS管M3和NMOS管M4的栅极电压和流过的电流值相同，参照上述公式1，即流过第一NMOS管M3的电流I与流过NMOS管M4的I相等。同时，由于第一NMOS管M3的源极直接接地，使得第一NMOS管M3的源极电压等于0。而NMOS管M4的源极通过第二电阻R2接地，所以，NMOS管M4的源极电压大于0。使得第一NMOS管M3的漏极电压变低，小于第一比较器P1的阈值电压(即第二电压阈值)，，因此，第一电压比较电路的第一比较器P1输出第一数字信号COMP1为低电平。
由于输入管脚AD接地，所以第一PMOS管M6的源极直接接地，第一PMOS管M6和NPMOS管M9关断，而PMOS管M7、第二PMOS管M8、MMOS管M10导通，因此，第二比较器P2输出的COMP2为低电平，反相器INV4的输出记作INV4为COMP2的反相信号为高电平。
因此，第一与非门I1的输入分别为：out<1>为低电平、COMP1为低电平和COMP2为高电平，则第一与非门I1的输出为高电平。
第二与非门I2的输入分别为：COMP1为低电平、INV2为高电平、INV4为低电平，则第二与非门I2的输出为高电平。
第三与非门I3的输出为低电平，即out<0>为低电平。
输出状态码ADDR<1>和ADDR<0>为：00。
在本实施例中通过上述参数的设置使得流过第一NMOS管M3和NMOS管M4的电流相等，即电流比成1:1，但是，在其他实施例中，也可以使得不同MOS管的电流成其他比例关系，根据该比例关系去确定第一比较子单元输出的电平高低。
同理，当输入引脚通过电阻R0接地，且电阻R0的阻值大于第二电阻R2时。若第一缓冲模块10的第一电压阈值设置为电源VDD的一半，此时PMOS管MP1、PMOS管MP2、PMOS管MP3导通，Vo为高电平，因此，经过反相器INV1、反相器INV2以及反相器INV3处理后，out<1>为低电平，INV2为高电平。
此时，由于电阻R0大于第二电阻R2，又由于第一NMOS管M3和NMOS管M4的流过的电流值相同，第一NMOS管M3的源极电压大于NMOS管M4的源极电压，使得第一NMOS管M3的漏极电压变大，因此，第一比较子单元21的第一比较器P1输出COMP1为高电平。
而此时，对于第二比较子单元22来说，第一PMOS管M6和NMOS管M9截止，而PMOS管M7、第二PMOS管M8、NMOS管M10导通，因此，第二比较子单元的输出COMP2为低电平，INV4为高电平。
因此，第一与非门I1的输入为：out<1>低电平、COMP1高电平和COMP2低电平，输出为高电平。第二与非门I2的输入为COMP1高电平、INV2高电平和INV4高电平，输出为低电平，进一步，第三与非门I3的输出为高电平，即out<0>为高电平。
输出状态码为：01。
同理，当输入引脚AD通过电阻R0接电源，且电阻R0的阻值大于第二电阻R2时，NMOS管MN1、NMOS管MN2导通，Vo输出为低电平，out<1>为高电平，INV2为低电平。
此时，由于电阻R0的阻值大于第二电阻R2的阻值，第一NMOS管M3源极电极大于其栅极电压，由于其为NMOS管，使得第一NMOS管M3截止，而PMOS管M1导通，所以第一比较器P1的输入电压大于阈值电压，因此，第一比较子单元的输出COMP1为高电平。
而此时，对于第二比较子单元来说，由于电阻R0大于电阻R4，而流过的电流相等，使得第一PMOS管M6的栅源电压差VGS的值小于PMOS管M7上的栅源电压差VGS的值，使得导通的NMOS管M9将第二比较器P2的输入端的电压拉低，因此，第二比较子单元22的输出COMP2为低电平，INV4为高电平。
因此，第一与非门I1的输出为高电平，第二与非门I2的输出为高电平，进一步，第三与非门I3的输出为低电平，即out<0>为低电平。
输出状态码为：10。
同理，输入引脚直接接电源时，NMOS管MN1、NMOS管MN2、PMOS管MP3导通，Vo输出为低电平，out<1>为高电平。
由于输入引脚AD接电源，第一NMOS管M3的源极电压大于栅极电压，第一NMOS管M3截止，而PMOS管M1导通，此时，第一比较子单元21的输出COMP1为高电平。
第一PMOS管M6的源极电压为电源电压，第一PMOS管M6的栅源电压差的值大于PMOS管M7的栅源电压差的值，使得NMOS管M9和第一PMOS管M6的连接位置处为高电平，进而使第二比较子单元22的输出COMP2为高电平。
第一与非门器I1的输出为低电平，第二与非门器I2的输出为高电平，因此，第三与非门器I3的输出为高电平，即out<0>为高电平。
输出状态码为：11。
由此可见，上述四种情况下的输入缓冲器的输出状态码为表1
| ADDR<1:0> | ||
| 输入管脚接地 | 00 | MODE0 |
| 输入管脚通过电阻接地 | 01 | MODE1 |
| 输入管脚通过电阻接电源 | 10 | MODE2 |
| 输入管脚接电源 | 11 | MODE3 |
表1
不同的逻辑状态可以设置不同的模式MODE。需要说明的是，表1中，电阻R0的阻值大于第二电阻R2，是基于上述MOS管的宽长比为1:1的关系，而当上述MOS管的宽长比不为1:1的关系时，上述表一中阻值并非大于R1/或者R2，在具体实现时，基本的原则是可以根据上述MOS管的宽长比关系调整阻值与R1/或者R2的关系。
该输入缓冲器的工作过程为：如图2所示，当芯片上电后，Power on reset信号PORN由低电平变为高电平，经过Td延迟后，PORN_DELAY变为高电平。在Td延迟阶段，第一电流源IP1、第二电流源IP2、第三电流源IN1和第四电流源IN2电流均导通。其中IP2和IP1的电流比例为10:1，IN2和IN1的电流比例为10:1。
当输入管脚AD的电平低于第一电压阈值时，第一缓冲模块输出OUT<1>为低电平。第二缓冲模块将比较输入管脚AD的所连接电阻值，根据输入管脚到地通路上电阻值的不同，第二缓冲器模块输出OUT<0>为高低不同的电平。
同理，当输入管脚的电平高于第一电压阈值时，第一缓冲模块输出OUT<1>为高电平。第二缓冲模块将比较输入管脚AD的所连接电阻值，根据输入管脚到电源通路上电阻值的不同，第二缓冲器模块输出OUT<0>为高低不同的电平。
当PORN_DELAY变为高电平时，OUT<1:0>分别经过D触发器进行锁存，从而得到ADDR<1:0>，I2C模块可根据ADDR<1:0>的逻辑电平，配置不同的I2C地址。同时，通过PORN_DELAY信号将电流源IP2和IN2关断，降低模块功耗。
例如，输入管脚AD接大于阈值的电阻到地时，当PORN变高后，I2C地址选择模块开始工作，此时OUT<1>为低电平，OUT<0>为高电平。在PORN_DELAY变高后，ADDR<1:0>等于01。
根据本发明的另一方面，提供一种芯片，包括上述的输入缓冲器。
该I2C地址选择的输入缓冲器能可靠输出四种I2C地址选择逻辑，能节省管脚资源，从而节省封装和芯片面积等成本。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的模块及方法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明实施例的范围。
以上实施方式仅用于说明本发明实施例，而并非对本发明实施例的限制，有关技术领域的普通技术人员，在不脱离本发明实施例的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明实施例的范畴，本发明实施例的专利保护范围应由权利要求限定。
Claims (14)
1.一种输入缓冲器，其特征在于，包括：
第一缓冲模块(10)，所述第一缓冲模块(10)与输入引脚连接，并根据所述输入引脚输入的电压值和预设的第一电压阈值输出第一数字信号；
第二缓冲模块(20)，所述第二缓冲模块(20)与所述输入引脚连接，并根据所述输入引脚的电压值、预设的第二电压阈值、预设的第三电压阈值输出第二数字信号和第三数字信号；
所述第一缓冲模块(10)和/或所述第二缓冲模块(20)根据所述第一数字信号、第二数字信号和第三数字信号，确定输出状态码中第一码位和第二码位的值，其中，所述第一电压阈值介于所述第二电压阈值和所述第三电压阈值之间。
2.根据权利要求1所述的输入缓冲器，其特征在于，所述第一缓冲模块(10)根据所述第一数字信号确定所述输出状态码中所述第一码位的值，所述第二缓冲模块(20)根据所述第一数字信号、第二数字信号和第三数字信号，确定输出状态码中第二码位的值。
3.根据权利要求2所述的输入缓冲器，其特征在于，
当所述第一数字信号指示所述输入引脚的电压值大于所述第一电压阈值时，所述第一码位的值为第一状态值；
当所述第一数字信号指示所述输入引脚的电压值小于所述第一电压阈值时，所述第一码位的值为第二状态值。
4.根据权利要求3所述的输入缓冲器，其特征在于，所述第三电压阈值大于所述第二电压阈值，
若所述第三数字信号指示所述输入引脚的电压值大于所述第三电压阈值，则所述第二码位的值为第一状态值；
若所述第三数字信号指示所述输入引脚的电压值小于所述第三电压阈值、且所述第一数字信号指示所述输入引脚的电压值大于所述第一电压阈值，则所述第二码位的值为第二状态值；
若所述第一数字信号指示所述输入引脚的电压值小于所述第一电压阈值、且所述第二数字信号指示所述输入引脚的电压值大于所述第二电压阈值，则所述第二码位的值为第一状态值；
若所述第二数字信号指示所述输入引脚的电压值小于所述第二电压阈值，则所述第二码位的值为第二状态值。
5.根据权利要求2所述的输入缓冲器，其特征在于，所述第二缓冲模块(20)包括比较单元，所述比较单元与所述输入引脚连接，用于将所述输入引脚的电压值分别与第二电压阈值和第三电压阈值比较，并根据比较结果输出所述第二数字信号和第三数字信号。
6.根据权利要求5所述的输入缓冲器，其特征在于，所述比较单元包括第一比较子单元(21)，所述第一比较子单元(21)用于比较所述输入引脚的电压值以及所述第二电压阈值，根据比较结果输出所述第二数字信号。
7.根据权利要求6所述的输入缓冲器，其特征在于，所述第一比较子单元(21)包括第一NMOS管和第一电压比较电路，所述第一NMOS管的源极与所述输入引脚连接，栅极与所述第一电压比较电路连接，漏极用于输出所述第二数字信号。
8.根据权利要求7所述的输入缓冲器，其特征在于，所述第一比较电路包括：
第一电流源和第二电流源，所述第一电流源和第二电流源并联设置；
第二NMOS管，所述第二NMOS管的漏极和栅极均与所述第一电流源和所述第二电流源连接，且所述第二电流源通过第一控制开关与所述第二NMOS管连接，所述第二NMOS管的源极通过第一电阻接地。
9.根据权利要求5所述的输入缓冲器，其特征在于，所述比较单元包括第二比较子单元(22)，所述第二比较子单元(22)用于比较输入引脚的电压值以及第三电压阈值，根据比较结果输出所述第三数字信号。
10.根据权利要求9所述的输入缓冲器，其特征在于，所述第二比较子单元(22)包括第一PMOS管和第二电压比较电路，所述第一PMOS管的源极与所述输入引脚连接，栅极与所述第二电压比较电路连接，漏极用于输出所述第三数字信号。
11.根据权利要求10所述的输入缓冲器，其特征在于，所述第二电压比较电路包括：
第三电流源和第四电流源，所述第三电流源和第四电流源并联设置；
第二PMOS管，所述第二PMOS管的漏极和栅极均与所述第三电流源和所述第四电流源连接，且所述第四电流源通过第二控制开关与所述第二PMOS管连接，所述第二PMOS管的源极通过第三电阻与电源连接。
12.根据权利要求2所述的输入缓冲器，其特征在于，所述第二缓冲模块(20)还包括逻辑处理单元(23)，所述逻辑处理单元(23)用于根据所述第一数字信号、所述第二数字信号和所述第三数字信号，确定所述第二码位的值。
13.根据权利要求12所述的输入缓冲器，其特征在于，所述逻辑处理单元(23)包括：
第一与非门，所述第一与非门根据第一数字信号、第二数字信号和第三数字信号输出第一处理信号；
第二与非门，所述第二与非门根据第一数字信号的反相信号、第二数字信号和第三数字信号的反相信号输出第二处理信号；
第三与非门，所述第三与非门根据所述第一处理信号和所述第二处理信号确定所述第二码位的值。
14.一种芯片，其特征在于，包括权利要求1-13中任一项所述的输入缓冲器。
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| CN201810834535.7A CN108768382A (zh) | 2018-07-26 | 2018-07-26 | 输入缓冲器及具有其的芯片 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109274365A (zh) * | 2018-12-10 | 2019-01-25 | 上海艾为电子技术股份有限公司 | 输入缓冲器 |
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN203445787U (zh) * | 2013-09-05 | 2014-02-19 | 成都芯源系统有限公司 | 功率变换器、时钟模块、以及控制电路 |
| CN108270428A (zh) * | 2018-02-06 | 2018-07-10 | 上海艾为电子技术股份有限公司 | 缓冲器及缓冲方法 |
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2018
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN203445787U (zh) * | 2013-09-05 | 2014-02-19 | 成都芯源系统有限公司 | 功率变换器、时钟模块、以及控制电路 |
| CN108270428A (zh) * | 2018-02-06 | 2018-07-10 | 上海艾为电子技术股份有限公司 | 缓冲器及缓冲方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109274365A (zh) * | 2018-12-10 | 2019-01-25 | 上海艾为电子技术股份有限公司 | 输入缓冲器 |
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