CN103346780A - Mos管与单电子晶体管混合结构的可复用逻辑门 - Google Patents

Abstract

本发明利用新型纳米电子器件单电子晶体管与MOS管混合结构所具有的库仑阻塞振荡效应和多栅输入特性，提出了一个基于SET/MOS混合结构的可复用逻辑门。通过偏置输入端和控制端，该逻辑单元就能够实现或、或非、与、与非、异或、同或所有的二输入逻辑功能，而不需要改变电路的器件参数，仅消耗3个PMOS管，3个NMOS管和3个SET。该可复用逻辑门结构简单、功耗低、集成度高，具有较高的可重构特性，有望在将来的低功耗、高集成度的超大规模集成电路中得到应用。

Description

MOS管与单电子晶体管混合结构的可复用逻辑门

技术领域

本发明涉及集成电路技术领域，特别是一种MOS管与单电子晶体管混合结构的可复用逻辑门。

背景技术

在数字电路中，MOS管具有二值特性，工作于开启和关闭两种状态，利用MOS管实现的逻辑功能需要消耗较多的器件。由于MOS管功能的局限性，难以通过优化MOS管的性能来大幅度减少MOS管的使用。此外，基于MOS管实现的逻辑电路可编程性较差，不同逻辑门之间很难相互转换。因此，基于MOS管的设计方法难以满足新一代电路在功耗、集成度、可靠性等方面的要求。

近年来，随着新型纳米电子器件的提出，利用纳米电子器件的特性设计优于基于MOS管的电路成为了研究的热点。因此，利用纳米电子器件高效地设计普适、通用、可编程性好的逻辑电路具有较大的研究意义。

发明内容

本发明的目的是提供一种MOS管与单电子晶体管混合结构的可复用逻辑门，能够实现或、或非、与、与非、异或、同或所有的二输入逻辑功能。

本发明采用以下方案实现：一种MOS管与单电子晶体管混合结构的可复用逻辑门，其特征在于：包括第一二输入SET/MOS混合电路、第二二输入SET/MOS混合电路以及第三二输入SET/MOS混合电路；所述第三二输入SET/MOS混合电路的输入端分别对应与所述第一、二二输入SET/MOS混合电路的输出端连接。

在本发明一实施例中，所述SET/MOS混合电路包括：

一PMOS管，其源极接电源端V_dd；

一NMOS管，其漏极与所述PMOS管的漏极连接；以及

一SET管，其与所述NMOS管的源极连接；该SET管具有两个输入端和一个控制端，则所述可复用逻辑门具备四个输入端三个控制端。

在本发明一实施例中，定义所述可复用逻辑门的四个输入端为V₁、V₂、V₃、V₄，三个控制端为V_ctrl1、V_ctrl2、V_ctrl3，其逻辑满足：

该可复用逻辑门为与门时，应满足V₁=0，V₂=0，V₃=A，V₄=B，V_ctrl1=0.6V，V_ctrl2=-0.2V，V_ctrl3=0.2V；

该可复用逻辑门为与非门时，应满足V₁=0，V₂=0，V₃=A，V₄=B，V_ctrl1=0.6V，V_ctrl2=-0.2V，V_ctrl3=-0.6V；

该可复用逻辑门为或门时，应满足V₁=A，V₂=1，V₃=B，V₄=1，V_ctrl1=0.6V，V_ctrl2=0.6V，V_ctrl3=-0.6V；

该可复用逻辑门为或非门时，应满足V₁=A，V₂=1，V₃=B，V₄=1，V_ctrl1=0.6V，V_ctrl2=0.6V，V_ctrl3=0.2V；

该可复用逻辑门为同或门时，应满足V₁=A，V₂=B，V₃=A，V₄=B，V_ctrl1=0.6V，V_ctrl2=0.2V，V_ctrl3=-0.6V；

该可复用逻辑门为异或门时，应满足V₁=A，V₂=B，V₃=A，V₄=B，V_ctrl1=0.6V，V_ctrl2=0.2V，V_ctrl3=0.2V；其中A、B为输入信号。

在本发明一实施例中，所述的PMOS管的参数满足：W_p为22nm，L_p为66nm，V_pg为0.4V，NMOS管的参数满足：W_n为22nm，L_n为66nm，V_ng为0.4V，单电子晶体管的参数满足：C_s,、C_d为0.1aF，R_s,R_d为150KΩ，C_ctrl为0.1050aF，C_a为0.0525aF，C_b为0.0525aF。

本发明提出了一个基于SET/MOS混合电路的可复用逻辑门。该逻辑门的可复用特性是通过对输入端和控制端的偏置实现的，而不需要改变电路的器件参数。该逻辑门结构简单，仅消耗3个PMOS管，3个NMOS管和3个SET。与传统的CMOS逻辑门相比，器件的数目有了一定的降低。单个逻辑门能够实现不同的逻辑功能，具有普适、通用、可编程性好的特点。这些特点使得该可复用逻辑门能够应用于低功耗、高集成度的超大规模集成电路中。

附图说明

图1为二输入SET/MOS混合电路的原理图。

图2为单输入SET/MOS混合电路的原理图。

图3a为SET/MOS混合电路的或门直流特性曲线。

图3b为SET/MOS混合电路的或门瞬态特性曲线。

图4为可复用逻辑门的示意图。

图5为可复用逻辑门的原理图。

图6为可复用逻辑门的仿真图。

具体实施方式

下面结合附图及实施例对本发明做进一步说明。

本发明基于新型纳米电子器件设计了一种可复用的逻辑门。该逻辑门可以实现所有的二输入逻辑。本发明采用的新型纳米电子器件为单电子晶体管(Singleelectron transistor,SET)。作为新一代纳米电子器件的典型代表，SET具有极低的功耗和超小的器件尺寸，在功耗、工作速度等方面相对于传统的微电子器件具有明显的优势，被认为是制造下一代低功耗、高密度超大规模集成电路的理想器件。SET具有独特的库仑阻塞和库仑振荡效应，能够与MOS器件很好地兼容。SET/MOS混合结构同时具备SET和MOS管的优越性能，表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅，在多值逻辑电路、模数/数模转换器电路、存储器电路等方面得到了广泛的应用。

请参照图5，本实施例提供一种MOS管与单电子晶体管混合结构的可复用逻辑门，其特征在于：包括第一二输入SET/MOS混合电路、第二二输入SET/MOS混合电路以及第三二输入SET/MOS混合电路；所述第三二输入SET/MOS混合电路的输入端分别对应与所述第一、二二输入SET/MOS混合电路的输出端连接。

具体的，请参见图1，图1为二输入的SET/MOS混合电路结构。该电路由1个PMOS管，1个NMOS管和1个SET串联而成。电路中PMOS管作为恒流源为整个电路提供偏置电流。由于SET正常工作的电流都很小，一般为nA数量级，所以PMOS管应该工作在亚阈值区。NMOS管的栅极偏压V_ng是固定的，其值略大于NMOS管的阈值电压V_th,使SET的漏极电压固定为V_ng-V_th。栅压V_a，V_b通过电容耦合到库仑岛上。SET/MOS混合电路具有较强的可复用性。这是由于SET/MOS混合电路具有典型的库仑振荡特性，通过偏置SET的背栅电压（V_ctrl），其库仑振荡曲线会发生相位变化，从而实现不同的逻辑功能。本发明利用这种特性，设置适当的参数，使二输入的SET/MOS混合结构实现或（OR）、或非（NOR）、与（AND）、与非（NAND）四种逻辑功能。或、或非、与、与非所对应的背栅电压（V_ctrl）分别为-0.6V、0.2V、0.6V、-0.2V。

下面以二输入的或门为例，阐述SET/MOS混合电路实现逻辑门的设计方法。为了便于分析电路特性，可以将二输入端等效为单输入端，即将图1的电路结构等效为图2的结构。根据输入端通过电容耦合到库仑岛的电荷数相同的原则，有V_aC_a+V_bC_b=V_inC_in，其中V_a、V_b分别为2个输入端的电压，C_a、C_b分别为2个输入端耦合到库仑岛的电容。因此V_in=(V_aC_a+V_bC_b)/C_in。由于2个输入端对于电路的作用是一样的，所以可令C_a=C_b=C_in/2，则V_in=(V_a+V_b)/2，由此式可以实现将2个输入V_a、V_b等效为一个输入V_in。等效后的或门真值表如表1所示。从表中可以看出，等效后的输入端V_in逻辑值为0，1/2，1。因此，二输入SET/MOS混合电路的输入输出特性曲线就可以等效为单输入的V_in-V_out特性曲线，如图3a所示。输入电压V_in的偏置范围为0V到0.8V，则输入逻辑0，1/2，1对应的电压值分别为0V，0.4V，0.8V。输出电压V_out的区间为0.05V到0.74V。从图中可以看出，只有当输入逻辑为0，即输入电压V_in为0V时，输出电压V_out为0.05V，输出逻辑才为0；其它情况下(V_in=0.4V或V_in=0.8V)输出逻辑均为1，满足表1所示的或门逻辑功能。

表1

图3b为在单端输入的SET/MOS混合电路基础上，设计得到的二输入或门逻辑的瞬态特性曲线。输入信号V_a、V_b均为方波，输入信号的高低电平均分别为0.8V和0V，从瞬态特性曲线可以看出，只有当输入V_a、V_b中均为0时，输出V_out才为0，其它情况均为1，满足或门的逻辑V_out=V_a+V_b，说明SET/MOS混合电路能够实现或的逻辑功能。对于或非、与、与非逻辑，可同理设计实现。

常见的六种基本逻辑或、或非、与、与非、异或（XOR）、同或（XNOR）的逻辑表达式可以表示为:

AND=AB=0·0+AB （1）

$\mathrm{NAND}=\stackrel{\‾}{\mathrm{AB}}=\stackrel{\‾}{0\·0+\mathrm{AB}}---\left(2\right)$

OR=A+B=1·A+1·B (3)

$\mathrm{NOR}=\stackrel{\‾}{A+B}=\stackrel{\‾}{1\·A+1\·B}---\left(4\right)$

由式（5）、（6）可知，利用二输入端的SET/MOS混合电路实现的或、或非、与、与非，就可以实现异或和同或逻辑。

利用基于SET/MOS混合结构的高可复用特性，本发明提出了基于SET/MOS混合结构的可复用逻辑门（Reconfigurable logic gate,RLG），能够实现二输入的六种逻辑功能，如图4所示。该可复用逻辑门有四个输入端（V₁、V₂、V₃、V₄），一个输出端（V_out），以及三个控制端（V_ctrl1、V_ctrl2、V_ctrl3），由三个二输入的SET/MOS混合电路构成，如图5所示。其中，第三个SET/MOS混合电路以第一、二个二输入的SET/MOS混合电路的输出（V_out1、V_out2）作为输入。通过偏置四个输入端（V₁、V₂、V₃、V₄）和三个控制端（V_ctrl1、V_ctrl2、V_ctrl3），就可以实现二输入的所有逻辑功能。以XNOR为例，如式（5）所示，XNOR可以由一个与门、一个或非门和一个或门构成。通过偏置背栅电压，使二输入的SET/MOS混合电路实现与、或非、或的逻辑功能，将与门和或非门的输出作为或门的输入，即可实现同或逻辑。常见的六种基本逻辑：或、或非、与、与非、异或、同或的偏置如表2所示。

表2

本发明利用HSPICE对基于SET/MOS混合电路的可复用逻辑门进行功能的仿真验证。SET的模型是目前广泛使用、精度高的宏模型（Compact macromodel）。该模型以子电路的形式定义在SPICE中。MOS管的模型使用目前公认的22nm的预测技术模型(Predictive technology model)。在电路中，电源电压V_dd设置为0.80V，PMOS管和NMOS管的宽长比(W/L)均设为1/3，三个二输入的SET/MOS混合电路的电路参数相同，主要的电路仿真参数如表3所示。

表3

输入信号A,B以0.8V和0V为高电平和低电平,所加的波形满足二输入的4种逻辑组合。仿真得到的特性曲线如图6所示。从图中可以看出，通过输入端和控制端的不同偏置，本发明提出的可复用逻辑门能够实现或、或非、与、与非、异或、同或的逻辑功能。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (4)

1.一种MOS管与单电子晶体管混合结构的可复用逻辑门，其特征在于：包括第一二输入SET/MOS混合电路、第二二输入SET/MOS混合电路以及第三二输入SET/MOS混合电路；所述第三二输入SET/MOS混合电路的输入端分别对应与所述第一、二二输入SET/MOS混合电路的输出端连接。

2.根据权利要求1所述的MOS管与单电子晶体管混合结构的可复用逻辑门，其特征在于：所述SET/MOS混合电路包括：

一PMOS管，其源极接电源端V _dd；

一NMOS管，其漏极与所述PMOS管的漏极连接；以及

一SET管，其与所述NMOS管的源极连接；该SET管具有两个输入端和一个控制端，则所述可复用逻辑门具备四个输入端三个控制端。

3.根据权利要求2所述的MOS管与单电子晶体管混合结构的可复用逻辑门，其特征在于：定义所述可复用逻辑门的四个输入端为V₁、V₂、V₃ 、V₄，三个控制端为V _ctrl1、V _ctrl2、V _ctrl3，其逻辑满足：

该可复用逻辑门为与门时，应满足V ₁=0，V ₂=0，V ₃=A，V ₄=B，V _ctrl1=0.6V，V _ctrl2=-0.2V，V _ctrl3=0.2V；

该可复用逻辑门为与非门时，应满足V ₁=0，V ₂=0，V ₃=A，V ₄=B，V _ctrl1=0.6V，V _ctrl2=-0.2V，V _ctrl3=-0.6V；

该可复用逻辑门为或门时，应满足V ₁=A，V ₂=1，V ₃=B，V ₄=1，V _ctrl1=0.6V，V _ctrl2=0.6V，V _ctrl3=-0.6V；

该可复用逻辑门为或非门时，应满足V ₁=A，V ₂=1，V ₃=B，V ₄=1，V _ctrl1=0.6V，V _ctrl2=0.6V，V _ctrl3=0.2V；

该可复用逻辑门为同或门时，应满足V ₁=A，V ₂=B，V ₃=A，V ₄=B，V _ctrl1=0.6V，V _ctrl2=0.2V，V _ctrl3=-0.6V；

该可复用逻辑门为异或门时，应满足V ₁=A，V ₂=B，V ₃=A，V ₄=B，V _ctrl1=0.6V，V _ctrl2=0.2V，V _ctrl3=0.2V；其中A、B为输入信号。

4.根据权利要求2所述MOS管与单电子晶体管混合结构的可复用逻辑门，其特征在于：所述的PMOS管的参数满足：W _p为22 nm， L _p 为66 nm，V _pg为0. 4V，NMOS管的参数满足：W _n为 22 nm， L _n 为66 nm，V _ng为0.4 V，单电子晶体管的参数满足：C _s,、C _d为0.1aF，R _s, R _d为150 KΩ，C _ctrl为0.1050 aF，C _a为0.0525 aF，C _b为0.0525 aF。

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