CN203324967U - Set/mos混合电路构成的阈值逻辑型超前进位加法器 - Google Patents
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Abstract
本实用新型涉及SET/MOS混合电路构成的阈值逻辑型超前进位加法器，其由超前进位逻辑模块、第一加法运算模块和第二加法运算模块构成；利用单电子晶体管与MOS管混合结构所具有的库仑阻塞振荡效应和多栅输入特性，实现了基于阈值逻辑的超前进位加法器。由于阈值逻辑强大的逻辑功能，该电路仅由10个阈值逻辑门构成，整个电路仅消耗30个器件。与传统的纯CMOS超前进位加法器相比而言，该阈值逻辑型超前进位加法器的电路结构大大简化，管子数目显著减少，电路功耗进一步下降。该阈值逻辑型超前进位加法器有望在微处理器、数字信号处理器等领域中得到应用，有利于进一步降低电路功耗，节省芯片面积，提高电路的集成度。
Description
技术领域
本实用新型涉及微电子技术领域，特别是一种SET/MOS混合电路构成的阈值逻辑型超前进位加法器。
背景技术
加法器是微处理器、数字信号处理器的重要部件，主要位于其关键路径上，直接影响着处理器的速度。加法运算是最重要最基本的运算，所有的其它运算（减、乘、除）最终均可归结为加法运算。在加法运算中，存在进位，使得某位计算结果的得出和所有低于它的位相关。这就极大影响了加法器的运算速度。为了减少进位传输所耗的时间，提高计算速度，多种类型的加法器应运而生。
近年来，随着微电子技术的发展，处理器、计算机字长成倍地增加，长加法器逐渐成为研究热点。长加法器优化设计的主要目标是实现高速度、低功耗和高集成度，其关键是采用高速、高效的进位算法和结构。超前进位作为最基本的高速、高效的进位方法，是许多进位算法的基础。因此，超前进位加法器具有速度快、功耗低、结构模块化等优点，在高速、低功耗加法器的研究中占据重要地位。
目前，超前进位加法器主要基于传统的CMOS技术进行设计。但是，随着CMOS技术进入纳米领域，器件的特征尺寸接近物理极限时，利用传统的缩小器件尺寸来实现低功耗和减小面积的方法逐渐不适用。此时，如何改变电路结构，采用日益兴起的纳米电子器件进行电路设计，成为了超前进位加法器研究过程中的关键性问题。
发明内容
本实用新型的目的是提供一种SET/MOS混合电路构成的阈值逻辑型超前进位加法器，可以简化电路结构，降低功耗，提高电路的集成度。
本实用新型采用以下方式实现：一种SET/MOS混合电路构成的阈值逻辑型超前进位加法器，其特征在于：由超前进位逻辑模块、第一加法运算模块和第二加法运算模块构成；
所述第一加法运算模块包括信号输入端x0、y0、c0，输出端s0、p0、g0，第一、二两输入SET/MOS混合电路，第一三输入SET/MOS混合电路以及第一四输入SET/MOS混合电路；所述第一、第二、第一三、第一四输入SET/MOS混合电路的第一、二输入端分别对应连接到所述信号输入端x0、y0，所述第一三输入SET/MOS混合电路的第三输入端连接到所述信号输入端c0，所述第一三输入SET/MOS混合电路的输出端与所述第一四输入SET/MOS混合电路的第四输入端连接；所述第一、第二、第一四输入SET/MOS混合电路的输出端分别对应与所述输出端p0、g0 、s0连接；
所述第二加法运算模块包括信号输入端x1、y1、c1，输出端s1、p1、g1，第三、四两输入SET/MOS混合电路，第二三输入SET/MOS混合电路以及第二四输入SET/MOS混合电路；所述第三、第四、第二三、第二四输入SET/MOS混合电路的第一、二输入端分别对应连接到所述信号输入端x1、y1，所述第二三输入SET/MOS混合电路的第三输入端连接到所述信号输入端c1，所述第二三输入SET/MOS混合电路的输出端与所述第二四输入SET/MOS混合电路的第四输入端连接；所述第三、第四、第二四输入SET/MOS混合电路的输出端分别对应与所述输出端p1、g1 、s1连接；
所述超前进位逻辑模块由第三三输入SET/MOS混合电路和五输入SET/MOS混合电路构成，第三三、五输入SET/MOS混合电路的第一、二、三输入端分别对应连接到所述信号输入端c0、输出端p0、g0 ；所述五输入SET/MOS混合电路的第四、五输入端分别对应连接到所述输出端p1、g1；所述第三三、五输入SET/MOS混合电路的输出端分别对应连接到信号输入端c1、c2。
在本实用新型一实施例中，所述的SET/MOS混合电路包括：
一PMOS管，其源极接电源端Vdd；
一NMOS管，其漏极与所述PMOS管的漏极连接；以及
一SET管，与所述NMOS管的源极连接。
本实用新型利用SET/MOS混合结构实现的阈值逻辑功能，设计了一个两位的超前进位加法器。该电路仅由10个阈值逻辑门构成, 共消耗10个PMOS管，10个NMOS管和10个SET。相对于传统的纯CMOS超前进位加法器，该阈值逻辑型超前进位加法器的结构大大简化，功耗明显下降，进一步减小了电路的面积消耗。该阈值逻辑型超前进位加法器有望在微处理器、数字信号处理器等领域中得到应用，有利于降低电路功耗，节省芯片面积，提高电路的集成度。
附图说明
图1a为多栅输入SET/MOS混合电路原理图。
图1b为SET/MOS混合电路阈值逻辑单元示意图。
图2为超前进位加法器示意图。
图3为加法运算模块原理图。
图4为超前进位逻辑模块原理图。
具体实施方式
下面结合附图及实施例对本实用新型做进一步说明。
本实用新型提出的SET/MOS混合电路构成的阈值逻辑型超前进位加法器采用单电子晶体管(Single electron transistor, SET)和MOS管相混合的设计方法。单电子晶体管在功耗、工作速度等方面相对于传统的微电子器件具有明显的优势，是新一代纳米电子器件的典型代表。单电子晶体管能够与CMOS硅工艺相兼容，SET/MOS混合电路具备SET和MOS管的优越性能，表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅，有望在多值逻辑电路、模数/数模转换器电路、存储器电路等方面得到了广泛的应用。
请参见图2，本实施例提供一种SET/MOS混合电路构成的阈值逻辑型超前进位加法器，其特征在于：由超前进位逻辑模块、第一加法运算模块和第二加法运算模块构成；
所述第一加法运算模块包括信号输入端x0、y0、c0，输出端s0、p0、g0，第一、二两输入SET/MOS混合电路，第一三输入SET/MOS混合电路以及第一四输入SET/MOS混合电路；所述第一、第二、第一三、第一四输入SET/MOS混合电路的第一、二输入端分别对应连接到所述信号输入端x0、y0，所述第一三输入SET/MOS混合电路的第三输入端连接到所述信号输入端c0，所述第一三输入SET/MOS混合电路的输出端与所述第一四输入SET/MOS混合电路的第四输入端连接；所述第一、第二、第一四输入SET/MOS混合电路的输出端分别对应与所述输出端p0、g0 、s0连接；
所述第二加法运算模块包括信号输入端x1、y1、c1，输出端s1、p1、g1，第三、四两输入SET/MOS混合电路，第二三输入SET/MOS混合电路以及第二四输入SET/MOS混合电路；所述第三、第四、第二三、第二四输入SET/MOS混合电路的第一、二输入端分别对应连接到所述信号输入端x1、y1，所述第二三输入SET/MOS混合电路的第三输入端连接到所述信号输入端c1，所述第二三输入SET/MOS混合电路的输出端与所述第二四输入SET/MOS混合电路的第四输入端连接；所述第三、第四、第二四输入SET/MOS混合电路的输出端分别对应与所述输出端p1、g1 、s1连接；
所述超前进位逻辑模块由第三三输入SET/MOS混合电路和五输入SET/MOS混合电路构成，第三三、五输入SET/MOS混合电路的第一、二、三输入端分别对应连接到所述信号输入端c0、输出端p0、g0 ；所述五输入SET/MOS混合电路的第四、五输入端分别对应连接到所述输出端p1、g1；所述第三三、五输入SET/MOS混合电路的输出端分别对应连接到信号输入端c1、c2。
为了让一般技术人员更好的理解本实用新型，下面对本实用新型的各部分电路做进一步说明。本实用新型的阈值逻辑型超前进位加法器利用了SET/MOS混合电路可以不基于布尔逻辑的特点，采用阈值逻辑来进行电路的设计。由于阈值逻辑的功能强于布尔逻辑，基于阈值逻辑的超前进位加法器，可以简化电路结构，降低功耗，提高电路的集成度。
请参照图1a，图1a是多栅输入的SET/MOS混合电路结构。该电路由1个PMOS管，1个NMOS管和1个SET串联而成。所述的SET/MOS混合电路包括：一PMOS管，其源极接电源端Vdd；一NMOS管，其漏极与所述PMOS管的漏极连接；以及一SET管，与所述NMOS管的源极连接。该SET/MOS混合电路结构输入电压通过电容耦合到库仑岛上，输入的权重体现在其耦合电容上。电路中PMOS管作为恒流源为整个电路提供偏置电流。由于SET正常工作的电流都很小，一般为nA数量级，所以PMOS管应该工作在亚阈值区。NMOS管的栅极偏压V ng是固定的，其值略大于NMOS管的阈值电压V th, 使SET的漏极电压固定为V ng-V th。栅压V 1，V 2，……，V n通过电容耦合到库仑岛上。通过设置合适的电路参数，SET/MOS混合电路能够实现阈值逻辑门的功能，其构成的阈值逻辑单元如图1b所示，其中x 1，x 2，……，x n为输入端，w 1，w 2，……，w n为输入权重，θ为阈值。
请继续参见图2，图2是超前进位加法器的原理图。该结构为两位的超前进位加法器，主要由超前进位逻辑模块和加法运算模块（Bit1, Bit0）构成。x0，y0，x1，y1，c0为输入，s1，s0，c2为最终输出。加法运算模块的原理图如图3所示。以第i个单元为例，该加法运算模块对输入信号xi，yi，ci进行处理，产生si，pi，gi，
超前进位逻辑模块的原理图如图4所示。超前进位逻辑模块主要用于快速产生电路最终的进位c2，而不要求所有的加法运算模块都完成计算后才输出进位，从而减少了进位的传输时间，提高了加法器的速度。
本实用新型在分模块设计完成后，结合各部分对整个电路进行仿真，主要基于HSPICE对阈值逻辑型超前进位加法器进行功能的仿真验证。SET的模型是目前广泛使用、精度高的Compact macromodel。该模型以子电路的形式定义在SPICE中。MOS管的模型使用目前公认的22 nm的预测技术模型(Predictive technology model)。电路中电源电压V dd设置为0.80 V，PMOS管和NMOS管的宽长比(W/L)均设为1/3，主要的电路仿真参数如表1所示。
表1
以上所述仅为本实用新型的较佳实施例，凡依本实用新型申请专利范围所做的均等变化与修饰，皆应属本实用新型的涵盖范围。
Claims (2)
1.一种SET/MOS混合电路构成的阈值逻辑型超前进位加法器，其特征在于：由超前进位逻辑模块、第一加法运算模块和第二加法运算模块构成；
所述第一加法运算模块包括信号输入端x0、y0、c0，输出端s0、p0、g0，第一、二两输入SET/MOS混合电路，第一三输入SET/MOS混合电路以及第一四输入SET/MOS混合电路；所述第一、第二、第一三、第一四输入SET/MOS混合电路的第一、二输入端分别对应连接到所述信号输入端x0、y0，所述第一三输入SET/MOS混合电路的第三输入端连接到所述信号输入端c0，所述第一三输入SET/MOS混合电路的输出端与所述第一四输入SET/MOS混合电路的第四输入端连接；所述第一、第二、第一四输入SET/MOS混合电路的输出端分别对应与所述输出端p0、g0 、s0连接；
所述第二加法运算模块包括信号输入端x1、y1、c1，输出端s1、p1、g1，第三、四两输入SET/MOS混合电路，第二三输入SET/MOS混合电路以及第二四输入SET/MOS混合电路；所述第三、第四、第二三、第二四输入SET/MOS混合电路的第一、二输入端分别对应连接到所述信号输入端x1、y1，所述第二三输入SET/MOS混合电路的第三输入端连接到所述信号输入端c1，所述第二三输入SET/MOS混合电路的输出端与所述第二四输入SET/MOS混合电路的第四输入端连接；所述第三、第四、第二四输入SET/MOS混合电路的输出端分别对应与所述输出端p1、g1 、s1连接；
所述超前进位逻辑模块由第三三输入SET/MOS混合电路和五输入SET/MOS混合电路构成，第三三、五输入SET/MOS混合电路的第一、二、三输入端分别对应连接到所述信号输入端c0、输出端p0、g0 ；所述五输入SET/MOS混合电路的第四、五输入端分别对应连接到所述输出端p1、g1；所述第三三、五输入SET/MOS混合电路的输出端分别对应连接到信号输入端c1、c2。
2.根据权利要求1所述的SET/MOS混合电路构成的阈值逻辑型超前进位加法器，其特征在于：
所述的SET/MOS混合电路包括：
一PMOS管，其源极接电源端Vdd；
一NMOS管，其漏极与所述PMOS管的漏极连接；以及
一SET管，与所述NMOS管的源极连接。
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