CN104113324A - 一种高性能低漏功耗异步电路c单元 - Google Patents

Abstract

本发明公开了一种高性能低漏功耗异步电路C单元，通过设置NMOS管功控开关，应用功控技术对C单元电路进行控制，使C单元电路呈现两种模式：休眠模式和工作模式；NMOS管功控开关与PMOS上拉单元、NMOS下拉单元、信号传输门以及信号存储单元结合在一起，晶体管数目较少，当没有数据需要处理时，此时睡眠信号Sleep由高电平转换为低电平，NMOS管功控开关中第三NMOS管、第四NMOS管和第五NMOS管全部关闭，C单元电路进入休眠模式，当有数据需要处理时，睡眠信号Sleep为高电平，NMOS管功控开关中高阈值的第三NMOS管、第四NMOS管和第五NMOS管全部导通保证C单元的使用功能和降低漏功耗；优点是在纳米CMOS工艺下，电路结构简单且漏功耗较小。

Description

一种高性能低漏功耗异步电路C单元

技术领域

本发明涉及一种C单元，尤其是涉及一种高性能低漏功耗异步电路C单元。 

背景技术

随着集成电路制造工艺的快速发展，现有的集成电路的规模和复杂性日益增大，集成电路的功耗问题也越来越突出，功耗已成为集成电路设计中除速度和面积之外的另一个重要约束。集成电路的低功耗设计技术成为当前集成电路设计领域中一个重要的研究热点。CMOS数字集成电路的功耗主要由动态功耗、短路功耗和漏电流功耗构成。在0.13μm以上的CMOS工艺中，动态功耗占集成电路总功耗的绝大部分。随着CMOS工艺的进一步发展，工艺尺寸进入纳米数量级，漏电流功耗(漏功耗)在集成电路总功耗中的比重逐步增加，研究表明在90nm工艺下，漏功耗已占到整个电路总功耗的约1/3，参见文献1：S.G.Narendra and A.Chandrakasan,“Leakage in nanometer CMOS technologies”,Springer,2006.(纳伦德拉，尼科利奇，“在纳米工艺下的漏功耗”Springer出版社，2006年)。 

在纳米级的CMOS集成电路工艺下，MOS器件主要存在三种漏电流：亚阈值漏电流、栅极漏电流、漏源-衬底反偏结电流，其中亚阈值漏电流和栅极漏电流功耗占泄漏功耗中的绝大部分，参见文献2：Kaushik Roy,Saibal Mukhopadhyay,Hanid Mahmoodi-Meimand,“Leakage Current Mechanisms and Leakage Reduction Techniques in Deep-Submicrometer CMOS Circuits”,in:Proceedings of the IEEE,Vol.91,No.2,2003.(考希克罗伊，萨巴尔穆霍帕迪亚，汉琳顿穆罕默德“在深亚纳米CMOS电路下漏电流原理和减少漏电流技术”在电子电气工程师协会会刊，2003年91卷，第2期)。根据文献2中所记载的MOS管亚阈值漏电流的计算公式                                                    $L_{\mathrm{ds}}={\mathrm{\μ}}_0{C}_{\mathrm{ox}}\frac{W}{L}(m-1){\left(V_T\right)}^2\×e^{\frac{V_g-V_{\mathrm{th}}}{\mathrm{mvT}}}\×(1-e^{-v_{\mathrm{DS}}/v_T}),$ V_th表示MOS管的阈值电压，μ₀表示MOS管的零偏置迁移率，C_ox表示MOS管的栅氧的单位面积电容，表示MOS 管的CMOS宽长比，t_ox表示MOS管的氧化成厚度，W_dm表示MOS管的最大耗尽层宽度，v_T表示MOS管的热力学电压，V_g表示MOS管的栅源电压，v_DS表示MOS管的漏源电压，我们可以知道：当阈值电压V_th为低时，电路的亚阈值漏电流为高；当电路处于稳定状态的时候，I_ds和V_th有关，V_th小导致亚阈值漏电流大。 

异步电路C单元是目前异步数字集成电路中广泛应用的一种电路。在异步电路中，C单元是应用最多的基本元件，所以C单元的功耗直接关联到整个电路的功耗问题。图1所示为C单元电路示意图，图2所示为广泛应用于数字异步集成电路设计中的传统单阈值C单元电路基本电路结构，该单阈值C单元电路的中NMOS管较少，电路结构简单，为保证其具有较高的性能(延时性能)，通常采用阈值电压较低的MOS管，但是根据文献2中所记载的MOS管亚阈值漏电流的计算公式我们可以知道，如果C单元电路中各MOS管的阈值电压V_th为低时，C单元的亚阈值漏电流为高。由此，在纳米CMOS工艺下，该单阈值C单元电路结构简单，具有较高的性能，但是漏功耗较大。 

发明内容

本发明所要解决的技术问题是提供一种在纳米CMOS工艺下，电路结构简单且漏功耗较小的高性能低漏功耗异步电路C单元。 

本发明解决上述技术问题所采用的技术方案为：一种高性能低漏功耗异步电路C单元，包括PMOS上拉单元、NMOS下拉单元、NMOS管功控开关、信号传输门和信号存储单元： 

所述的PMOS上拉单元包括第一PMOS管和第二PMOS管，所述的第一PMOS管的漏极与所述的第二PMOS管的源极连接，所述的第一PMOS管的源极为所述的PMOS上拉单元的电源端，所述的第一PMOS管的栅极为所述的PMOS上拉单元的第一信号输入端，所述的第二PMOS管的栅极为所述的PMOS上拉单元的第二信号输入端，所述的第二PMOS管的漏极为所述的PMOS上拉单元的信号输出端； 

所述的NMOS下拉单元包括第一NMOS管和第二NMOS管，所述的第一NMOS管的漏极与所述的第二NMOS管的漏极连接，所述的第一NMOS管的栅极为所述的NMOS下拉单元的第一信号输入端，所述的第二NMOS管的栅极为所述的NMOS下拉 单元的第二信号输入端，所述的第一NMOS管的源极与所述的PMOS上拉单元的信号输出端连接； 

所述的NMOS管功控开关包括第三NMOS管、第四NMOS管和第五NMOS管； 

所述的信号传输门包括第一反相器，所述的信号存储单元包括第二反相器和第三反相器，所述的第一反相器包括第三PMOS管和第六NMOS管，所述的第三PMOS管的源极为所述的第一反相器的电源端，所述的第三PMOS管的漏极与所述的第六NMOS管的漏极连接且两者的连接端为所述的第一反相器的信号输出端，所述的第三PMOS管的栅极与所述的第六NMOS管的栅极连接且两者的连接端为所述的第一反相器的信号输入端，所述的第六NMOS管的源极为所述的第一反相器的接地端，所述的第二反相器和所述的第三反相器的电路结构与所述的第一反相器相同； 

所述的第二NMOS管的源极、所述的第五NMOS管的漏极和所述的第一反相器的接地端连接，所述的第五NMOS管的源极接地，所述的第二反相器的信号输入端、所述的第三反相器的信号输出端和所述的第三NMOS管的源极连接，所述的第三NMOS管的漏极、所述的第一反相器的信号输入端和所述的PMOS上拉单元的信号输出端连接，所述的第二反相器的信号输出端、所述的第三反相器的信号输入端和所述的第四NMOS管的源极连接，所述的第四NMOS管的漏极和所述的第一反相器的信号输出端连接且两者的连接端为所述的C单元的信号输出端，所述的PMOS上拉单元的第一信号输入端与所述的NMOS下拉单元的第二信号输入端连接且两者的连接端为C单元的第一信号输入端，所述的PMOS上拉单元的第二信号输入端与所述的NMOS下拉单元的第一信号输入端连接且两者的连接端为C单元的第二信号输入端； 

所述的第三NMOS管的栅极、所述的第四NMOS管的栅极和所述的第五NMOS管的栅极均接入睡眠信号； 

所述的第一PMOS管、所述的第二PMOS管和所述的第三PMOS管均为低阈值PMOS管且三者的阈值电压均为-0.4118V，所述的第一NMOS管、所述的第二NMOS管和所述的第六NMOS管均为低阈值NMOS管且三者的阈值电压均为0.466V，所述的第三NMOS管、所述的第四NMOS管和所述的第五NMOS管均为高阈值NMOS管且三者的阈值电压均为0.853V。 

与现有技术相比，本发明的优点在于通过设置NMOS管功控开关，应用功控技术对C单元电路进行控制，使C单元电路呈现两种模式：休眠模式和活动模式；NMOS管功控开关与PMOS上拉单元、NMOS下拉单元、信号传输门以及信号存储单元结合 在一起，晶体管数目较少，当没有数据需要处理时，此时睡眠信号Sleep由高电平转换为低电平，NMOS管功控开关中第三NMOS管、第四NMOS管和第五NMOS管全部关闭，C单元电路进入休眠模式；当有数据需要处理时，睡眠信号Sleep为高电平，NMOS管功控开关中第三NMOS管、第四NMOS管和第五NMOS管全部导通保证C单元的使用功能，使C单元处于活动模式，由此通过C单元的休眠模式来减少了C单元电路的活动性，从而降低C单元的功耗；第一PMOS管、第二PMOS管和第三PMOS管均为低阈值PMOS管且三者的阈值电压均为-0.4118V，第一NMOS管、第二NMOS管和第六NMOS管均为低阈值NMOS管且三者的阈值电压均为0.466V，第三NMOS管、第四NMOS管和第五NMOS管均为高阈值NMOS管且三者的阈值电压均为0.853V时，降低C单元处于休眠模式时第三NMOS管、第四NMOS管和第五NMOS管本身所带来的亚阈值漏电流功耗，降低C单元的漏功耗，同时通过其余部件使用低阈值MOS管来保证C单元的高性能，由此在纳米CMOS工艺下，C单元电路结构简单且漏功耗较小，信号存储单元的使用同时又降低了电路的延迟时间，保证其高性能。 

附图说明

图1为现有技术中的C单元电路示意图； 

图2为传统单阈值C单元的具体电路图； 

图3为本发明的低漏功耗C单元电路结构图； 

图4为本发明的第一反相器、第二反相器和第三反相器的电路结构图； 

图5为本发明低漏功耗C单元电路活动状态和休眠状态转换时序图； 

图6为本发明低漏功耗C单元电路保存信号数据0时的时序图； 

图7为本发明低漏功耗C单元电路保存信号数据1时的时序图。 

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。 

实施例：如图3和图4所示，一种高性能低漏功耗异步电路C单元，包括PMOS上拉单元、NMOS下拉单元、NMOS管功控开关、信号传输门和信号存储单元： 

PMOS上拉单元包括第一PMOS管Mp1和第二PMOS管Mp2，第一PMOS管Mp1 的漏极与第二PMOS管Mp2的源极连接且两者的连接端记为nod1，第一PMOS管Mp1的源极为PMOS上拉单元的电源端，第一PMOS管Mp1的栅极为PMOS上拉单元的第一信号输入端，第二PMOS管Mp2的栅极为PMOS上拉单元的第二信号输入端，第二PMOS管Mp2的漏极为PMOS上拉单元的信号输出端，记为nod2； 

NMOS下拉单元包括第一NMOS管Mn1和第二NMOS管Mn2，第一NMOS管Mn1的漏极与第二NMOS管Mn2的漏极连接且两者的连接端记为nod3，第一NMOS管Mn1的栅极为NMOS下拉单元的第一信号输入端，第二NMOS管Mn2的栅极为NMOS下拉单元的第二信号输入端，第一NMOS管Mn1的源极与PMOS上拉单元的信号输出端连接； 

NMOS管功控开关包括第三NMOS管Mn3、第四NMOS管Mn4和第五NMOS管Mn5； 

信号传输门包括第一反相器I1，信号存储单元包括第二反相器I2和第三反相器I3，第一反相器I1包括第三PMOS管Mp3和第六NMOS管Mn6，第三PMOS管Mp3的源极为第一反相器I1的电源端，第三PMOS管Mp3的漏极与第六NMOS管Mn6的漏极连接且两者的连接端为第一反相器I1的信号输出端，第三PMOS管Mp3的栅极与第六NMOS管Mn6的栅极连接且两者的连接端为第一反相器I1的信号输入端，第六NMOS管Mn6的源极为第一反相器I1的接地端，第二反相器I2和第三反相器I3的电路结构与第一反相器I1相同； 

第二NMOS管Mn2的源极、第五NMOS管Mn5的漏极和第一反相器I1的接地端连接且三者的连接端记为Virtual-gnd，第五NMOS管Mn5的源极接地，第二反相器I2的信号输入端、第三反相器I3的信号输出端和第三NMOS管Mn3的源极连接且三者的连接端记为nod4，第三NMOS管Mn3的漏极、第一反相器I1的信号输入端和PMOS上拉单元的信号输出端连接，第二反相器I2的信号输出端、第三反相器I3的信号输入端和第四NMOS管Mn4的源极连接且三者的连接端记为nod5，第四NMOS管Mn4的漏极和第一反相器I1的信号输出端连接且两者的连接端为C单元的信号输出端，PMOS上拉单元的第一信号输入端与NMOS下拉单元的第二信号输入端连接且两者的连接端为C单元的第一信号输入端，接入输入信号A，PMOS上拉单元的第二信号输入端与NMOS下拉单元的第一信号输入端连接且两者的连接端为C单元的第二信号输入端，接入输入信号B； 

第三NMOS管Mn3的栅极、第四NMOS管Mn4的栅极和第五NMOS管Mn5的 栅极均接入睡眠信号Sleep。 

本实施例中，第一PMOS管Mp1、第二PMOS管Mp2和第三PMOS管Mp3均为低阈值PMOS管且三者的阈值电压均为-0.4118V，第一NMOS管Mn1、第二NMOS管Mn2和第六NMOS管Mn6均为低阈值NMOS管且三者的阈值电压均为0.466V，第三NMOS管Mn3、第四NMOS管Mn4和第五NMOS管Mn5均为高阈值NMOS管且三者的阈值电压均为0.853V。 

本实施例的高性能低漏功耗异步电路C单元的工作原理如下： 

根据睡眠信号Sleep，低漏功耗C单元可以有两种工作模式：活动模式(即正常工作状态)和休眠模式，其活动模式和休眠模式转换时序图如图5所示。当睡眠信号Sleep为高电平时，低漏功耗C单元处于活动模式；当睡眠信号Sleep由高电平转换为低电平时，低漏功耗C单元立即进入休眠模式。低漏功耗C单元正常工作时，睡眠信号Sleep为高电平，NMOS管功控开关中第三NMOS管Mn3、第四NMOS管Mn4和第五NMOS管Mn5全部导通。低漏功耗C单元的第一信号输入端接入第一输入信号A，低漏功耗C单元的第二信号输入端接入第二输入信号B，当第一输入信号A和第二输入信号B均为低电平时，PMOS上拉单元中第一PMOS管Mp1和第二PMOS管Mp2全部导通，NMOS下拉单元中第一NMOS管Mn1和第二NMOS管Mn2全部关断。第一输入信号A和第二输入信号B经PMOS上拉单元以及第一反相器I1出现在低漏功耗C单元的信号输出端C端，而此时NMOS管功控开关中第三NMOS管Mn3和第四NMOS管Mn4均导通，第二反相器I2和第三反相器I3形成交叉耦合结构的信号存储单元，输出信号保存在信号存储单元里。 

当睡眠信号Sleep＝1，为高电平时，C单元初始状态为1，第一输入信号A＝0，第二输入信号B＝0，此时PMOS上拉单元使nod2＝1，经第一反相器I1反相，输出信号C＝0，输出信号经第二反相器I2和第三反相器I3增强了nod2的信号。 

当睡眠信号Sleep为低电平时，NMOS管功控开关中第三NMOS管Mn3、第四NMOS管Mn4和第五NMOS管Mn5全部关闭，C单元进入休眠模式，此时NMOS下拉单元和第一反相器I1全部浮地，与此同时第二反相器I2和第三反相器I3全部导通，信号存储单元处于工作状态，输出信号经第二反相器I2和第三反相器I3交叉耦合保存在信号存储单元中。 

本实施例的低漏功耗C单元电路保存信号数据0时的时序图如图6所示，本发明低 漏功耗C单元电路保存信号数据1时的时序图如图7所示。 

本实施例的低漏功耗异步电路C单元应用功控技术和双阈值技术以降低C单元电路在不同工作状态的漏功耗并保持电路的高性能，具体如下所述： 

第一、应用功控技术实现C单元电路的两种工作状态，当没有数据需要处理时(睡眠信号Sleep由高电平转换为低电平)使C单元电路进入休眠状态，减少C单元电路的活动性，从而降低C单元功耗，实现C单元电路的功控功能；当有数据需要处理时(睡眠信号Sleep为高电平)，NMOS管功控开关中第三NMOS管Mn3、第四NMOS管Mn4和第五NMOS管Mn5全部导通。当睡眠信号Sleep为低电平时，NMOS管功控开关中第三NMOS管Mn3、第四NMOS管Mn4和第五NMOS管Mn5全部截止，C单元进入休眠状态；第二反相器I2进入工作状态，并和第三反相器I3交叉耦合，保持C单元的输出状态。另外，本发明中，第三NMOS管Mn3、第四NMOS管Mn4和第五NMOS管Mn5都为高阈值管，可以降低C单元处于休眠状态时第三NMOS管Mn3、第四NMOS管Mn4和第五NMOS管Mn5本身所带来的亚阈值漏电流功耗。 

第二、应用双阈值技术在保证电路性能的前提下降低C单元的亚阈值漏电流。C单元中使用的MOS管分为两类：高阈值MOS管和低阈值MOS管，高阈值MOS管相对于低阈值MOS管具有较低的亚阈值漏电流。因此，C单元中NMOS管功控开关中第三NMOS管Mn3、第四NMOS管Mn4和第五NMOS管Mn5使用高阈值MOS管，以减小电路休眠期间的漏功耗；其余部件均使用低阈值MOS管以保持C单元的高性能。此二种技术的应用在降低了电路漏功耗的同时也保证电路的高性能；与此同时，由于电路结构简单，使用信号存储单元从而降低了电路的延迟时间。 

以下通过将本实施例所提出的低功耗异步电路C单元与图2所示的传统单阈值C单元电路【简称Martin′s型C单元，参见文献3:A.J.Martin,“Formal program transformations for VLSI circuit synthesis”,in:Formal Development of Programs and Proofs,E.W.Dijkstra,ed.,Add ison-Wesley,pp.59-80,1989.(A.J马丁“VLSI电路综合的规范化程序转换方法”在：程序与证明的规范化发展，艾兹格·W·迪科斯彻艾迪生维斯理出版商，59-80页，1989年)】的性能进行比较来验证本发明的低功耗异步电路C单元的高性能。我们采用了BSIM4深亚微米CMOS工艺预测模型，在45nm工艺下，使用电路仿真工具Hspice对两种电路结构进行了仿真，并对其漏功耗和性能(主要是延时性能)进行比较分析。 

电路动态功耗仿真中，第一输入信号A为100MHz，第二B为200MHz，50％占空比的方波信号。在45nm工艺下，两种C单元电路功耗如表1所示，其中功耗数据单位为纳瓦特(nW)。 

表1 C单元能耗的比较 

C单元的延时性能可以表述如下：传播延迟T_P主要包括上升延时T_PLH和下降延时T_PHL，那么C单元的总延时可以表示为：在45nm工艺下，两种C单元电路延时性能的比较数据如表2所示，其中两种C单元采用相同的电路配置。延时的数据单位为皮秒(ps)。 

表2 C单元传播延时的比较 

分析表1和表2我们可以知道，本发明的高性能低漏功耗异步电路C单元与Martin′s型C单元电路相比，本发明的高性能低漏功耗异步电路C单元节省了近90.2％的漏功耗和2.4％的总功耗，相对于现有技术大大降低了漏功耗。本发明的高性能低漏功耗异步电路C单元相对于传统的Martin′s型C单元相比在漏功耗减小上具有明显优势，并且在延时性能上,改善了7.1％，具有高性能。 

Claims (1)

1.一种高性能低漏功耗异步电路C单元，其特征在于包括PMOS上拉单元、NMOS下拉单元、NMOS管功控开关、信号传输门和信号存储单元：

所述的PMOS上拉单元包括第一PMOS管和第二PMOS管，所述的第一PMOS管的漏极与所述的第二PMOS管的源极连接，所述的第一PMOS管的源极为所述的PMOS上拉单元的电源端，所述的第一PMOS管的栅极为所述的PMOS上拉单元的第一信号输入端，所述的第二PMOS管的栅极为所述的PMOS上拉单元的第二信号输入端，所述的第二PMOS管的漏极为所述的PMOS上拉单元的信号输出端；

所述的NMOS下拉单元包括第一NMOS管和第二NMOS管，所述的第一NMOS管的漏极与所述的第二NMOS管的漏极连接，所述的第一NMOS管的栅极为所述的NMOS下拉单元的第一信号输入端，所述的第二NMOS管的栅极为所述的NMOS下拉单元的第二信号输入端，所述的第一NMOS管的源极与所述的PMOS上拉单元的信号输出端连接；

所述的NMOS管功控开关包括第三NMOS管、第四NMOS管和第五NMOS管；

所述的信号传输门包括第一反相器，所述的信号存储单元包括第二反相器和第三反相器，所述的第一反相器包括第三PMOS管和第六NMOS管，所述的第三PMOS管的源极为所述的第一反相器的电源端，所述的第三PMOS管的漏极与所述的第六NMOS管的漏极连接且两者的连接端为所述的第一反相器的信号输出端，所述的第三PMOS管的栅极与所述的第六NMOS管的栅极连接且两者的连接端为所述的第一反相器的信号输入端，所述的第六NMOS管的源极为所述的第一反相器的接地端，所述的第二反相器和所述的第三反相器的电路结构与所述的第一反相器相同；

所述的第二NMOS管的源极、所述的第五NMOS管的漏极和所述的第一反相器的接地端连接，所述的第五NMOS管的源极接地，所述的第二反相器的信号输入端、所述的第三反相器的信号输出端和所述的第三NMOS管的源极连接，所述的第三NMOS管的漏极、所述的第一反相器的信号输入端和所述的PMOS上拉单元的信号输出端连接，所述的第二反相器的信号输出端、所述的第三反相器的信号输入端和所述的第四NMOS管的源极连接，所述的第四NMOS管的漏极和所述的第一反相器的信号输出端连接且两者的连接端为所述的C单元的信号输出端，所述的PMOS上拉单元的第一信号输入端与所述的NMOS下拉单元的第二信号输入端连接且两者的连接端为C单元的第一信号输入端，所述的PMOS上拉单元的第二信号输入端与所述的NMOS下拉单元的第一信号输入端连接且两者的连接端为C单元的第二信号输入端；

所述的第三NMOS管的栅极、所述的第四NMOS管的栅极和所述的第五NMOS管的栅极均接入睡眠信号；

所述的第一PMOS管、所述的第二PMOS管和所述的第三PMOS管均为低阈值PMOS管且三者的阈值电压均为-0.4118V，所述的第一NMOS管、所述的第二NMOS管和所述的第六NMOS管均为低阈值NMOS管且三者的阈值电压均为0.466V，所述的第三NMOS管、所述的第四NMOS管和所述的第五NMOS管均为高阈值NMOS管且三者的阈值电压均为0.853V。