CN101685668A - 低泄漏功耗sram存储单元结构 - Google Patents

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李平
杨志明
李文昌
黄国辉
周小蓉
余梅
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Abstract

低泄漏功耗SRAM存储单元结构，涉及集成电路技术。本发明包括由MOS管构成的存储单元，其特征在于，在存储单元的公共源极SN连接有电压偏置电路，所述电压偏置电路用于在读写时将SN接地，在待机时提高SN电压。本发明的有益效果是，通过对SRAM结构的优化设计，大幅度的降低了泄漏功耗。

Description

低泄漏功耗SRAM存储单元结构
技术领域
本发明涉及集成电路技术。
背景技术
SRAM存储单元是数字集成电路中一个重要的模块，SRAM单元的面积占据了整个集成电路芯片面积的大部分，使得SRAM单元的功耗也占据了整个数字电路功耗的大部分比重。SRAM单元的性能，包括读取速度、功耗和面积对整个数字电路的性能有着决定性的影响。随着工艺的进步，在沟道长度达到130nm或者更短的工艺上，数字电路的阈值电压在不断的降低，导致亚阈值泄漏电流在不断增加。工艺的进步缩小了集成电路芯片面积，但是使得亚阈值泄漏电流功耗占据整个集成电路功耗的比重越来越大。
发明内容
本发明所要解决的技术问题是，提供一种SRAM存储单元结构，能够减少数字电路的泄漏功耗。
本发明解决所述技术问题采用的技术方案是，低泄漏功耗SRAM存储单元结构，包括由MOS管构成的存储单元，其特征在于，在存储单元的公共源极SN连接有电压偏置电路，所述电压偏置电路用于在读写时将SN接地，在待机时提高SN电压。
所述电压偏置电路的控制端WL接SRAM读写控制信号。
所述电压偏置电路由两个串联的MOS管M7、M8构成，MOS管M7的栅极通过非门与控制端WL连接，MOS管M8的栅极通与控制端WL直接连接，MOS管M7的漏极接高电平VSN，源极接MOS管M8的漏极，MOS管M8的源极接地，MOS管M7的源极还与存储单元的公共源极SN连接。
所述电压偏置电路10还包括一个与公共源极SN连接的钳位电路。所述钳位电路包括一个二极管P，二极管P的正极接公共源极SN，负极接地。或者，所述钳位电路包括MOS管M9，MOS管M9的漏极和MOS管M7的源极连接，MOS管M9的栅极通过非门接地，MOS管M9的源极接地。
本发明的有益效果是，通过对SRAM结构的优化设计，大幅度的降低了泄漏功耗。
以下结合附图和具体实施方式对本发明作进一步的说明。
附图说明
图1是本发明的原理图。
图2是本发明实施例1的电压偏置电路图。
图3是本发明实施例2的电压偏置电路图。
图4是本发明的实施例4的基准电压电路图。
具体实施方式
本发明在6管SRAM存储器的实施方式参见图1。本发明利用衬底偏置效应原理，相应的提高了M 1和M 2的阈值电压，达到减少SRAM单元泄漏电流的目的。对于源极电压偏置电路，有多种实现方式。为了避免在读取数据时过多的降低SRAM单元的静态噪声容限(SNM)，该发明侧重于在读写时将SN节点接地，只是在待机状态时提高SN节点电压。
作为实施例1，见图2，SRAM存储器由MOS管1-6组成，控制端WL与MOS管1、2的栅极连接，MOS管5、6的公共源极SN与电压偏置电路连接。所述电压偏置电路10用于在读写时将SN接地，在待机时提高SN电压。所述电压偏置电路10的控制端WL接SRAM读写控制信号。电压偏置电路10由两个串联的MOS管M7、M8构成，MOS管M7的栅极通过非门与控制端WL连接，MOS管M8的栅极通与控制端WL直接连接，MOS管M7的漏极接高电平VSN，源极接MOS管M8的漏极，MOS管M8的源极接地，MOS管M7的源极还与存储单元的公共源极SN连接。在读取数据时，WL为高电平，M8导通，使得SN节点接地，在待机状态，WL为低电平，M7导通，SN节点电压上升为VSN。
作为一个改进，考虑到在一些应用中，需要防止SN节点电压过高导致静态噪声容限小和读写速度慢的问题，需要对SN节点电压有所限制，本发明的实施例2是利用一个PN结P与M8并联，利用PN结对SN节点电压钳位，防止SN节点电压过高，见图3。以一个二极管P构成钳位电路，二极管P的正极接公共源极SN，负极接地。
作为实施例3，采用了另一种形式的钳位电路，包括MOS管M9，MOS管M9的漏极和MOS管M7的源极连接，MOS管M9的栅极通过非门接地，MOS管M9的源极接地。
本发明节点SN的节点电压VSN可以通过精确设计的基准电压源提供。如图4。利用精确设计的电压基准VSN，保证VSN不受到工艺或温度波动的影响，实现一种具有低泄漏功耗的SRAM单元电路。

Claims (6)

1、低泄漏功耗SRAM存储单元结构，包括由MOS管构成的存储单元，其特征在于，在存储单元的公共源极SN连接有电压偏置电路(10)，所述电压偏置电路(10)用于在读写时将SN接地，在待机时提高SN电压。
2、如权利要求1所述的低泄漏功耗SRAM存储单元结构，其特征在于，所述电压偏置电路(10)的控制端WL接SRAM读写控制信号。
3、如权利要求1所述的低泄漏功耗SRAM存储单元结构，其特征在于，所述电压偏置电路(10)由两个串联的MOS管(M7、M8)构成，MOS管(M7)的栅极通过非门与控制端WL连接，MOS管(M8)的栅极通与控制端WL直接连接，MOS管M7的漏极接高电平VSN，源极接MOS管M8的漏极，MOS管M8的源极接地，MOS管M7的源极还与存储单元的公共源极SN连接。
4、如权利要求3所述的低泄漏功耗SRAM存储单元结构，其特征在于，所述电压偏置电路(10)还包括一个与公共源极SN连接的钳位电路。
5、如权利要求4所述的低泄漏功耗SRAM存储单元结构，其特征在于，所述钳位电路包括一个二极管P，二极管P的正极接公共源极SN，负极接地。
6、如权利要求4所述的低泄漏功耗SRAM存储单元结构，其特征在于，所述钳位电路包括MOS管(M9)，MOS管(M9)的漏极和MOS管(M7)的源极连接，MOS管(M9)的栅极通过非门接地，MOS管(M9)的源极接地。
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WD01 Invention patent application deemed withdrawn after publication

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