CN106847318A - 基于电容的非易失性存储器 - Google Patents

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Abstract

本发明揭示了一种基于电容的非易失性存储器，包括：磁感应元件，用于检测磁场；信号处理电路，用于放大、滤波和做判断；寄存器，用于存储信号处理电路的输出SOUT；电源检测电路，用于通过产生的复位信号POR将寄存器的状态在芯片上电时固定地置为低电平，之后由系统时钟CLK定期根据SOUT的状态刷新；当芯片掉电后重新上电时，由于内部没有可以保持寄存器状态的NVM，芯片的寄存器和输出将总是被重置为低电平；电容，用于保存芯片内部寄存器的状态。本发明提出的基于电容的非易失性存储器，可降低芯片结构复杂度，降低成本。本发明存储器结构简单、使用方便、成本低廉；不需要像EEPROM或Flash中的特殊工艺层次，也不占用大量芯片面积，更不需要定期更换电池。

Description

基于电容的非易失性存储器
技术领域
本发明属于存储器技术领域，涉及一种非易失性存储器，尤其涉及一种基于电容的非易失性存储器。
背景技术
非易失性存储器(Non-Volatile Memory，简称NVM)指的是在无电源的情况能够保持现有状态(0或1)的存储器。
常见的NVM种类有OTP、EPROM、EEPROM、Flash等；它们被广泛的应用在各类电子产品和器件中。但是对于功能较为简单的电子器件如开关类磁性传感器芯片(霍尔型或磁阻型)、时钟发生器芯片、简单逻辑芯片等，上述的NVM都存在成本高、读写电路复杂、占用芯片面积大等缺点。
另一种可能的替代方案是使用电池(如纽扣电池)。当主电源消失时，电池作为后备电源给芯片或芯片中的部分电路供电，以保持其内部存储器的状态。这个方法的显著缺点是电池的寿命有限，使用一段时间后必须更换。这可能给电子设备的使用造成极大的不便，在有些应用中甚至是无法让人接受的。
有鉴于此，如今迫切需要设计一种新的非易失性存储器，以便克服现有非易失性存储器存在的上述缺陷。
发明内容
本发明所要解决的技术问题是：提供一种基于电容的非易失性存储器，可降低芯片结构复杂度，降低成本。
为解决上述技术问题，本发明采用如下技术方案：
一种基于电容的非易失性存储器，所述存储器包括：
磁感应元件，用于检测磁场；
信号处理电路，用于放大、滤波和做判断；
寄存器，用于存储信号处理电路的输出信号SOUT；
读写控制逻辑，用于产生更新寄存器和电容的各个控制信号；
时钟发生电路，用于产生信号处理电路和读写控制逻辑需要的时钟信号；
电源检测电路，用于通过产生的复位信号POR将寄存器的状态在芯片上电时固定地置为低电平，之后由系统时钟CLK定期根据输出信号SOUT的状态刷新；当芯片掉电后重新上电时，由于内部没有能保持寄存器状态的NVM，芯片的寄存器和输出将总是被重置为低电平；
电容，用于保存芯片内部寄存器的状态；当芯片正常供电时，电容上的电压会根据寄存器的状态定时地被更新为高电平或低电平；当芯片掉电时，由于电容具有存储电荷的能力，其上面的电压不会在短时间内消失；当芯片重新上电时，芯片根据电容上的电压恢复其内部寄存器掉电前的状态；
电容NVM接口电路，电容NVM接口电路包括：输出驱动电路、比较器、读写控制开关Ms；输出驱动电路、比较器、电容分别连接读写控制开关Ms；读写控制开关Ms为NMOS开关Ms；反映内部寄存器的状态信号DO连接驱动器的输入，反映电容的状态信号DI连接比较器的输出；NMOS开关Ms在需要对电容进行刷新时导通，由信号WR控制；在无电保持状态，由于漏电流的存在，电容上的电荷会慢慢流失，电压会慢慢下降；Vcmp为预设的最低检测电平，当电容上残留的电压大于Vcmp，其状态被判定为高，否则为低。
一种基于电容的非易失性存储器，所述存储器包括：
寄存器，用于存储信号处理电路的输出信号SOUT；
读写控制逻辑，用于产生更新寄存器和电容的各个控制信号；
时钟发生电路，用于产生信号处理电路和读写控制逻辑需要的时钟信号；
电源检测电路，用于通过产生的复位信号POR将寄存器的状态在芯片上电时固定地置为低电平，之后由系统时钟CLK定期根据输出信号SOUT的状态刷新；当芯片掉电后重新上电时，由于内部没有能保持寄存器状态的NVM，芯片的寄存器和输出将总是被重置为低电平；
电容，用于保存芯片内部寄存器的状态；当芯片正常供电时，电容上的电压会根据寄存器的状态定时地被更新为高电平或低电平；当芯片掉电时，由于电容具有存储电荷的能力，其上面的电压不会在短时间内消失；当芯片重新上电时，芯片根据电容上的电压恢复其内部寄存器掉电前的状态；
电容NVM接口电路，包括：输出驱动电路、比较器、读写控制开关Ms；输出驱动电路、比较器、电容分别连接读写控制开关Ms。
作为本发明的一种优选方案，读写控制开关Ms为NMOS开关Ms；反映内部寄存器的状态信号DO连接驱动器的输入，反映电容的状态信号DI连接比较器的输出；NMOS开关Ms在需要对电容进行刷新时导通，由信号WR控制；在无电保持状态，由于漏电流的存在，电容上的电荷会慢慢流失，电压会慢慢下降；Vcmp为预设的最低检测电平，当电容上残留的电压大于Vcmp，其状态被判定为高，否则为低。
作为本发明的一种优选方案，所述存储器包括磁感应元件、信号处理电路；磁感应元件用于检测磁场；信号处理电路用于放大、滤波和做判断。
作为本发明的一种优选方案，所述读写控制开关Ms为NMOS开关Ms；
反映内部寄存器的状态信号DO连接驱动器的输入，反映电容的状态信号DI连接比较器的输出；
NMOS开关Ms在需要对电容进行刷新时导通，由信号WR控制；在无电保持状态，由于漏电流的存在，电容上的电荷会慢慢流失，电压会慢慢下降；Vcmp为预设的最低检测电平，当电容上残留的电压大于Vcmp，其状态被判定为高，否则为低。
作为本发明的一种优选方案，ESD保护电路包括栅极接地型NMOS钳位电路，作为ESD保护；避免使用PMOS器件以去除从Cs端口到VDD的寄生二极管。
作为本发明的一种优选方案，所述寄存器为带有复位功能的D-触发器。
本发明提出了一种替代EEPROM、Flash等传统技术，也不需要电池的简易NVM方案。它利用电容的储能能力，为只需要一两个比特存储空间的电子器件提供有限时的掉电存储功能。它尤其适用于开关类传感器芯片，如霍尔开关芯片。
本发明的有益效果在于：本发明提出的基于电容的非易失性存储器，可降低芯片结构复杂度，降低成本。
本发明提出的基于电容的NVM方案结构简单、使用方便、成本低廉。它不需要像EEPROM或Flash中的特殊工艺层次，也不占用大量芯片面积，更不需要定期更换电池。它为许多只需要少量NVM存储空间和有限保持时间的电子器件提供了一种新型有效的掉电保护和存储方案。
以下计算一下电容值为Cs时该NVM的保持时间。由于Ms的开启电压Vgs的存在，高电平时电容上的电压为Vdd-Vgs。其残留电压必须大于Vcmp，所以断电时允许的电压损耗为Vdd-Vgs-Vcmp。假设漏电流为Ik，则保持时间的计算公式为：Thold＝(Vdd-Vgs-Vcmp)*Cs/Ik。例如，Cs＝100uF，Vdd＝5V，Vgs＝0.5V，Vcmp＝0.5V，Ik＝1nA，可算出Thold＝111小时，约4天半的时间。这对于许多应用是足够的，因为在这些应用中的正常工作状态下磁传感器是始终有电的，只有当系统出现故障或停电时才会失去电源。通常故障排除或电力恢复所需要的时间在几个小时到一两天之内，传感器的NVM只需要在此期间保持断电前的状态就可以了。本发明提出的NVM设计提供了一种在这些情况下有效的断电保护方案。
附图说明
图1为一种典型的开关型磁传感器的系统框图。
图2为磁开关芯片的输入输出曲线。
图3为基于电容的NVM接口电路。
图4为增加了读写控制逻辑的内部寄存器电路。
图5为读写控制逻辑的流程图。
图6为一种适用于该电容NVM的ESD电路。
具体实施方式
下面结合附图详细说明本发明的优选实施例。
实施例一
本发明揭示一种基于电容的非易失性存储器，所述存储器包括：磁感应元件(非必要元件)、信号处理电路(非必要元件)、寄存器、电源检测电路、电容。
磁感应元件用于检测磁场；信号处理电路用于放大、滤波和做判断；寄存器用于存储信号处理电路的输出信号SOUT；
电源检测电路用于通过产生的复位信号POR将寄存器的状态在芯片上电时固定地置为低电平，之后由系统时钟CLK定期根据输出信号SOUT的状态刷新；当芯片掉电后重新上电时，由于内部没有能保持寄存器状态的NVM，芯片的寄存器和输出将总是被重置为低电平；
电容用于保存芯片内部寄存器的状态；当芯片正常供电时，电容上的电压会根据寄存器的状态定时地被更新为高电平或低电平；当芯片掉电时，由于电容具有存储电荷的能力，其上面的电压不会在短时间内消失；当芯片重新上电时，芯片根据电容上的电压恢复其内部寄存器掉电前的状态。
所述电容连接电容NVM接口电路，电容NVM接口电路包括：驱动器、比较器、NMOS开关Ms；驱动器、比较器、电容分别连接NMOS开关Ms；反映内部寄存器的状态信号DO连接驱动器的输入，反映电容的状态信号DI连接比较器的输出。NMOS开关Ms在需要对电容进行刷新时导通，由信号WR控制；在无电保持状态，由于漏电流的存在，电容上的电荷会慢慢流失，电压会慢慢下降；Vcmp为预设的最低检测电平，当电容上残留的电压大于Vcmp，其状态被判定为高，否则为低。为实现上述的NVM功能，为内部的寄存器增加一个读写控制逻辑。
实施例二
本实施例以开关型磁传感器芯片为例来解释本发明的基本工作原理。普通的双极型磁开关芯片的系统结构框图如图1所示。它的基本功能是检测外界磁场强度Bin，当Bin大于一定阈值BOP时，芯片输出OUT为低电平；当Bin小于阈值BRP时，芯片输出OUT为高电平；当Bin介于BOP和BRP之间时，OUT保持之前的状态(见图2的示意图)。它的内部结构包括磁感应元件(Magnetic Sensing Element)用于检测磁场和信号处理电路(Signal ProcessingCircuit)用于放大、滤波和做判断。信号处理电路的输出SOUT存储在内部寄存器中(此处为带有复位功能的D-触发器)。D-触发器的状态在芯片上电时由电源检测电路(Power-OnReset)产生的复位信号POR固定地置为低电平，之后由系统时钟CLK定期根据SOUT的状态刷新。当芯片掉电后重新上电时，由于内部没有可以保持寄存器状态的NVM，芯片的寄存器和输出将总是被重置为低电平。
本发明的基本思想是用外接的大电容来保存芯片内部寄存器的状态。当芯片正常供电时，电容上的电压会根据寄存器的状态定时地被更新为高电平或低电平。当芯片掉电时，由于电容具有存储电荷的能力，其上面的电压不会在短时间内消失。当芯片重新上电时，芯片可根据电容上的电压恢复其内部寄存器掉电前的状态。图3显示了一种可能的电容NVM接口电路。其中DO反映内部寄存器的状态，DI反映电容的状态。Ms为NMOS开关，它只在需要对电容进行刷新时导通，由WR信号控制。在无电保持状态，由于漏电流的存在，电容上的电荷会慢慢流失，电压会慢慢下降。Vcmp为预设的最低检测电平，当电容上残留的电压大于Vcmp，其状态被判定为高，否则为低。要实现上述的NVM功能，需要为内部的寄存器增加一个读写控制逻辑(如图4所示)。它的功能可以用图5中的流程图来完整描述。
设计电容NVM的接口电路时应注意的一点是尽量减少漏电流。首先要避免有从Cs端口到VDD端口的寄生二极管或ESD二极管，否则在无电状态(即VDD为低电平)时，电容上的电荷会通过二极管很快地流失，失去了NVM的功能。所以Cs端口应该只和MOS器件的栅极或NMOS器件的源极或漏极相连。包括ESD保护电路的设计也需要注意这一点。例如，图6给出了一种常见的栅极接地型NMOS钳位电路作为ESD保护。它避免了使用PMOS器件以去除从Cs端口到VDD的寄生二极管。
实施例三
一种基于电容的非易失性存储器，所述存储器包括：寄存器、读写控制逻辑、时钟发生电路、电源检测电路、电容、电容NVM接口电路。
寄存器，用于存储信号处理电路的输出信号SOUT；
读写控制逻辑，用于产生更新寄存器和电容的各个控制信号；
时钟发生电路，用于产生信号处理电路和读写控制逻辑需要的时钟信号；
电源检测电路，用于通过产生的复位信号POR将寄存器的状态在芯片上电时固定地置为低电平，之后由系统时钟CLK定期根据输出信号SOUT的状态刷新；当芯片掉电后重新上电时，由于内部没有能保持寄存器状态的NVM，芯片的寄存器和输出将总是被重置为低电平；
电容，用于保存芯片内部寄存器的状态；当芯片正常供电时，电容上的电压会根据寄存器的状态定时地被更新为高电平或低电平；当芯片掉电时，由于电容具有存储电荷的能力，其上面的电压不会在短时间内消失；当芯片重新上电时，芯片根据电容上的电压恢复其内部寄存器掉电前的状态；
电容NVM接口电路，包括：输出驱动电路、比较器、读写控制开关Ms；输出驱动电路、比较器、电容分别连接读写控制开关Ms。
读写控制开关Ms为NMOS开关Ms；NMOS开关Ms的源端连接电容Cs，漏电极连接输出驱动器和比较器。反映内部寄存器的状态信号DO连接驱动器的输入，反映电容的状态信号DI连接比较器的输出；NMOS开关Ms在需要对电容进行刷新时导通，由信号WR控制；在无电保持状态，由于漏电流的存在，电容上的电荷会慢慢流失，电压会慢慢下降；Vcmp为预设的最低检测电平，当电容上残留的电压大于Vcmp，其状态被判定为高，否则为低。
综上所述，本发明提出的基于电容的非易失性存储器，可降低芯片结构复杂度，降低成本。
本发明提出的基于电容的NVM方案结构简单、使用方便、成本低廉。它不需要像EEPROM或Flash中的特殊工艺层次，也不占用大量芯片面积，更不需要定期更换电池。它为许多只需要少量NVM存储空间和有限保持时间的电子器件提供了一种新型有效的掉电保护和存储方案。
下面计算一下电容值为Cs时该NVM的保持时间。由于Ms的开启电压Vgs的存在，高电平时电容上的电压为Vdd-Vgs。其残留电压必须大于Vcmp，所以断电时允许的电压损耗为Vdd-Vgs-Vcmp。假设漏电流为Ik，则保持时间的计算公式为：Thold＝(Vdd-Vgs-Vcmp)*Cs/Ik。例如，Cs＝100uF，Vdd＝5V，Vgs＝0.5V，Vcmp＝0.5V，Ik＝1nA，可算出Thold＝111小时，约4天半的时间。这对于许多应用是足够的，因为在这些应用中的正常工作状态下磁传感器是始终有电的，只有当系统出现故障或停电时才会失去电源。通常故障排除或电力恢复所需要的时间在几个小时到一两天之内，传感器的NVM只需要在此期间保持断电前的状态就可以了。本发明提出的NVM设计提供了一种在这些情况下有效的断电保护方案。
这里本发明的描述和应用是说明性的，并非想将本发明的范围限制在上述实施例中。这里所披露的实施例的变形和改变是可能的，对于那些本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本发明的精神或本质特征的情况下，本发明可以以其它形式、结构、布置、比例，以及用其它组件、材料和部件来实现。在不脱离本发明范围和精神的情况下，可以对这里所披露的实施例进行其它变形和改变。

Claims (7)

1.一种基于电容的非易失性存储器，其特征在于，所述存储器包括：
磁感应元件，用于检测磁场；
信号处理电路，用于放大、滤波和做判断；
寄存器，用于存储信号处理电路的输出信号SOUT；
读写控制逻辑，用于产生更新寄存器和电容的各个控制信号；
时钟发生电路，用于产生信号处理电路和读写控制逻辑需要的时钟信号；
电源检测电路，用于通过产生的复位信号POR将寄存器的状态在芯片上电时固定地置为低电平，之后由系统时钟CLK定期根据输出信号SOUT的状态刷新；当芯片掉电后重新上电时，由于内部没有能保持寄存器状态的NVM，芯片的寄存器和输出将总是被重置为低电平；
电容Cs，用于保存芯片内部寄存器的状态；当芯片正常供电时，电容上的电压会根据寄存器的状态定时地被更新为高电平或低电平；当芯片掉电时，由于电容具有存储电荷的能力，其上面的电压不会在短时间内消失；当芯片重新上电时，芯片根据电容上的电压恢复其内部寄存器掉电前的状态；
电容NVM接口电路，电容NVM接口电路包括：输出驱动电路、比较器、读写控制开关Ms；输出驱动电路、比较器、电容分别连接读写控制开关Ms；读写控制开关Ms为NMOS开关Ms；MOS开关Ms的源端连接电容Cs，漏电极连接输出驱动器和比较器；反映内部寄存器的状态信号DO连接驱动器的输入，反映电容的状态信号DI连接比较器的输出；NMOS开关Ms在需要对电容进行刷新时导通，由信号WR控制；在无电保持状态，由于漏电流的存在，电容上的电荷会慢慢流失，电压会慢慢下降；Vcmp为预设的最低检测电平，当电容上残留的电压大于Vcmp，其状态被判定为高，否则为低。
2.一种基于电容的非易失性存储器，其特征在于，所述存储器包括：
寄存器，用于存储信号处理电路的输出信号SOUT；
读写控制逻辑，用于产生更新寄存器和电容的各个控制信号；
时钟发生电路，用于产生信号处理电路和读写控制逻辑需要的时钟信号；
电源检测电路，用于通过产生的复位信号POR将寄存器的状态在芯片上电时固定地置为低电平，之后由系统时钟CLK定期根据输出信号SOUT的状态刷新；当芯片掉电后重新上电时，由于内部没有能保持寄存器状态的NVM，芯片的寄存器和输出将总是被重置为低电平；
电容，用于保存芯片内部寄存器的状态；当芯片正常供电时，电容上的电压会根据寄存器的状态定时地被更新为高电平或低电平；当芯片掉电时，由于电容具有存储电荷的能力，其上面的电压不会在短时间内消失；当芯片重新上电时，芯片根据电容上的电压恢复其内部寄存器掉电前的状态；
电容NVM接口电路，电容NVM接口电路包括：输出驱动电路、比较器、读写控制开关Ms；输出驱动电路、比较器、电容分别连接读写控制开关Ms。
3.根据权利要求2所述的基于电容的非易失性存储器，其特征在于：
所述读写控制开关Ms为NMOS开关Ms；反映内部寄存器的状态信号DO连接驱动器的输入，反映电容的状态信号DI连接比较器的输出；NMOS开关Ms在需要对电容进行刷新时导通，由信号WR控制；在无电保持状态，由于漏电流的存在，电容上的电荷会慢慢流失，电压会慢慢下降；Vcmp为预设的最低检测电平，当电容上残留的电压大于Vcmp，其状态被判定为高，否则为低。
4.根据权利要求2所述的基于电容的非易失性存储器，其特征在于：
所述存储器包括磁感应元件、信号处理电路；磁感应元件用于检测磁场；信号处理电路用于放大、滤波和做判断。
5.根据权利要求2所述的基于电容的非易失性存储器，其特征在于：
所述读写控制开关Ms为NMOS开关Ms；
反映内部寄存器的状态信号DO连接驱动器的输入，反映电容的状态信号DI连接比较器的输出；
NMOS开关Ms在需要对电容进行刷新时导通，由信号WR控制；在无电保持状态，由于漏电流的存在，电容上的电荷会慢慢流失，电压会慢慢下降；Vcmp为预设的最低检测电平，当电容上残留的电压大于Vcmp，其状态被判定为高，否则为低。
6.根据权利要求2所述的基于电容的非易失性存储器，其特征在于：
ESD保护电路包括栅极接地型NMOS钳位电路，作为ESD保护；避免使用PMOS器件以去除从Cs端口到VDD的寄生二极管。
7.根据权利要求2所述的基于电容的非易失性存储器，其特征在于：
所述寄存器为带有复位功能的D-触发器。
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