CN103594117A

CN103594117A - 高速存储器

Info

Publication number: CN103594117A
Application number: CN201310591511.0A
Authority: CN
Inventors: 王钊
Original assignee: Wuxi Vimicro Corp
Current assignee: Wuxi Vimicro Corp
Priority date: 2013-11-21
Filing date: 2013-11-21
Publication date: 2014-02-19
Anticipated expiration: 2033-11-21
Also published as: CN103594117B

Abstract

本发明涉及一种高速存储器，所述高速存储器包括：充电电路，锂电池，低漏电储存电路和读/写控制电路；所述充电电路连接于电源与所述锂电池之间，用于为所述锂电池充电；当所述电源断开时，切断所述电池的漏电通路；所述读/写控制电路连接于电源和低漏电储存电路，当所述电源导通时，用于低漏电储存电路的读或写操作；所述锂电池，当所述电源断开时，用于为所述低漏电储存电路供电，所述低漏电储存电路保持存储信息。本发明减小了存储器的写操作时间。

Description

高速存储器

技术领域

本发明涉及电子电路技术领域，尤其涉及一种高速存储器。

背景技术

现在很多电子设备广泛使用U盘和磁盘，例如硬盘(hard disk)。目前的U盘一般采用闪存(Flash Memory)技术，其原理是通过浮栅工艺，制造特殊的浮栅晶体管，通过高压（例如：15V）将电荷写入浮栅中，从而改变晶体管的特性，从而实现断电保存信息的功能，通过读取晶体管的状态，可以实现读信息的功能。硬盘技术不同，一般是通过磁介质存储信息，通过外加磁场，对磁介质写入，通过读取磁介质信息，可以实现读操作功能。由于磁介质所需较大的物理空间，相同体积下磁盘技术所容纳最大存储容量较小。另外磁盘读写都需机械的转动磁盘到相应磁道，读写速度也非常慢。浮栅工艺的闪存技术采用浮栅晶体管存储和读取，相同体积下可实现的容量增大，同时存储和读取速度也更快。但是由于需要产生高压，其高压产生电路的延时较长，且浮栅写操作也需要一定时间，所以浮栅技术虽然比磁盘技术优越，但仍有必要减小其写操作时间。另外目前的闪存技术和磁盘技术最大写操作次数都较小，例如目前很多商用闪存存储器仅能支持最大1000次写操作，随着信息时代的发展，信息瞬息万变，对存储器的写操作次数要求越来越高因此，有必要提高存储器的写操作次数。

发明内容

本发明的目的是提供一种高速存储器，能够在存储器高速存储的同时，还能实现高速存储器中的充电电路充满后维持恒压输出状态，避免消耗电池电量，同时可以支持较大的充电电流，以便及时充满电池。

本发明实施例提供了一种高速存储器，所述高速存储器包括：充电电路，锂电池，低漏电储存电路和读/写控制电路；

所述充电电路连接于电源与所述锂电池之间，用于为所述锂电池充电；当所述电源断开时，切断所述电池的漏电通路；

所述读/写控制电路连接于电源和低漏电储存电路，当所述电源导通时，用于低漏电储存电路的读或写操作；

所述锂电池，当所述电源断开时，用于为所述低漏电储存电路供电，所述低漏电储存电路保持存储信息。

优选地，所述充电电路包括恒压控制电路。

优选地，所述恒压控制电路包括运算放大器及分压电路；所述分压电路对锂电池端的电压进行检测，所述运算放大器的正相输入端连接至参考电压，所述运算放大器的反相输入端连接至分压电路。

优选地，所述低漏电储存电路包括：第一反相器INV1和第二反相器INV2，所述第一反相器INV1的输出端连接至第二反相器INV2的输入端；通过所述锂电池为所述第一反相器INV1和第二反相器INV2供电。

优选地，所述读/写控制电路包括第三反相器INV3、施密特触发器、第一开关S1和第二开关S2；

所述第三反相器INV3的输入端连接至写入信息端DI，所述第三反相器INV3的输出端和写使能信号WE连接至第一开关S1的一端，所述低漏电储存电路连接至第一开关S1的又一端，所述第二开关S2的一端连接至所述低漏电储存电路，所述第二开关S2的又一端连接至施密特触发器的输入端，所述施密特触发器的输出端连接至输出信息端DO，电源电压为第三反相器INV3和施密特触发器供电，电源电压大于所述锂电池端的电压；

第三反相器INV3的输出电流能力强于第二反相器INV2，第三反相器INV3改写低漏电储存电路的信息。

优选地，所述高速存储器包括至少一组所述的低漏电储存电路和读/写控制电路。

优选地，所述高速存储器包括：可编程逻辑单元；所述可编程逻辑单元连接至所述低漏电储存电路的数据端DATA；根据低漏电储存电路数据端DATA的电平确定所述可编程逻辑单元的输入信号和输出信号的电平。

优选地，所述可编程逻辑单元包括：第三开关S3、第四开关S4、第五开关S5、第六开关S6、第七开关S7、第八开关S8、反相器INV1、第一输入信号端A、第二输入信号端B和输出信号端C；

所述低漏电储存电路数据端DATA与第四开关S4的一端、反相器INV1的输入端、第五开关S5的控制端、第八开关S8的控制端相连；所述反相器INV1的输出端与第七开关S7的控制端、第三开关S3的控制端第六开关S6的控制端相连；

当低漏电储存电路数据端DATA为第一电平，所述第四开关S4、第五开关S5、第八开关S8导通，所述第三开关S3、第六开关S6、第七开关S7关断，可编程逻辑单元的逻辑关系为

当低漏电储存电路数据端DATA为第二电平，所述第四开关S4、第五开关S5、第八开关S8关断，所述第三开关S3、第六开关S6、第七开关S7导通，可编程逻辑单元的逻辑关系为

优选地，所述可编程逻辑单元还包括：第一NMOS晶体管NM1、第二NMOS晶体管NM2、第一PMOS晶体管PM1、第二PMOS晶体管PM2；

所述第一NMOS晶体管NM1的栅极与可编程逻辑单元的第一输入端A、第一PMOS晶体管PM1的栅极相连，第一NMOS晶体管NM1的源极与第四开关S4的一端、第六开关S6的一端相连，第一NMOS晶体管NM1的漏极与第三开关S3的一端、第五开关S5的一端、第二PMOS晶体管PM2的漏极、可编程逻辑单元的输出端C相连；所述第二NMOS晶体管NM2的栅极取反后与可编程逻辑单元的第二输入端B、第二PMOS晶体管PM2的栅极相连，第二NMOS晶体管NM2的源极和第四开关S4的一端接地，第二NMOS晶体管NM2的漏极与第六开关S6的一端、第五开关S5的一端相连；所述第一PMOS晶体管PM1的漏极与第八开关S8的一端、第三开关S3的另一端相连，第一PMOS晶体管PM1的源极与线电压VCC相连；所述第二PMOS晶体管PM2的源极与第八开关S8的又一端、第七开关S7的又一端相连。

本发明实施例提供的高速存储器，解决了现有存储器写操作时间较长以及最大写操作次数较小的问题，实现了存储器写操作时间的缩短以及写操作次数的提高。

附图说明

图1为本发明实施例一提供的高速存储器结构图；

图2为图1的恒压控制电路图；

图3为本发明实施例中低漏电储存电路和读/写控制电路之间电路图；

图4为本发明实施例二提供的高速存储器结构图；

图5为图4的可编程逻辑电路的电路图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1为本发明实施例一提供的高速存储器结构图；如图1所示，该高速存储器的结构包括低漏电储存电路、读/写控制电路、锂电池、充电电路。

在发明实施例中，充电电路连接于锂电池和CHG节点之间，低漏电储存电路连接于BAT节点和读/写控制电路之间，读/写控制电路连接于CHG节点。

进一步的，工作原理如下：

充电电路连接于电源和锂电池之间，用于为锂电池充电，当电源断开时，切断锂电池的漏电通路；读/写控制电路连接于电源和低漏电储存电路，当电源导通时，用于低漏电储存电路的读或写操作；锂电池，当电源断开时，用于为低漏电储存电路供电，使低漏电储存电路保持存储信息。具体地，当高速存储器（例如采用本发明的U盘）插入电脑时，充电节点CHG被连接至USB(Universal Serial Bus)接口的电源电压上（一般为5V电压），可以对锂电池进行充电，每次高速存储器被插入电脑设备时，电脑通过USB接口和充电电路对锂电池充电，此时读/写控制电路也从CHG节点取电，允许电脑对高速存储器进行读操作和写操作。当高速存储器被从电脑拔出后，充电电路切断BAT节点与CHG节点的连接，防止电池电压向CHG节点漏电，此时读/写控制电路不耗电，锂电池为低漏电储存电路供电，以便其保持之前存储的信息。

本发明实施例中，低漏电储存电路在不进行读、写操作时的漏电流极低，例如1微安或以下。例如锂电池为100毫安时的容量，则其充满后，可以支持低漏电储存电路保持信息的时间为:100mA*H/1uA=100000小时，即4166.67天，约11年以上。所以本发明实施例的高速存储器在一次使用后，可支持11年维持其中的存储信息。

在一个实施例中，充电电路可以采用较大的充电电流（例如50mA以上充电电流），以便当高速存储器插入电脑时，锂电池能被及时充满。

在另一个实施例中，充电电路包括恒压控制电路。

图2为图1的恒压控制电路图。如图2所示，该恒压控制电路包括运算放大器、电阻R1和电阻R2。

在发明实施例中，运算放大器的正输入端连接至一个2.1V的参考电压，电阻R1和R2构成分压电路，产生分压信号连接至运算放大器的负输入端。此处电阻R1、R2的电阻值相等。

进一步的，工作原理如下：

通过一个运算放大器OP构建负反馈环路，当运算放大器OP负输入端电压高于正输入端电压（例如2.1V）时，运算放大器OP将调低输出电压，即调低VBAT电压；当运算放大器OP负输入端电压低于正输入端电压（例如2.1V）时，运算放大器OP将调高输出电压，即调高VBAT电压。当此负反馈环路处于稳定状态时，只有满足运算放大器的负输入端电压等于运算放大器正输入端电压，此时运算放大器不再动态调整，此时VBAT电压则等于4.2V，经过R1和R2分压后的电压等于2.1V。采用电池充满后维持恒压输出的状态,相比传统电池充满后关闭充电通路有优势，维持电池为充满状态，充电电路提供正好与低漏电储存电路所消耗电流相等的电流，而不会导致消耗锂电池的电量。

图3为本发明实施例中低漏电储存电路和读/写控制电路之间电路图。在图3中，低漏电储存电路包括：第一反相器INV1和第二反相器INV2，读/写控制电路包括第三反相器INV3、施密特触发器schmitt、第一开关S1和第二开关S2。

第一反相器INV1的输出端连接至第二反相器INV2的输入端，通过锂电池为第一反相器INV1和第二反相器INV2供电；第三反相器INV3的输入端连接至写入信息端DI，第三反相器INV3的输出端和写使能信号WE连接至第一开关S1的一端，低漏电储存电路连接至第一开关S1的又一端，第二开关S2的一端连接至低漏电储存电路，第二开关的又一端连接至施密特触发器schmitt的输入端，施密特触发器schmitt的输出端连接至输出信息端DO，通过电源电压为第三反相器INV3和施密特触发器schmitt供电。采用施密特的原因是由于反相器INV2的输出高电平为电池电压BAT，比CHG节点电压（电源电压）低，如果采用反相器，则会产生漏电。另外第三反相器INV3的输出电流能力要强于第二反相器INV2，这样才能保证写入DI信息时第三反相器INV3可改写低漏电储存电路的信息。

目前的数字系统都是基于二进制，一般高电平表示二进制”1”，低电平表示二进制”0”，多位信号组合可以构成多位的二进制数。一般每8位二进制数表示一个字节。下面仅仅以一位（比特，Bit）的储存为例，说明低漏电储存电路和读/写控制电路之间的工作原理。

进一步的，工作原理如下：

当进行写操作时，WE（写使能信号）信号为高电平，第一开关S1导通，允许信息写入端数据DI写入低漏电储存电路。

具体地，如果DI为高电平，经过第三反相器INV3的信号DIN为低电平，因为设定WE为高电平，第一开关S1导通，由于第三反相器INV3的输出能力强于第二反相器INV2，则低漏电储存电路的DATA信号被写为低电平；如果DI为低电平，经过第三反相器INV3的信号DIN为高电平，因为设定WE为高电平，第一开关S1导通，由于第三反相器INV3的输出能力强于第二反相器INV2，则低漏电储存电路的DATA信号被写为高电平。可见，同时写控制，可以将DI的反相信号写入到低漏电储存电路中，改写低漏电储存电路DATA的状态。

当进行读操作时，RE信号（读使能信号）为高电平，第二开关S2导通，允许读取低漏电储存电路的信息。

具体地，低漏电储存电路的DATA信号被连接到施密特触发器schmitt的输入，DATA经过施密特触发器schmitt检测，输出同相信号至DO。当RE信号为高电平，如果DATA信号为高电平，经过施密特触发器schmitt的信号为高电平，则DO信号为高电平；当RE信号为高电平，如果DATA信号为低电平，则DO信号为低电平。可见，当RE为高电平时，可以读取低漏电储存电路中的数据信息，并输出到DO。

可选地，对于大容量存储器来说，包括至少一组上述结构的低漏电储存电路和读/写控制电路。

图4为本发明实施例二提供的高速存储器结构图。如图4中所示，高速存储器包括：充电电路、锂电池、低漏电储存电路、读/写控制电路和可编程逻辑单元。

充电电路连接于锂电池和CHG节点之间，低漏电储存电路连接于BAT节点和读/写控制电路之间，读/写控制电路连接于CHG节点，可编程逻辑单元连接于低漏电储存电路的数据端DATA。通过低漏电储存电路的数据端DATA的高低电平，控制可编程逻辑单元的状态。

图5为图4的可编程逻辑电路的电路图。如图5所示，可编程逻辑单元包括：第三开关S3、第四开关S4、第五开关S5、第六开关S6、第七开关S7、第八开关S8、反相器INV1、第一NMOS晶体管NM1、第二NMOS晶体管NM2、第一PMOS晶体管PM1、第二PMOS晶体管PM2；

低漏电储存电路数据端DATA与第四开关S4的一端、反相器INV1的输入端、第五开关S5的控制端、第八开关S8的控制端相连；低漏电储存电路数据端DATA经反相器INV1后与第三开关S3的控制端、第六开关S6的控制端、第七开关S7的控制端相连；

第一NMOS晶体管NM1的栅极与可编程逻辑单元的可编程逻辑单元的第一输入端A、第一PMOS晶体管PM1的栅极相连，第一NMOS晶体管NM1的源极与第四开关S4的一端、第六开关S6的一端相连，第一NMOS晶体管NM1的漏极与第三开关S3的一端、第五开关S5的一端、第二PMOS晶体管PM2的漏极、可编程逻辑单元的输出信号端C相连；所述第二NMOS晶体管NM2的栅极与可编程逻辑单元的可编程逻辑单元的第二输入端B、第二PMOS晶体管PM2的栅极相连，第二NMOS晶体管NM2的源极和第四开关S4的一端接地，第二NMOS晶体管NM2的漏极与第六开关S6的一端、第五开关S5的一端相连；所述第一PMOS晶体管PM1的漏极与第八开关S8的一端、第三开关S3的另一端相连，第一PMOS晶体管PM1的源极与线电压VCC相连；所述第二PMOS晶体管PM2的源极与第八开关S8的又一端、第七开关S7的又一端相连。

进一步的，工作原理如下：

当低漏电储存电路数据端DATA为高电平时，即逻辑”1”，则图5中电路的功能为或非门，即逻辑关系式为当DATA为低电平时，即逻辑”0”，则图5中电路的功能变为与非门，即逻辑关系式为

具体地，当DATA为高电平时，第四开关S4、第五开关S5、第八开关S8导通，第六开关S6、第三开关S3、第七开关S7关断，第一NMOS晶体管MN1与第二NMOS晶体管MN2并联在C与地端之间，第一PMOS晶体管MP1与第二PMOS晶体管MP2串联在电源VCC与C之间，体现为或非门逻辑，当可编程逻辑单元可编程逻辑单元的第一输入端A为高电平，C即输出低电平；当可编程逻辑单元可编程逻辑单元的第二输入端B为高电平，C即输出低电平；只有A和B都为低电平时，C才输出高电平，即

当DATA为低电平时，图5中第四开关S4、第五开关S5、第八开关S8关断，第六开关S6、第三开关S3、第七开关S7导通，第一NMOS晶体管MN1与第二NMOS晶体管MN2串联在C与地之间，第一PMOS晶体管MP1与第二PMOS晶体管MP2并联在电源VCC与C之间，这样表现为与非门逻辑，当只要A为低电平，C即输出高电平；只要B为低电平，C即输出高电平；只有A和B都为高电平时，C才输出低电平，即

可以理解的是，图2中的低漏电储存电路和读写控制电路的实现方式在实施例二中同样适用。

图5只是给出一个简单的逻辑编程例子，通过更多位数据DATA的控制，以及更多的开关，可编程逻辑单元可以实现更复杂更多样的逻辑可编程功能。与采用闪存技术时可擦写次数有限，且可擦写速度较慢的传统可编程逻辑阵列FPGA电路储存器相比，本实施例可以提高可编程逻辑单元中储存器的可擦写次数和擦写速度。

综上，本发明实施例中高速存储器，解决了现有存储器写操作时间较长以及最大写操作次数较小的问题，实现了存储器写操作时间的缩短以及写操作次数的提高。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种高速存储器，其特征在于，所述高速存储器包括：充电电路，锂电池，低漏电储存电路和读/写控制电路；

所述充电电路连接于电源与所述锂电池之间，用于为所述锂电池充电；当所述电源断开时，切断所述锂电池的漏电通路；

2.如权利要求1所述的高速存储器，其特征在于，所述充电电路包括恒压控制电路。

3.如权利要求2所述的高速存储器，其特征在于，所述恒压控制电路包括运算放大器及分压电路；所述分压电路对锂电池端的电压进行检测，所述运算放大器的正相输入端连接至参考电压，所述运算放大器的反相输入端连接至分压电路。

4.如权利要求1所述的高速存储器，其特征在于，所述低漏电储存电路包括：第一反相器（INV1）和第二反相器(INV2)，所述第一反相器（INV1）的输出端连接至第二反相器（INV2）的输入端；通过所述锂电池为所述第一反相器（INV1）和第二反相器（INV2）供电。

5.如权利要求4所述的高速存储器，其特征在于，所述读/写控制电路包括第三反相器（INV3）、施密特触发器、第一开关（S1）和第二开关（S2）；

所述第三反相器（INV3）的输入端连接至写入信息端（DI），所述第三反相器（INV3）的输出端和写使能信号（WE）连接至第一开关（S1）的一端，所述低漏电储存电路连接至第一开关（S1）的又一端，所述第二开关（S2）的一端连接至所述低漏电储存电路，所述第二开关（S2）的又一端连接至施密特触发器的输入端，所述施密特触发器的输出端连接至输出信息端（DO），电源电压为第三反相器（INV3）和施密特触发器供电，电源电压大于所述锂电池端的电压；

第三反相器（INV3）的输出电流能力强于第二反相器（INV2），第三反相器（INV3）改写低漏电储存电路的信息。

6.如权利要求4或5所述的高速存储器，其特征在于，所述高速存储器包括至少一组所述的低漏电储存电路和读/写控制电路。

7.如权利要求1所述的高速存储器，其特征在于，所述高速存储器包括：可编程逻辑单元；

所述可编程逻辑单元连接至低漏电储存电路的数据端（DATA）；通过低漏电储存电路的数据端确定所述可编程逻辑单元输入信号和输出信号的关系。

8.如权利要求7所述的高速存储器，其特征在于，所述可编程逻辑单元包括：第三开关（S3）、第四开关（S4）、第五开关（S5）、第六开关（S6）、第七开关（S7）、第八开关（S8）、反相器（INV1）、第一输入信号端（A）、第二输入信号端（B）和输出信号端（C）；

所述低漏电储存电路数据端（DATA）与第四开关（S4）的一端、反相器（INV1）的输入端、第五开关（S5）的控制端、第八开关（S8）的控制端相连；所述反相器（INV1）的输出端与第七开关（S7）的控制端、第三开关（S3）的控制端第六开关（S6）的控制端相连；

当低漏电储存电路数据端（DATA）为第一电平，所述第四开关（S4）、第五开关（S5）、第八开关（S8）导通，所述第三开关（S3）、第六开关（S6）、第七开关（S7）关断，可编程逻辑单元的逻辑关系为

当低漏电储存电路数据端（DATA）为第二电平，所述第四开关（S4）、第五开关（S5）、第八开关（S8）关断，所述第三开关（S3）、第六开关（S6）、第七开关（S7）导通，可编程逻辑单元的逻辑关系为

9.如权利要求8所述的高速存储器，其特征在于，所述可编程逻辑单元还包括：第一NMOS晶体管（NM1）、第二NMOS晶体管（NM2）、第一PMOS晶体管（PM1）、第二PMOS晶体管（PM2）；

所述第一NMOS晶体管（NM1）的栅极与可编程逻辑单元的第一输入端(A)、第一PMOS晶体管（PM1）的栅极相连，第一NMOS晶体管（NM1）的源极与第四开关（S4）的一端、第六开关（S6）的一端相连，第一NMOS晶体管（NM1）的漏极与第三开关（S3）的一端、第五开关（S5）的一端、第二PMOS晶体管（PM2）的漏极、可编程逻辑单元的输出信号端（C）相连；所述第二NMOS晶体管（NM2）的栅极与可编程逻辑单元的第二输入端可编程逻辑单元的第二输入端（B）、第二PMOS晶体管（PM2）的栅极相连，第二NMOS晶体管（NM2）的源极和第四开关（S4）的一端接地，第二NMOS晶体管（NM2）的漏极与第六开关（S6）的一端、第五开关（S5）的一端相连；所述第一PMOS晶体管（PM1）的漏极与第八开关（S8）的一端、第三开关（S3）的另一端相连，第一PMOS晶体管（PM1）的源极与线电压（VCC）相连；所述第二PMOS晶体管（PM2）的源极与第八开关（S8）的又一端、第七开关（S7）的又一端相连。