CN102394094A - 一种全电流灵敏放大器 - Google Patents

Abstract

本发明公开了一种全电流灵敏放大器，属于半导体随机存储器电路技术领域。该放大器包括，预充电电路，存储单元阵列，第一级电流锁存灵敏放大器，平衡电路，第二级电流锁存灵敏放大器，预充电电路和存储单元阵列分别连接于位线，第一级电流锁存灵敏放大器的一端连接于位线，第一级电流锁存灵敏放大器的数据线上DL和DLB上还连有平衡电路和第二级电流锁存灵敏放大器。该放大器能够避免产生直流功耗。

Description

一种全电流灵敏放大器

技术领域

 本发明涉及半导体随机存储器电路技术领域，特别涉及一种带补偿电路的可靠性高、功耗低的全电流灵敏放大器。

背景技术

近年来，随着半导体随机存储器器件规格的不断减小和人们对半导体随机存储器容量需求的不断增加，就需要半导体随机存储器电路位线上的电容不断增大，因此，很难快速读取单元的信息。通常的解决方案是：当位线上的电压差达到一定值时，启用电压灵敏放大器对电压差进行放大，从而减小读取单元信息的速度受位线上电容的影响程度。但是，随着位线上的电容不断增大，位线上的电压差达到一定值所需要的时间不断增长，使得读取单元的信息的速度不断减小。

目前，主要采用两级电流灵敏放大器解决上述问题。其优点在于，由于电流灵敏放大器放大的是位线上的电流差，而不是电压差，可以更加有效地减小读取单元的信息速度受位线上电容的影响程度。其缺点在于，随着半导体随机存储器器件规格的不断减小，器件间的失配现象也越来越严重，两级电流灵敏放大器的可靠性受到影响；并且，由于采用两级电流灵敏放大器时，需要第一级灵敏放大器一直处于开启状态，直流功耗很大。

发明内容

为了解决上述问题，本发明提出了一种能够避免产生直流功耗的全电流灵敏放大器；

并且，本发明还提出了一种通过在全电流灵敏放大器上引入补偿电路解决器件间失配问题，从而提高全电流灵敏放大器的可靠性，进而优化读取单元的信息的速度的带补偿电路的全电流灵敏放大器。

本发明提供的全电流灵敏放大器包括，

预充电电路，用于在保持状态下对位线进行预充电并在读写状态下切断充电路径；

存储单元阵列，用于写入数据和读取数据；

第一级电流锁存灵敏放大器，包括数据线DL和DLB，用于感应并放大位线上的电流差，并且，通过锁存电流差信号转化为高低电平，同时在第二级电流锁存灵敏放大器的数据线上产生脉冲电流；

平衡电路，用于平衡所述数据线DL和DLB上的电平；

第二级电流锁存灵敏放大器，用于感应所述数据线DL和DLB上的电流差，并且将所述电流差进行放大，最后将输出放大到高低电平；

所述预充电电路和所述存储单元阵列分别连接于位线，所述第一级电流锁存灵敏放大器的一端连接于位线，所述第一级电流锁存灵敏放大器的数据线DL和DLB上还连有所述平衡电路和所述第二级电流锁存灵敏放大器。

作为优选，所述预充电电路包括两个PMOS晶体管P₁和P₂，所述晶体管P₁的源极连接于电源的+端，所述晶体管P₁的漏极连接于位线BL，所述晶体管P₂的源极连接于电源的+端，所述晶体管P₂的漏极连接于位线BLB，

预充电控制信号WE分别从所述晶体管P₁和P₂的栅端输入，

当所述预充电控制信号WE由高电平变为低电平时，所述预充电电路对位线BL和位线BLB充电，

当所述预充电控制信号WE由低电平变为高电平时，所述预充电电路停止对位线BL和位线BLB充电。

作为优选，所述存储单元阵列中的存储单元是具有差分输入、输出的任意结构。

作为优选，控制信号字线向所述存储单元阵列中的存储单元输入。

作为优选，所述第一级电流锁存灵敏放大器还包括三个NMOS晶体管N₁、N₂和N₉，四个PMOS晶体管P₃、P₄、P₅和P₆，所述晶体管P₃的源极连接于位线BL，所述晶体管P₃的漏极连接于所述晶体管P₅的源极，所述晶体管P₄的源极连接于位线BLB，所述晶体管P₄的漏极连接于所述晶体管P₆的源极，所述晶体管P₃的栅极和所述晶体管P₄的栅极相连，所述晶体管P₅、P₆和N₁、N--₂之间交叉耦合连接，所述晶体管N₉的栅极连接于所述晶体管P₃的栅极与所述晶体管P₄的栅极之间，

所述晶体管N₉的源极连接于所述晶体管P₅的栅极，所述晶体管N₉的漏极连接于所述晶体管P₆的栅极，或者，

所述晶体管N₉的漏极连接于所述晶体管P₅的栅极，所述晶体管N₉的源极连接于所述晶体管P₆的栅极，

所述晶体管P₅的漏极连接于所述晶体管N₁的漏极，所述晶体管N₁的源极连接于所述数据线DL，所述晶体管P₆漏极连接于所述晶体管N₂的漏极，所述晶体管N₂的源极连接于所述数据线DLB，

读取控制信号CS分别从所述晶体管P₃、P₄和N₉的栅极输入，

在保持阶段，所述第一级电流锁存灵敏放大器关闭，

在读取阶段，读取控制信号CS由高电平变为低电平，晶体管P₃和P₄打开，位线上的电流差通过交叉耦合连接的所述四个晶体管P₃、P₄、P₅和P₆在所述晶体管N₁的漏极和N₂的漏极转化为大的电压差，所述晶体管N₁对所述数据线DL产生电流脉冲信号I₁，所述晶体管N₂对所述数据线DLB产生电流脉冲信号I₂，其中，I₁≠I₂。

作为优选，所述平衡电路包括两个NMOS晶体管N₇和N₈，所述晶体管N₇的漏极连接于所述数据线DL，所述晶体管N₇的源极接地，所述晶体管N₈漏极连接于所述数据线DLB，所述晶体管N₈的源极接地，

作用于所述晶体管N₇和N₈的控制信号PRE分别从所述晶体管N₇和N₈的栅极输入，

在保持阶段，所述控制信号PRE为高电平，所述数据线DL通过所述晶体管N₇放电到地，所述数据线DLB通过所述晶体管N₈放电到地，

在读取阶段，所述控制信号PRE下降到低电平，所述晶体管N₇和所述晶体管N₈关断。

作为优选，所述第二级电流锁存灵敏放大器包括三个NMOS晶体管N₅、N₆、N₁₀，三个PMOS晶体管P₇、P₈、P₉，

所述晶体管P₉的源极连接于电源的+端，所述晶体管P₉的漏极连接于所述晶体管P₇的源端与所述晶体管P₈的源端之间，

控制信号GEN从所述晶体管P₉的栅极输入，

所述晶体管P₇的源极和所述晶体管P₈的源极相连，

所述晶体管P₇的源极连接于所述晶体管P₉的漏极，所述晶体管P₇的漏极连接于所述晶体管N₅的漏极，所述晶体管P₇的漏极与所述晶体管N₅的漏极之间连接有第Ⅰ反相器，所述第Ⅰ反相器同时连接于所述晶体管P₈的栅极与所述晶体管N₆的栅极之间，所述晶体管P₇的栅极连接于所述晶体管P₈的漏极与所述晶体管N₆的漏极之间，所述晶体管N₅的源极连接于所述数据线DL，

所述晶体管P₈的源极连接于所述晶体管P₉的漏极，所述晶体管P₈的漏极连接于所述晶体管N₆的漏极，所述晶体管P₈的漏极与所述晶体管N₆的漏极之间连接有第Ⅱ反相器，所述第Ⅱ反相器同时连接于所述晶体管P₇的栅极与所述晶体管N₅的栅极之间，所述晶体管P₈的栅极连接于所述晶体管P₇的漏极与所述晶体管N₅的漏极之间，所述晶体管N₆的源极连接于所述数据线DLB，

所述晶体管N₁₀的源极连接于所述晶体管N₅的栅极和所述晶体管P₇的栅极，所述晶体管N₁₀的漏极连接于所述晶体管N₆的栅极和所述晶体管P₈的栅极，或者，

所述晶体管N₁₀的漏极连接于所述晶体管N₅的栅极和所述晶体管P₇的栅极，所述晶体管N₁₀的源极连接于所述晶体管N₆的栅极和所述晶体管P₈的栅极，

控制信号GEN从所述晶体管N₁₀的栅极输入，

在保持阶段，所述控制信号GEN保持高电平，所述晶体管P₉被关闭，所述第二级电流锁存灵敏放大器关断，

在读取阶段，所述控制信号GEN为低电平，所述晶体管P₉打开，所述第二级电流锁存灵敏放大器打开，所述第二级电流锁存灵敏放大器通过感应所述数据线DL和DLB上的电压差，锁存并放大信号到高低电平，并且，所述第二级电流锁存灵敏放大器通过后级驱动电路驱动输出。

作为优选，本发明提供的全电流灵敏放大器还包括，

补偿电路，利用所述第一级电流锁存灵敏放大器锁存的电位差信号保持所述数据线DL和DLB上的信号电平，使所述数据线DL和DLB上的信号电平不会受所述第二级灵敏放大器打开后产生的脉冲电流的影响，

所述补偿电路连接于所述第一级电流锁存灵敏放大器。

作为优选，所述补偿电路包括两个NMOS晶体管N₃和N₄，所述晶体管N₃的栅极连接于所述晶体管P₅的漏极与晶体管N₁的漏极之间，同时，所述晶体管N₃的栅极连接于所述晶体管N₉的源极或者漏极、所述晶体管P₆的栅极、所述晶体管N₂的栅极之间，所述晶体管N₃的漏极连接于所述数据线DL，所述N₃的源极接地，

所述晶体管N₄的栅极连接于所述晶体管P₆的漏极与晶体管N₂的漏极之间，同时，所述晶体管N₄的栅极连接于所述晶体管N₉的漏极或者源极、所述晶体管P₅的栅极、所述晶体管N₁的栅极之间，所述晶体管N₄的漏极连接于所述数据线DLB，所述晶体管N₄的源极接地，

在保持阶段，由于所述两个NMOS晶体管N₃和N₄的栅极放电到V_th，使得所述两个NMOS晶体管N₃和N₄处于关闭状态，

在读取阶段，由于所述第一级电流锁存灵敏放大器将位线上的电流差信号锁存，所述晶体管N₁和N₂的漏端放大到高低电平，使得所述晶体管N₃关闭，所述晶体管N₄开启，所述晶体管N₄对所述数据线DLB放电，或者，

使得所述晶体管N₄关闭，所述晶体管N₃开启，所述晶体管N₃对所述数据线DL放电。

本发明提供的全电流灵敏放大器的有益效果在于：

本发明提供的全电流灵敏放大器的第一级电流锁存灵敏放大器能够避免产生直流功耗；

本发明提供的带补偿电路的全电流灵敏放大器通过在全电流灵敏放大器上引入补偿电路解决器件间适配问题，从而提高全电流灵敏放大器的可靠性，进而优化读取单元的信息的速度。

附图说明

图1为本发明实施例提供的全电流灵敏放大器实施例一的电路原理图；

图2为本发明实施例提供的全电流灵敏放大器实施例二的电路原理图；

图3（a）为在引入阈值电压失配的条件后字线信号WL和控制信号CS的电压波形图；

图3（b）为在引入阈值电压失配的条件后采用本发明实施例一提供的全电流灵敏放大器的电路时数据线DL和DLB上的电压波形图；

图3（c）为在引入阈值电压失配的条件后采用本发明实施例二提供的全电流灵敏放大器的电路时数据线DL和DLB上的电压波形图；

图4（a）为引入失配前采用本发明实施例一提供的全电流灵敏放大器输出电压波形图；

图4（b）为引入失配后采用本发明实施例一提供的全电流灵敏放大器输出电压波形图；

图4（c）为引入失配前采用本发明实施例二提供的全电流灵敏放大器输出电压波形图；

图4（d）为引入失配后采用本发明实施例二提供的全电流灵敏放大器输出电压波形图。

具体实施方式

为了深入了解本发明，下面结合附图及具体实施例对本发明进行详细说明。

实施例一

参见附图1，本发明提供的全电流灵敏放大器包括，

（1）预充电电路1，用于在保持状态下对位线进行预充电并在读写状态下切断充电路径。

其中，预充电电路包括两个PMOS晶体管P₁和P₂，晶体管P₁的源极连接于电源的+端，晶体管P₁的漏极连接于位线BL，晶体管P₂的源极连接于电源的+端，晶体管P₂的漏极连接于位线BLB，

预充电控制信号WE分别从晶体管P₁和P₂的栅端输入，

当预充电控制信号WE由高电平变为低电平时，预充电电路对位线BL和位线BLB充电，

当预充电控制信号WE由低电平变为高电平时，预充电电路停止对位线BL和位线BLB充电。

（2）存储单元阵列2，用于写入数据和读取数据，

其中，存储单元阵列中的存储单元是具有差分输入、输出的任意结构。控制信号字线向存储单元阵列中的存储单元输入。

（3）第一级电流锁存灵敏放大器3，用于感应并放大位线上的电流差，并且，通过锁存电流差信号转化为高低电平，同时在第二级电流锁存灵敏放大器的数据线上产生脉冲电流。

其中，第一级电流锁存灵敏放大器包括数据线DL和DLB，三个NMOS晶体管N₁、N₂和N₉，四个PMOS晶体管P₃、P₄、P₅和P₆，晶体管P₃的源极连接于位线BL，晶体管P₃的漏极连接于晶体管P₅的源极，晶体管P₄的源极连接于位线BLB，晶体管P₄的漏极连接于晶体管P₆的源极，晶体管P₃的栅极和晶体管P₄的栅极相连，晶体管P₅、P₆和N_1、N--₂之间交叉耦合连接，晶体管N₉的栅极连接于晶体管P₃的栅极与晶体管P₄的栅极之间，

晶体管N₉的源极连接于晶体管P₅的栅极，晶体管N₉的漏极连接于晶体管P₆的栅极，或者，

晶体管N₉的漏极连接于晶体管P₅的栅极，晶体管N₉的源极连接于晶体管P₆的栅极，

晶体管P₅的漏极连接于晶体管N₁的漏极，晶体管N₁的源极连接于数据线DL，晶体管P₆漏极连接于晶体管N₂的漏极，晶体管N₂的源极连接于数据线DLB，

读取控制信号CS分别从晶体管P₃、P₄和N₉的栅极输入，

在保持阶段，第一级电流锁存灵敏放大器关闭，

在读取阶段，读取控制信号CS由高电平变为低电平，晶体管P₃和P₄打开，位线上的电流差通过交叉耦合连接的四个晶体管P₃、P₄、P₅和P₆在晶体管N₁的漏极和N₂的漏极转化为大的电压差，晶体管N₁对数据线DL产生电流脉冲信号I₁，晶体管N₂对数据线DLB产生电流脉冲信号I₂，其中，I₁≠I₂。

（4）平衡电路5，用于平衡数据线DL和DLB上的电平。

其中，平衡电路包括两个NMOS晶体管N₇和N₈，晶体管N₇的漏极连接于数据线DL，晶体管N₇的源极接地，晶体管N₈漏极连接于数据线DLB，晶体管N₈的源极接地，

作用于晶体管N₇和N₈的控制信号PRE分别从晶体管N₇和N₈的栅极输入，

在保持阶段，控制信号PRE为高电平，数据线DL通过晶体管N₇放电到地，数据线DLB通过晶体管N₈放电到地，

在读取阶段，控制信号PRE下降到低电平，晶体管N₇和晶体管N₈关断。

（5）第二级电流锁存灵敏放大器6，用于感应数据线DL和DLB上的电流差，并且将电流差进行放大，最后将输出放大到高低电平，

其中，第二级电流锁存灵敏放大器包括三个NMOS晶体管N₅、N₆、N₁₀，三个PMOS晶体管P₇、P₈、P₉，

晶体管P₉的源极连接于电源的+端，晶体管P₉的漏极连接于晶体管P₇的源端与晶体管P₈的源端之间，

控制信号GEN从晶体管P₉的栅极输入，

晶体管P₇的源极和晶体管P₈的源极相连，

晶体管P₇的源极连接于晶体管P₉的漏极，晶体管P₇的漏极连接于晶体管N₅的漏极，晶体管P₇的漏极与晶体管N₅的漏极之间连接有第Ⅰ反相器7，第Ⅰ反相器7同时连接于晶体管P₈的栅极与晶体管N₆的栅极之间，晶体管P₇的栅极连接于晶体管P₈的漏极与晶体管N₆的漏极之间，晶体管N₅的源极连接于数据线DL，

晶体管P₈的源极连接于晶体管P₉的漏极，晶体管P₈的漏极连接于晶体管N₆的漏极，晶体管P₈的漏极与晶体管N₆的漏极之间连接有第Ⅱ反相器8，第Ⅱ反相器8同时连接于晶体管P₇的栅极与晶体管N₅的栅极之间，晶体管P₈的栅极连接于晶体管P₇的漏极与晶体管N₅的漏极之间，晶体管N₆的源极连接于数据线DLB，

晶体管N₁₀的源极连接于晶体管N₅的栅极和晶体管P₇的栅极，晶体管N₁₀的漏极连接于晶体管N₆的栅极和晶体管P₈的栅极，或者，

晶体管N₁₀的漏极连接于晶体管N₅的栅极和晶体管P₇的栅极，晶体管N₁₀的源极连接于晶体管N₆的栅极和晶体管P₈的栅极，

控制信号GEN从晶体管N₁₀的栅极输入，

在保持阶段，控制信号GEN保持高电平，晶体管P₉被关闭，第二级电流锁存灵敏放大器关断，

在读取阶段，控制信号GEN为低电平，晶体管P₉打开，第二级电流锁存灵敏放大器打开，第二级电流锁存灵敏放大器通过感应数据线DL和DLB上的电压差，锁存并放大信号到高低电平，并且，第二级电流锁存灵敏放大器通过后级驱动电路驱动输出。

本发明实施例一提供的全电流灵敏放大器的第一级电流锁存灵敏放大器3能够感应并放大位线上的电流差，并且，通过锁存电流差信号转化为高低电平，同时在第二级电流锁存灵敏放大器6的数据线上产生脉冲电流，不会产生直流电流，第二级电流锁存灵敏放大器6感应该脉冲电流的电流差后在进行放大，之后，将输出放大到高低电平，从而避免产生直流功耗。

实施例二

参见附图2，本发明提供的带补偿电路的全电流灵敏放大器除包括实施一的电路结构外，还包括，

补偿电路4，利用第一级电流锁存灵敏放大器3锁存的电位差信号保持数据线DL和DLB上的信号电平。

其中，补偿电路4包括两个NMOS晶体管N₃和N₄，晶体管N₃的栅极连接于晶体管P₅的漏极与晶体管N₁的漏极之间，同时，晶体管N₃的栅极连接于晶体管N₉的源极或者漏极、晶体管P₆的栅极、晶体管N₂的栅极之间，晶体管N₃的漏极连接于数据线DL，N₃的源极接地，

晶体管N₄的栅极连接于晶体管P₆的漏极与晶体管N₂的漏极之间，同时，晶体管N₄的栅极连接于晶体管N₉的漏极或者源极、晶体管P₅的栅极、晶体管N₁的栅极之间，晶体管N₄的漏极连接于数据线DLB，晶体管N₄的源极接地，

在保持阶段，由于两个NMOS晶体管N₃和N₄的栅极放电到V_th，使得两个NMOS晶体管N₃和N₄处于关闭状态，

在读取阶段，由于第一级电流锁存灵敏放大器将位线上的电流差信号锁存，晶体管N₁和N₂的漏端放大到高低电平，使得晶体管N₃关闭，晶体管N₄开启，晶体管N₄对数据线DLB放电，或者，

使得晶体管N₄关闭，晶体管N₃开启，晶体管N₃对数据线DL放电。

本发明实施例一提供的全电流灵敏放大器的第二级电流锁存灵敏放大器6产生的脉冲电流的方向和第一级电流锁存灵敏放大器3产生的脉冲电流方向相反，会使得器件间的失配问题更加严重，从而给使该全电流灵敏放大器的可靠性降低。

参见附图3（a）、附图3（b）和附图3（c），在对晶体管N5和N6引入阈值电压误差为100mV的条件下，本发明实施例一提供的全电流灵敏放大器的数据线DL和DLB的电压差的正负发生变化，而本发明实施例二提供的带补偿电路的全电流灵敏放大器的数据线DL和DLB的电压差的正负始终保持一致。

参见附图4（a）、附图4（b）、附图4（c）、和附图4（d），在对晶体管N₅和N₆引入阈值电压误差为100mV的条件下，采用本发明实施例一提供的全电流灵敏放大器的输出信号产生了错误，而采用本发明实施例二提供的带补偿电路的全电流灵敏放大器的输出信号则仍然正确。

从而，本发明实施例二提供的带补偿电路的全电流灵敏放大器能够提高全电流灵敏放大器的可靠性，进而优化读取单元的信息的速度。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种全电流灵敏放大器，其特征在于，包括，

预充电电路，用于在保持状态下对位线进行预充电并在读写状态下切断充电路径；

存储单元阵列，用于写入数据和读取数据；

第一级电流锁存灵敏放大器，包括数据线DL和DLB，用于感应并放大位线上的电流差，并且，通过锁存电流差信号转化为高低电平，同时在第二级电流锁存灵敏放大器的数据线上产生脉冲电流；

平衡电路，用于平衡所述数据线DL和DLB上的电平；

第二级电流锁存灵敏放大器，用于感应所述数据线DL和DLB上的电流差，并且将所述电流差进行放大，最后将输出放大到高低电平；

所述预充电电路和所述存储单元阵列分别连接于位线，所述第一级电流锁存灵敏放大器的一端连接于位线，所述第一级电流锁存灵敏放大器的数据线上DL和DLB上还连有所述平衡电路和所述第二级电流锁存灵敏放大器。

2.根据权利要求1所述的放大器，其特征在于，所述预充电电路包括两个PMOS晶体管P₁和P₂，所述晶体管P₁的源极连接于电源的+端，所述晶体管P₁的漏极连接于位线BL，所述晶体管P₂的源极连接于电源的+端，所述晶体管P₂的漏极连接于位线BLB，

预充电控制信号WE分别从所述晶体管P₁和P₂的栅端输入，

当所述预充电控制信号WE由高电平变为低电平时，所述预充电电路对位线BL和位线BLB充电，

当所述预充电控制信号WE由低电平变为高电平时，所述预充电电路停止对位线BL和位线BLB充电。

3.根据权利要求1所述的放大器，其特征在于，所述存储单元阵列中的存储单元是具有差分输入、输出的任意结构。

4.根据权利要求3所述的放大器，其特征在于，控制信号字线向所述存储单元阵列中的存储单元输入。

5.根据权利要求1所述的放大器，其特征在于，所述第一级电流锁存灵敏放大器还包括三个NMOS晶体管N₁、N₂和N₉，四个PMOS晶体管P₃、P₄、P₅和P₆，所述晶体管P₃的源极连接于位线BL，所述晶体管P₃的漏极连接于所述晶体管P₅的源极，所述晶体管P₄的源极连接于位线BLB，所述晶体管P₄的漏极连接于所述晶体管P₆的源极，所述晶体管P₃的栅极和所述晶体管P₄的栅极相连，所述晶体管P₅、P₆和N₁、N--₂之间交叉耦合连接，所述晶体管N₉的栅极连接于所述晶体管P₃的栅极与所述晶体管P₄的栅极之间，

所述晶体管N₉的源极连接于所述晶体管P₅的栅极，所述晶体管N₉的漏极连接于所述晶体管P₆的栅极，或者，

所述晶体管N₉的漏极连接于所述晶体管P₅的栅极，所述晶体管N₉的源极连接于所述晶体管P₆的栅极，

所述晶体管P₅的漏极连接于所述晶体管N₁的漏极，所述晶体管N₁的源极连接于所述数据线DL，所述晶体管P₆漏极连接于所述晶体管N₂的漏极，所述晶体管N₂的源极连接于所述数据线DLB，

读取控制信号CS分别从所述晶体管P₃、P₄和N₉的栅极输入，

在保持阶段，所述第一级电流锁存灵敏放大器关闭，

在读取阶段，读取控制信号CS由高电平变为低电平，晶体管P₃和P₄打开，位线上的电流差通过交叉耦合连接的所述四个晶体管P₃、P₄、P₅和P₆在所述晶体管N₁的漏极和N₂的漏极转化为大的电压差，所述晶体管N₁对所述数据线DL产生电流脉冲信号I₁，所述晶体管N₂对所述数据线DLB产生电流脉冲信号I₂，其中，I₁≠I₂。

6.根据权利要求1所述的放大器，其特征在于，所述平衡电路包括两个NMOS晶体管N₇和N₈，所述晶体管N₇的漏极连接于所述数据线DL，所述晶体管N₇的源极接地，所述晶体管N₈漏极连接于所述数据线DLB，所述晶体管N₈的源极接地，

作用于所述晶体管N₇和N₈的控制信号PRE分别从所述晶体管N₇和N₈的栅极输入，

在保持阶段，所述控制信号PRE为高电平，所述数据线DL通过所述晶体管N₇放电到地，所述数据线DLB通过所述晶体管N₈放电到地，

在读取阶段，所述控制信号PRE下降到低电平，所述晶体管N₇和所述晶体管N₈关断。

7.根据权利要求1所述的放大器，其特征在于，所述第二级电流锁存灵敏放大器包括三个NMOS晶体管N₅、N₆、N₁₀，三个PMOS晶体管P₇、P₈、P₉，

所述晶体管P₉的源极连接于电源的+端，所述晶体管P₉的漏极连接于所述晶体管P₇的源端与所述晶体管P₈的源端之间，

控制信号GEN从所述晶体管P₉的栅极输入，

所述晶体管P₇的源极和所述晶体管P₈的源极相连，

所述晶体管P₇的源极连接于所述晶体管P₉的漏极，所述晶体管P₇的漏极连接于所述晶体管N₅的漏极，所述晶体管P₇的漏极与所述晶体管N₅的漏极之间连接有第Ⅰ反相器，所述第Ⅰ反相器同时连接于所述晶体管P₈的栅极与所述晶体管N₆的栅极之间，所述晶体管P₇的栅极连接于所述晶体管P₈的漏极与所述晶体管N₆的漏极之间，所述晶体管N₅的源极连接于所述数据线DL，

所述晶体管P₈的源极连接于所述晶体管P₉的漏极，所述晶体管P₈的漏极连接于所述晶体管N₆的漏极，所述晶体管P₈的漏极与所述晶体管N₆的漏极之间连接有第Ⅱ反相器，所述第Ⅱ反相器同时连接于所述晶体管P₇的栅极与所述晶体管N₅的栅极之间，所述晶体管P₈的栅极连接于所述晶体管P₇的漏极与所述晶体管N₅的漏极之间，所述晶体管N₆的源极连接于所述数据线DLB，

所述晶体管N₁₀的源极连接于所述晶体管N₅的栅极和所述晶体管P₇的栅极，所述晶体管N₁₀的漏极连接于所述晶体管N₆的栅极和所述晶体管P₈的栅极，或者，

所述晶体管N₁₀的漏极连接于所述晶体管N₅的栅极和所述晶体管P₇的栅极，所述晶体管N₁₀的源极连接于所述晶体管N₆的栅极和所述晶体管P₈的栅极，

控制信号GEN从所述晶体管N₁₀的栅极输入，

在保持阶段，所述控制信号GEN保持高电平，所述晶体管P₉被关闭，所述第二级电流锁存灵敏放大器关断，

在读取阶段，所述控制信号GEN为低电平，所述晶体管P₉打开，所述第二级电流锁存灵敏放大器打开，所述第二级电流锁存灵敏放大器通过感应所述数据线DL和DLB上的电压差，锁存并放大信号到高低电平，并且，所述第二级电流锁存灵敏放大器通过后级驱动电路驱动输出。

8.根据权利要求1所述的放大器，其特征在于，还包括，

补偿电路，利用所述第一级电流锁存灵敏放大器锁存的电位差信号保持所述数据线DL和DLB上的信号电平，使所述数据线DL和DLB上的信号电平不会受所述第二级灵敏放大器打开后产生的脉冲电流的影响，

所述补偿电路连接于所述第一级电流锁存灵敏放大器。

9.根据权利要求8所述的放大器，其特征在于，所述补偿电路包括两个NMOS晶体管N₃和N₄，所述晶体管N₃的栅极连接于所述晶体管P₅的漏极与晶体管N₁的漏极之间，同时，所述晶体管N₃的栅极连接于所述晶体管N₉的源极或者漏极、所述晶体管P₆的栅极、所述晶体管N₂的栅极之间，所述晶体管N₃的漏极连接于所述数据线DL，所述N₃的源极接地，

所述晶体管N₄的栅极连接于所述晶体管P₆的漏极与晶体管N₂的漏极之间，同时，所述晶体管N₄的栅极连接于所述晶体管N₉的漏极或者源极、所述晶体管P₅的栅极、所述晶体管N₁的栅极之间，所述晶体管N₄的漏极连接于所述数据线DLB，所述晶体管N₄的源极接地，

在保持阶段，由于所述两个NMOS晶体管N₃和N₄的栅极放电到V_th，使得所述两个NMOS晶体管N₃和N₄处于关闭状态，

在读取阶段，由于所述第一级电流锁存灵敏放大器将位线上的电流差信号锁存，所述晶体管N₁和N₂的漏端放大到高低电平，使得所述晶体管N₃关闭，所述晶体管N₄开启，所述晶体管N₄对所述数据线DLB放电，或者，

使得所述晶体管N₄关闭，所述晶体管N₃开启，所述晶体管N₃对所述数据线DL放电。

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