CN108282153A - 一种低电压双边放大的灵敏放大器电路 - Google Patents

一种低电压双边放大的灵敏放大器电路 Download PDF

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Abstract

本发明公开了一种低电压双边放大的灵敏放大器电路，该电路包含存储电路、主灵敏放大电路和预充电电路；存储电路其设有存储阵列；主灵敏放大电路检测与其连接的存储阵列的存储单元；主灵敏放大电路设有若干个PMOS晶体管和若干个NMOS晶体管；PMOS晶体管为自偏置连接，使PMOS晶体管和NMOS晶体管在预充电结束后处于饱和区；预充电电路将与其连接的主灵敏放大电路预充电到使该灵敏放大器电路平衡的电压点。本发明的灵敏放大器电路，不管读有电流存储单元还是无电流存储单元，都处于放大区域，可以使灵敏放大器电路的输出压差裕量都足够大，并且有较快的响应速度。

Description

一种低电压双边放大的灵敏放大器电路
技术领域
本发明涉及灵敏放大电路领域，特别涉及一种低电压双边放大的灵敏放大器电路。
背景技术
如图1所示，现有技术领域中的全差分灵敏放大电路中，当预充电结束时，Vout0＝Vout1＝Vcl0＝Vcl1，NMOS晶体管N0和NMOS晶体管N1处于线性区，PMOS晶体管P0和PMOS晶体管P1处于饱和区。
当读无电流存储单元时，主要PMOS晶体管P0或PMOS晶体管P1起作用，PMOS晶体管P0的第一输出端out0、PMOS晶体管P1的第二输出端out1能快速分开；但当读有电流存储单元时，主要NMOS晶体管N0和NMOS晶体管N1起作用，第一输出端out0、第二输出端out1无法快速分开；所以导致灵敏放大器在读有电流存储单元时，响应速度慢，同时第一输出端out0、第二输出端out1之间的压差小，对后级的锁存器要求更高。
发明内容
本发明的目的是提供一种低电压双边放大的灵敏放大器电路，其通过设置开关的启闭将作负载电阻用的PMOS晶体管改成自偏置连接，并将主灵敏放大电路的支路电源不直接接原总放大电路电源，使得本发明不管读有电流存储单元还是无电流存储单元，都有较大的跨导，灵敏放大电路能快速响应并在较短时间内得到较大的裕量。
为了达到上述目的，本发明提供了一种低电压双边放大的灵敏放大器电路，其包含：
存储电路，其设有存储阵列；
主灵敏放大电路，其检测与其连接的所述存储阵列的存储单元；所述主灵敏放大电路设有若干个PMOS晶体管和若干个NMOS晶体管；所述PMOS晶体管设为自偏置连接，使所述PMOS晶体管和所述NMOS晶体管在预充电结束后均处于饱和区；
预充电电路，其将与其连接的所述主灵敏放大电路预充电到使该灵敏放大器电路平衡的电压点。
优选地，所述若干个PMOS晶体管至少包含相互对称的第一PMOS晶体管和第二PMOS晶体管；所述主灵敏放大电路至少包含第一开关和第二开关，该两个开关中的任意一个打开，则另外一个关闭，使所述第一PMOS晶体管或所述第二PMOS晶体管设置成自偏置连接方式。
优选地，所述若干个NMOS晶体管至少包含相互对称的第一NMOS晶体管和第二NMOS晶体管；所述主灵敏放大电路至少还包含第三开关和第四开关，该两个开关中的任意一个开关的两端分别与第一NMOS晶体管的源极和第二NMOS晶体管的源极连接，则另外一个开关的两端分别与第一NMOS晶体管的漏极和第二NMOS晶体管的漏极连接；第三开关和第四开关在预充电阶段时关闭，在灵敏放大阶段时打开。
优选地，所述主灵敏放大电路还包含第五开关和第六开关，该两个开关中的任意一个开关打开，则另外一个关闭，使该主灵敏放大电路读取对应的存储阵列。
优选地，所述主灵敏放大电路作为支路的输入电源VDDR不直接接灵敏放大器电路总电路的电源VDD，该支路电源VDDR由电荷泵或低压差线性稳压器产生。
优选地，当所述预充电电路在预充电时，满足条件：Vout0＝Vout1＝VDDR-VthP，VDDR>Vcl0+VthP0+VdsatN0，使预充电结束后的第一NMOS晶体管、第二NMOS晶体管、第一PMOS晶体管和第二PMOS晶体管均处于饱和区；其中，Vout0表示第一PMOS晶体管的第一输出端的电压，Vout1表示第二PMOS晶体管的第二输出端的电压，Vcl0表示第一NMOS晶体管的第三输出端的电压，VthP0表示第一PMOS晶体管的阈值电压，VthP表示PMOS晶体管的阈值电压，VdsatN0表示第一NMOS晶体管的饱和电压。
优选地，所述灵敏放大器电路还包含第三PMOS晶体管和第四PMOS晶体管；当所述灵敏放大电路处于预充电阶段时，所述预充电电路对第一NMOS晶体管的第三输出端和所述第二NMOS晶体管的第四输出端进行预充电，且第四开关和第三开关关闭，使所述灵敏放大器电路达到平衡；在预充电阶段结束前将第三PMOS晶体管和第四PMOS晶体管打开，使第一NMOS晶体管和第二NMOS晶体管进入饱和区。
优选地，当所述预充电阶段结束时，将预充电电路关闭，同时第三开关和第四开关打开，进入灵敏放大阶段；所述灵敏放大阶段为：所述第一PMOS晶体管或者第二PMOS晶体管设置为自偏置接法，该设为自偏置接法的PMOS晶体管的输出端的电位维持不变；读取电流存储单元，与设置为自偏置接法的PMOS晶体管对应的NMOS晶体管的电流大于或小于该PMOS晶体管的电流，该PMOS晶体管或该对应的NMOS晶体管处于饱和区，该PMOS晶体管的输出电压下降或上升，使第一PMOS晶体管的输出端和第二PMOS晶体管的输出端建立压差。
优选地，当处于锁存阶段时，所述主灵敏放大电路的锁存器根据第一PMOS晶体管的输出端电压和第二PMOS晶体管的输出端电压进行锁存数据，所述锁存器放大后并输出锁存结果。
优选地，所述灵敏放大器电路是完全对称的；所述主灵敏放大电路通过列解码电路与所述存储阵列连接。
与现有技术相比，本发明的有益效果为：本发明的灵敏放大器电路在读0或1都处于放大区域，可增大灵敏放大器电路的输出电压差余量，且本发明的灵敏放大器电路可以使不管读有电流存储单元还是无电流存储单元的输出压差裕量都足够大，都有较快的响应速度，解决了现有技术中的读有电流存储单元响应慢、裕量小的问题。
附图说明
图1传统灵敏放大器电路；
图2本发明的灵敏放大器电路；
图3本发明读有电流存储单元和无电流存储单元的输出压差裕量示意图。
具体实施方式
本发明提供了一种低电压双边放大的灵敏放大器电路，为了使本发明更加明显易懂，以下结合附图和具体实施方式对本发明做进一步说明。
如图2所示，本发明的低电压双边放大的灵敏放大器电路是完全对称的，主要包含主灵敏放大电路、预充电电路、列解码电路(如图2所示的列解码电路0和列解码电路1)和存储电路(如图2所示的存储阵列0和存储阵列1)。
本发明的灵敏放大器电路主要用于读存储阵列0或存储阵列1，即检测被选中存储阵列中的被选中的存储单元是“0”还是“1”。其中，本发明的灵敏放大电路分三个工作阶段，分别为预充电阶段、灵敏放大阶段和锁存阶段。
主灵敏放大电路包含2个NMOS晶体管(即N沟道增强型MOS管)，分别为第一NMOS晶体管N0、第二NMOS晶体管N1。
该主灵敏放大电路还包含4个PMOS晶体管(即P沟道增强型MOS管)，分别为第一PMOS晶体管P0、第二PMOS晶体管P1、第三PMOS晶体管P2和第四PMOS晶体管P3。
该主灵敏放大电路还包含6个开关，分别为开关S0、开关S1、开关S2、开关S3、开关S4和开关S5。
其中，开关S0和开关S1相互串联，且开关S0与第一NMOS晶体管N0的漏极连接以及开关S1与第二NMOS晶体管N1的漏极连接。开关S2的两端分别与第一NMOS晶体管N0的漏级和第二NMOS晶体管N1的漏极连接，开关S3的两端分别与第一NMOS晶体管N0的源极和第二NMOS晶体管N1的源极连接。
开关S4和开关S5相互串联；开关S4一端与第一PMOS晶体管P0的源极连接，另一端与第一PMOS晶体管P0的栅极连接，以及开关S5的一端与第二PMOS晶体管P1的源极连接，另一端与第二PMOS晶体管P1的栅极连接。
本发明可通过开关S4和开关S5的控制将作为负载电阻用的第一PMOS晶体管P0或第二PMOS晶体管P1改成自偏置连接方法。其中，开关S4和开关S5中的其中任意一个打开，则另外一个关闭。
示例地，当读存储阵列0时，开关S4打开，开关S5关闭，将第二PMOS晶体管P1接成自偏置方式，第一PMOS晶体管P0作为第二PMOS晶体管P1的镜像管。
当读存储阵列1时，开关S4关闭，开关S5打开，将第一PMOS晶体管P0接成自偏置方式，第二PMOS晶体管P1作为第一PMOS晶体管P0的镜像管。
开关S0和开关S1中的其中一个打开，则另外一个关闭。例如，当读存储阵列0时，开关S0打开，开关S1关闭；或者，当读存储阵列1时，开关S0关闭，开关S1打开。
开关S2和开关S3在预充电阶段时关闭，但是在灵敏放大阶段时打开。
本发明的灵敏放大器电路总电路的电压为VDD，本发明不仅将作负载电阻用的PMOS晶体管改成自偏置连接，并将主灵敏放大电路的支路电源改成VDDR，该支路输入电源电压VDDR不直接连接VDD，且该电压VDDR由电荷泵(pump)或低压差线性稳压器(LDO，lowdropout regulator)产生。
在预充电电路在预充电时，要求Vout0＝Vout1＝VDDR-VthP，VDDR>Vcl0+VthP0+VdsatN0，其中，Vout0表示第一PMOS晶体管P0的第一输出端out0的电压，Vout1表示第二PMOS晶体管P1的第二输出端out1的电压，Vcl0表示第一NMOS晶体管N0的第三输出端cl0的电压，VthP0表示第一PMOS晶体管P0的阈值电压，VthP表示PMOS晶体管的阈值电压，VdsatN0表示第一NMOS晶体管N0的饱和电压。
这样能确保预充电结束后第一NMOS晶体管N0、第二NMOS晶体管N1处于饱和区，同时第一PMOS晶体管P0、第二PMOS晶体管P1也处于饱和区，无论读“0”还是读“1”，都能得到较大的增益；且使第一PMOS晶体管P0的第一输出端out0和第二PMOS晶体管P1的第二输出端out1能较快的获得压差，再由锁存器进一步放大，输出“0”或“1”。即不管读有电流存储单元还是无电流存储单元，都有较大的跨导，灵敏放大电路能快速响应并在较短时间内得到较大的裕量，如图3所示，其中横坐标为响应时间，纵坐标为输出压差。
其中，由于当低电压应用时VDD可能小于Vcl0+VthP0+VdsatN0，因此VDDR需要由电荷泵产生。当输入电源电压能确保大于Vcl0+VthP0+VdsatN0时，VDDR可以直接连接VDD。
本发明的灵敏放大电路的各个工作阶段具体如下：
当处于预充电阶段时，通过预充电电路将第一NMOS晶体管N0的第三输出端cl0和第二NMOS晶体管N1的第四输出端cl1预充电到一定的电压点，此时开关S3和开关S2关闭，使灵敏放大器电路(SA)左右两边达到平衡。在预充电阶段结束前(在预充电阶段结束前约3nS)将第三PMOS晶体管P2和第四PMOS晶体管P3打开，使第一NMOS晶体管N0和第二NMOS晶体管N1进入饱和区。
(1)当预充电阶段结束时，预充电电路关闭，同时开关S2和开关S3打开，进入灵敏放大阶段。
(2)灵敏放大阶段：以读存储阵列0为例，第二PMOS晶体管P1设置为自偏置接法，第二PMOS晶体管P1的第二输出端out1电位基本维持不变。
当读有电流存储单元时，第一NMOS晶体管N0的电流大于第一PMOS晶体管P0的电流，并且第一NMOS晶体管N0处于饱和区，跨导很大，第一PMOS晶体管P0的第一输出电压Vout0迅速下降，即第一输出端out0和第二输出端out1快速建立压差。
而当读无电流存储单元时，第一NMOS晶体管N0的电流小于第一PMOS晶体管P0的电流，并且第一PMOS晶体管P0处于饱和区，跨导很大，第一输出电压Vout0迅速上升，同样第一输出端out0和第二输出端out1快速建立压差。
(3)当处于锁存阶段时，锁存器根据第一输出电压Vout0和第二输出电压Vout1的电压关系锁存数据，锁存器进一步放大并输出锁存结果Dout。当第一输出电压Vout0大于第二输出电压Vout1时，锁存结果Dout输出“0”；当第一输出电压Vout0小于第二输出电压Vout1时，锁存结果Dout输出“1”，完成读功能。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (10)

1.一种低电压双边放大的灵敏放大器电路，其特征在于，其包含：
存储电路，其设有存储阵列；
主灵敏放大电路，其检测与其连接的所述存储阵列的存储单元；所述主灵敏放大电路设有若干个PMOS晶体管和若干个NMOS晶体管；所述PMOS晶体管设为自偏置连接，使所述PMOS晶体管和所述NMOS晶体管在预充电结束后均处于饱和区；
预充电电路，其将与其连接的所述主灵敏放大电路预充电到使该灵敏放大器电路平衡的电压点。
2.如权利要求1所述的灵敏放大器电路，其特征在于，
所述若干个PMOS晶体管至少包含相互对称的第一PMOS晶体管(P0)和第二PMOS晶体管(P1)；
所述主灵敏放大电路至少包含第一开关和第二开关，该两个开关中的任意一个打开，则另外一个关闭，使所述第一PMOS晶体管(P0)或所述第二PMOS晶体管(P1)设置成自偏置连接方式。
3.如权利要求2所述的灵敏放大器电路，其特征在于，
所述若干个NMOS晶体管至少包含相互对称的第一NMOS晶体管(N0)和第二NMOS晶体管(N1)；
所述主灵敏放大电路还包含第三开关和第四开关，该两个开关中的任意一个开关的两端分别与第一NMOS晶体管(N0)的源极和第二NMOS晶体管(N1)的源极连接，则另外一个开关的两端分别与第一NMOS晶体管(N0)的漏极和第二NMOS晶体管(N1)的漏极连接；
第三开关和第四开关在预充电阶段时关闭，在灵敏放大阶段时打开。
4.如权利要求1～3任意一项所述的灵敏放大器电路，其特征在于，
所述主灵敏放大电路还包含第五开关和第六开关，该两个开关中的任意一个开关打开，则另外一个关闭，使该主灵敏放大电路读取对应的存储阵列。
5.如权利要求3所述的灵敏放大器电路，其特征在于，
所述主灵敏放大电路作为支路的输入电源VDDR不直接连接灵敏放大器电路总电路的电源VDD，该支路电源VDDR由电荷泵或低压差线性稳压器产生。
6.如权利要求5所述的灵敏放大器电路，其特征在于，
当所述预充电电路在预充电时，满足条件：Vout0＝Vout1＝VDDR-VthP，VDDR>Vcl0+VthP0+VdsatN0，使预充电结束后的第一NMOS晶体管(N0)、第二NMOS晶体管(N1)、第一PMOS晶体管(P0)和第二PMOS晶体管(P1)均处于饱和区；
其中，Vout0表示第一PMOS晶体管(P0)的第一输出端(out0)的电压，Vout1表示第二PMOS晶体管(P1)的第二输出端(out1)的电压，Vcl0表示第一NMOS晶体管(N0)的第三输出端(cl0)的电压，VthP0表示第一PMOS晶体管(P0)的阈值电压，VthP表示PMOS晶体管的阈值电压，VdsatN0表示第一NMOS晶体管(N0)的饱和电压。
7.如权利要求3或5或6所述的灵敏放大器电路，其特征在于，
所述灵敏放大器电路还包含第三PMOS晶体管(P2)和第四PMOS晶体管(P3)；
当所述灵敏放大电路处于预充电阶段时，所述预充电电路对第一NMOS晶体管(N0)的第三输出端(cl0)和所述第二NMOS晶体管(N1)的第四输出端(cl1)进行预充电，且第四开关和第三开关关闭，使所述灵敏放大器电路达到平衡；
在预充电阶段结束前将第三PMOS晶体管(P2)和第四PMOS晶体管(P3)打开，使第一NMOS晶体管(N0)和第二NMOS晶体管(N1)进入饱和区。
8.如权利要求7所述的灵敏放大器电路，其特征在于，
当所述预充电阶段结束时，将预充电电路关闭，同时第三开关和第四开关打开，进入灵敏放大阶段；
所述灵敏放大阶段为：所述第一PMOS晶体管(P0)或者第二PMOS晶体管(P1)设置为自偏置接法，该设为自偏置接法的PMOS晶体管的输出端的电位维持不变；读取电流存储单元，与设置为自偏置接法的PMOS晶体管对应的NMOS晶体管的电流大于或小于该PMOS晶体管的电流，该PMOS晶体管或该对应的NMOS晶体管处于饱和区，该PMOS晶体管的输出电压下降或上升，使第一PMOS晶体管(P0)的输出端和第二PMOS晶体管(P1)的输出端建立压差。
9.如权利要求2或3或5或6或8所述的灵敏放大器电路，其特征在于，
当处于锁存阶段时，所述主灵敏放大电路的锁存器根据第一PMOS晶体管(P0)的输出端电压和第二PMOS晶体管(P1)的输出端电压进行锁存数据，所述锁存器放大后并输出锁存结果。
10.如权利要求1所述的灵敏放大器电路，其特征在于，
所述灵敏放大器电路是完全对称的；
所述主灵敏放大电路通过列解码电路与所述存储阵列连接。
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