CN106205664A - 存储器读写传输门管控电路 - Google Patents

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Abstract

本发明涉及一种存储器读写传输门管控电路，包括数据输入电路、第一开关组件、第二开关组件、灵敏放大器和预充电电路，数据输入电路连接第一开关组件和第二开关组件，第一开关组件和第二开关组件连接灵敏放大器，并分别用于连接存储器的第一读写端口和第二读写端口。预充电电路连接第一开关组件和第二开关组件。利用输入的数据信号和读写使能信号的逻辑进行管控处理，只需接收读写使能信号和充电使能信号两路外部信号，同时还可以减少预充电电路的数量，能有效节省存储器的中央管控电路的逻辑处理和大驱动电路的使用，减小了存储器体积。

Description

存储器读写传输门管控电路
技术领域
本发明涉及数据读写技术领域，特别是涉及一种存储器读写传输门管控电路。
背景技术
存储器(Memory)是现代信息技术中用于保存信息的记忆设备，根据控制器指定的位置存入和取出信息。存储器是计算机系统不可缺少的一部分，计算机中全部信息，包括输入的原始数据、计算机程序、中间运行结果和最终运行结果都保存在存储器中。
传统的存储器电路如图1所示，当读写开始时，信号BLPB＝1，关断预充电电路101对BL0/BLB0的充电。写操作时，YW＝1，打开MN0和MN1，使WBL连接到BL0，WBLB连接到BLB0。YRB＝1，保持MP0和MP1的关断。当DI＝0时，BL0为0，BLB0＝VD-Vth，把数据0写到存储阵列的单元中。当DI＝1时，BL0为VD-Vth，BLB0为0，把数据1写到存储阵列的单元中，写操作时预充电电路101需要关闭。读操作时，YW＝0，关断MN0和MN1。YRB＝0，打开MP0和MP1，使BL0连接到RBL，BLB0连接到RBLB。RBLPB＝1，关断预充电电路102。相应存储阵列的单元通过下拉BL0或者BLB0，将下拉的电压传输到RBL或者RBLB，最终通过Sense Amplifier(灵敏放大器)放大输出到DO，读操作时预充电电路101也需要关闭。
传统的存储器电路设置了两路预充电电路，以及四根信号线YW、YRB、BLPB、RBLPB，存储器需要中央管控电路的逻辑处理和大驱动电路的使用才能实现读写传输门的管控控制，导致存储器的面积大。
发明内容
基于此，有必要针对上述问题，提供一种可减小存储器面积的存储器读写传输门管控电路。
一种存储器读写传输门管控电路，包括数据输入电路、第一开关组件、第二开关组件、灵敏放大器和预充电电路，所述数据输入电路连接所述第一开关组件和所述第二开关组件，所述第一开关组件和所述第二开关组件连接所述灵敏放大器，并分别用于连接存储器的第一读写端口和第二读写端口；所述预充电电路连接所述第一开关组件和所述第二开关组件；
所述数据输入电路用于接收读写使能信号和数据信号，并在所述读写使能信号和所述数据信号均为第一类型电平时，输出第一电平信号至所述第一开关组件和所述第二开关组件；在所述读写使能信号为第一类型电平且所述数据信号为第二类型电平时，输出第二电平信号至所述第一开关组件和所述第二开关组件；以及在所述读写使能信号为第二类型电平时输出第三电平信号至所述第一开关组件和所述第二开关组件；
所述预充电电路用于接收充电使能信号，并在所述充电使能信号为第一类型电平时接入外部电源，并输出电压至所述第一开关组件和所述第二开关组件；
所述第一开关组件在接收到所述第一电平信号时使所述第一读写端口接地或者虚拟地；以及在接收到所述第二电平信号和所述第三电平信号时，使所述第一读写端口与所述灵敏放大器和所述预充电电路连通；
所述第二开关组件在接收到所述第二电平信号时使所述第二读写端口接地或者虚拟地；以及在接收到所述第一电平信号和所述第三电平信号时，使所述第二读写端口与所述灵敏放大器和所述预充电电路连通；
所述灵敏放大器用于对接收的信号进行放大后输出。
上述存储器读写传输门管控电路，利用输入的数据信号和读写使能信号的逻辑进行管控处理，只需接收读写使能信号和充电使能信号两路外部信号，同时还可以减少预充电电路的数量，能有效节省存储器的中央管控电路的逻辑处理和大驱动电路的使用，减小了存储器面积。
附图说明
图1为传统的存储器电路的原理图；
图2为一实施例中存储器读写传输门管控电路的结构示意图；
图3为一实施例中存储器读写传输门管控电路的原理图；
图4为一实施例中存储器读写传输门管控电路部分信号的波形图。
具体实施方式
在一个实施例中，一种存储器读写传输门管控电路，可适用于SRAM(StaticRandom Access Memory，静态随机存取存储器)、EDRAM(enhanced dynamic random accessmemory，增强动态随机存取存储器)等存储器。如图2所示，该电路包括数据输入电路110、第一开关组件120、第二开关组件130、灵敏放大器140和预充电电路150，数据输入电路110连接第一开关组件120和第二开关组件130，第一开关组件120和第二开关组件130连接灵敏放大器140，并分别用于连接存储器的第一读写端口BL0和第二读写端口BLB0；预充电电路150连接第一开关组件120和第二开关组件130。
数据输入电路110用于接收读写使能信号WENB和数据信号DI，并在读写使能信号WENB和数据信号DI均为第一类型电平时，输出第一电平信号至第一开关组件120和第二开关组件130；在读写使能信号WENB为第一类型电平且数据信号DI为第二类型电平时，输出第二电平信号至第一开关组件120和第二开关组件130；以及在读写使能信号WENB为第二类型电平时输出第三电平信号至第一开关组件120和第二开关组件130。
数据输入电路110根据读写使能信号WENB和数据信号DI的不同类型进行逻辑处理，输出不同的电平信号至第一开关组件120和第二开关组件130，以用作进行读写传输门管控操作。电平的类型包括高电平和低电平两种，本实施例中，第一类型电平为低电平，第二类型电平为高电平。可以理解，在其他实施例中，可以是第一类型电平为高电平，第二类型电平为低电平。
第一开关组件120在接收到第一电平信号时使第一读写端口BL0接地或者虚拟地；以及在接收到第二电平信号和第三电平信号时，使第一读写端口BL0与灵敏放大器140和预充电电路连通150。
第二开关组件130在接收到第二电平信号时使第二读写端口BLB0接地或者虚拟地；以及在接收到第一电平信号和第三电平信号时，使第二读写端口BLB0与灵敏放大器140和预充电电路150连通。
灵敏放大器140用于对接收的信号进行放大后输出。
预充电电路150用于接收充电使能信号RBLPB，并在充电使能信号RBLPB为第一类型电平时接入外部电源VD，并输出电压至第一开关组件120和第二开关组件130。同样以第一类型电平为低电平为为例，预充电电路150在充电使能信号RBLPB为低电平时输出电压，在充电使能信号RBLPB为高电平时关断，不输出电压。
具体地，用0表示低电平，用1表示高电平。进行写操作时，读写使能信号WENB＝0，充电使能信号RBLPB＝0。假如数据信号DI＝0，数据输入电路110输出第一电平信号至第一开关组件120和第二开关组件130。第一读写端口BL0通过第一开关组件120接地或者虚拟地，预充电电路150通过第二开关组件130连接第二读写端口BLB0，使第一读写端口BL0的电平被下拉到0，第二读写端口BLB0保持为高电平，这就使得存储器对应的存储单元写入0。
当写入数据信号DI＝1时，数据输入电路110输出第二电平信号至第一开关组件120和第二开关组件130。第二读写端口BLB0通过第二开关组件130接地，预充电电路150通过第一开关组件120连接第一读写端口BL0，使第二读写端口BLB0的电平被下拉到0，第一读写端口BL0保持为高电平，这就使得存储器对应的存储单元会写入1。
进行读操作时，读写使能信号WENB＝1，数据输入电路110输出第三电平信号至第一开关组件120和第二开关组件130，同时充电使能信号RBLPB＝1，预充电电路150关断。第一读写端口BL0和第二读写端口BLB0分别通过第一开关组件120和第二开关组件130与灵敏放大器140连通，存储器相应存储单元就会下拉第一读写端口BL0或者第二读写端口BLB0的电平，并通过第一开关组件120和第二开关组件130传输电压差，最终通过灵敏放大器140进行信号放大得到输出信号DO并输出。
上述存储器读写传输门管控电路，利用输入的数据信号DI和读写使能信号WENB的逻辑进行管控处理，只需接收读写使能信号WENB和充电使能信号RBLPB两路外部信号，同时还可以减少预充电电路150的数量，能有效节省存储器的中央管控电路的逻辑处理和大驱动电路的使用，节省芯片面积，减小了存储器面积。
在一个实施例中，如图3所示，数据输入电路110包括第一或非门器件NOR0、第二或非门器件NOR1和反相器INV0，第一或非门器件NOR0的第一输入端与反相器INV0的输入端连接，用于接收数据信号DI，反相器INV0的输出端连接第二或非门器件NOR1的第一输入端。第一或非门器件NOR0的第二输入端连接第二或非门器件NOR1的第二输入端，用于接收读写使能信号WENB。第一或非门器件INV0和第二或非门器件NOR1的输出端分别连接第一开关组件120和第二开关组件130。
第一或非门器件NOR0和第二或非门器件NOR1分别输出信号BLPG和信号BLBPG。具体地，当读写使能信号WENB＝0时，若数据信号DI＝0时，信号BLPG＝1，信号BLBPG＝0，即数据输入电路110输出第一电平信号具体为，第一或非门器件NOR0输出高电平和第二或非门器件NOR1输出低电平；若数据信号DI＝1，则信号BLPG＝0，信号BLBPG＝1，即数据输入电路110输出第二电平信号为，第一或非门器件NOR0输出低电平，第二或非门器件NOR1输出高电平。当读写使能信号WENB＝1时，不管数据信号DI是0还是1，信号BLPG和信号BLBPG都为0，即数据输入电路110输出第三电平信号为，第一或非门器件NOR0和第二或非门器件NOR1均输出低电平。
在一个实施例中，继续参照图3，第一开关组件120包括第一开关管MN0和第二开关管MP0，第一开关管MN0和第二开关管MP0的控制端均连接数据输入电路110，具体连接第一或非门器件NOR0的输出端，接收信号BLPG。第一开关管MN0和第二开关管MP0的第一端均连接第一读写端口BL0，第一开关管MN0的第二端连接接地端GND，第二开关管MP0的第二端连接灵敏放大器140和预充电电路150。
第一开关管MN0和第二开关管MP0的具体类型并不唯一，本实施例中，第一开关管MN0为N沟道MOS管，栅极作为第一开关管MN0的控制端，漏极作为第一开关管MN0的第一端，源极作为第一开关管MN0的第二端。第二开关管MP0为P沟道MOS管，栅极作为第二开关管MP0的控制端，漏极作为第二开关管MP0的第一端，源极作为第二开关管MP0的第二端。
进一步地，在一个实施例中，第二开关组件130包括第三开关管MN1和第四开关管MP1，第三开关管MN1和第四开关管MP1的控制端均连接数据输入电路110，具体连接第二或非门器件NOR1的输出端，接收信号BLBPG。第三开关管MN1和第四开关管MP1的第一端均连接第二读写端口BLB0，第三开关管MN1的第二端连接接地端GND，第四开关管MP1的第二端连接灵敏放大器140和预充电电路150。
第三开关管MN1和第四开关管MP1的具体类型并不唯一，本实施例中，第三开关管MN1为N沟道MOS管，栅极作为第三开关管MN1的控制端，漏极作为第三开关管MN1的第一端，源极作为第三开关管MN1的第二端。第四开关管MP1为P沟道MOS管，栅极作为第四开关管MP1的控制端，漏极作为第四开关管MP1的第一端，源极作为第四开关管MP1的第二端。
当信号BLPG＝1，信号BLBPG＝0时，第一开关管MN0和第四开关管MP1导通，第二开关管MP0和第三开关管MN1关断，第一读写端口BL0通过第一开关管MN0接地，预充电电路150通过第四开关管MP1连接到第二读写端口BLB0。第一读写端口BL0被很强的下拉到0，而第二读写端口BLB0通过第四开关管MP1的连接，很强地保持在电压VD，使得对应存储单元写入0。
当信号BLPG＝0，信号BLBPG＝1时，第一开关管MN0和第四开关管MP1关断，第二开关管MP0和第三开关管MN1导通，第二读写端口BLB0通过第三开关管MN1接地，预充电电路150通过第二开关管MP0连接到第一读写端口BL0。第二读写端口BLB0被很强的下拉到0，而第一读写端口BL0通过第二开关管MP0的连接，很强地保持在电压VD，使得对应存储单元写入1。
由于使用电源地直接驱动第一读写端口BL0和第二读写端口BLB0，不需要使用多个串联串联的N沟道MOS驱动，第一读写端口BL0和第二读写端口BLB0可进行强低电平和强高电平的写入，写能力更强，存储器无需使用大驱动电路进行驱动，更有效节省了芯片面积。
当信号BLPG和信号BLBPG都等于0时，第一开关管MN0和第三开关管MN1关断，第二开关管MP0和第四开关管MP1导通，同时由于充电使能信号RBLPB＝1，150预充电电路关断。存储器的相应存储单元下拉第一读写端口BL0或者第二读写端口BLB0，通过第二开关管MP0和第四开关管MP1将电压差传输到第二开关管MP0的第二端RBL和第四开关管MP1的第二端RBLB，最终通过灵敏放大器140放大得到输出信号DO并输出。
存储器读写传输门管控电路的相关开关管的开关状态如表1所示。图4所示为一实施例中存储器读写传输门管控电路进行写读写三个周期操作时，相关信号的波形图。
Read Write 0 Write 1 Standby
MN0 关 开 关 关
MP0 开 关 开 开
MN1 关 关 开 关
MP1 开 开 关 开
表1
在一个实施例中，如图3所示，预充电电路150包括第五开关管、第六开关管和第七开关管，第五开关管、第六开关管和第七开关管的控制端均用于接收充电使能信号RBLPB，第五开关管和第六开关管的第一端连接电源接入端，接入电压VD，第五开关管的第二端连接第一开关组件120，具体连接第二开关管MP0的第二端，第六开关管的第二端连接第二开关组件130，具体连接第四开关管MP1的第二端。第七开关管的第一端和第二端分别连接第一开关组件120和第二开关组件130，具体分别连接第二开关管MP0的第二端和第四开关管MP1的第二端。
第五开关管、第六开关管和第七开关管的具体类型并不唯一，本实施例中，第五开关管、第六开关管和第七开关管均为P沟道MOS管，且均栅极作为控制端，源极作为第一端，漏极作为第二端。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种存储器读写传输门管控电路，其特征在于，包括数据输入电路、第一开关组件、第二开关组件、灵敏放大器和预充电电路，所述数据输入电路连接所述第一开关组件和所述第二开关组件，所述第一开关组件和所述第二开关组件连接所述灵敏放大器，并分别用于连接存储器的第一读写端口和第二读写端口；所述预充电电路连接所述第一开关组件和所述第二开关组件；
所述数据输入电路用于接收读写使能信号和数据信号，并在所述读写使能信号和所述数据信号均为第一类型电平时，输出第一电平信号至所述第一开关组件和所述第二开关组件；在所述读写使能信号为第一类型电平且所述数据信号为第二类型电平时，输出第二电平信号至所述第一开关组件和所述第二开关组件；以及在所述读写使能信号为第二类型电平时输出第三电平信号至所述第一开关组件和所述第二开关组件；
所述预充电电路用于接收充电使能信号，并在所述充电使能信号为第一类型电平时接入外部电源，并输出电压至所述第一开关组件和所述第二开关组件；
所述第一开关组件在接收到所述第一电平信号时使所述第一读写端口接地或者虚拟地；以及在接收到所述第二电平信号和所述第三电平信号时，使所述第一读写端口与所述灵敏放大器和所述预充电电路连通；
所述第二开关组件在接收到所述第二电平信号时使所述第二读写端口接地或者虚拟地；以及在接收到所述第一电平信号和所述第三电平信号时，使所述第二读写端口与所述灵敏放大器和所述预充电电路连通；
所述灵敏放大器用于对接收的信号进行放大后输出。
2.根据权利要求1所述的存储器读写传输门管控电路，其特征在于，所述数据输入电路包括第一或非门器件、第二或非门器件和反相器，
所述第一或非门器件的第一输入端与所述反相器的输入端连接，用于接收所述数据信号；所述反相器的输出端连接所述第二或非门器件的第一输入端；所述第一或非门器件的第二输入端连接所述第二或非门器件的第二输入端，用于接收所述读写使能信号；所述第一或非门器件和所述第二或非门器件的输出端分别连接所述第一开关组件和所述第二开关组件。
3.根据权利要求1所述的存储器读写传输门管控电路，其特征在于，所述第一开关组件包括第一开关管和第二开关管，
所述第一开关管和所述第二开关管的控制端均连接所述数据输入电路，所述第一开关管和所述第二开关管的第一端均连接所述第一读写端口，所述第一开关管的第二端接地，所述第二开关管的第二端连接所述灵敏放大器和所述预充电电路。
4.根据权利要求3所述的存储器读写传输门管控电路，其特征在于，所述第一开关管为N沟道MOS管。
5.根据权利要求3所述的存储器读写传输门管控电路，其特征在于，所述第二开关管为P沟道MOS管。
6.根据权利要求1所述的存储器读写传输门管控电路，其特征在于，所述第二开关组件包括第三开关管和第四开关管，
所述第三开关管和所述第四开关管的控制端均连接所述数据输入电路，所述第三开关管和所述第四开关管的第一端均连接所述第二读写端口，所述第三开关管的第二端接地，所述第四开关管的第二端连接所述灵敏放大器和所述预充电电路。
7.根据权利要求6所述的存储器读写传输门管控电路，其特征在于，所述第三开关管为N沟道MOS管。
8.根据权利要求6所述的存储器读写传输门管控电路，其特征在于，所述第四开关管为P沟道MOS管。
9.根据权利要求1所述的存储器读写传输门管控电路，其特征在于，所述预充电电路包括第五开关管、第六开关管和第七开关管，
所述第五开关管、所述第六开关管和所述第七开关管的控制端均用于接收所述充电使能信号，所述第五开关管和所述第六开关管的第一端连接电源接入端，所述第五开关管的第二端连接所述第一开关组件，所述第六开关管的第二端连接所述第二开关组件，所述第七开关管的第一端和第二端分别连接所述第一开关组件和所述第二开关组件。
10.根据权利要求9所述的存储器读写传输门管控电路，其特征在于，所述第五开关管、所述第六开关管和所述第七开关管均为P沟道MOS管。
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