CN104981875A - 用于存储器设备中的写辅助的写激励器 - Google Patents

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CN104981875A CN201480007455.4A CN201480007455A CN104981875A CN 104981875 A CN104981875 A CN 104981875A CN 201480007455 A CN201480007455 A CN 201480007455A CN 104981875 A CN104981875 A CN 104981875A
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Abstract

提供了一种写辅助激励器电路，其辅助处于写操作中的存储器单元(例如，易失性存储器位单元)即使在供电电压被降低时，也保持存储器核处的电压足够高以用于进行正确的写操作。该写辅助激励器电路可以配置成在待机操作模式期间向位单元核提供存储器供电电压VddM。在写操作模式中，写辅助激励器电路可以向位单元核以及向本地写位线(lwbl)和(lwblb)中的至少一者提供降低的存储器供电电压VddMlower。此外，写辅助激励器电路还可以向本地写字线(lwwl)提供外围供电电压VddP，其中VddP≥VddM>VddMlower。

Description

用于存储器设备中的写辅助的写激励器
对相关申请的交叉引用
本申请要求于2013年2月6日提交的美国非临时申请No.13/760,988的优先权，其全部内容通过援引纳入于此。
背景技术
领域
本公开涉及存储器单元在低电压电平具有改善的可写性的存储器设备。
背景
随着半导体器件可伸缩性的提升，有两个目的是要使得此类半导体器件更密集并且更具功率效率。降低工作电压有时被用以达成功率效率。在存储器设备的情形中，在向存储器单元写入时，由于其中的晶体管的不稳定行为，降低的电压可能引发可靠性问题。
图1解说了常规存储器单元102，其包括单元核114(第一反相器104、和第二反相器106)、第一写晶体管108、第二写晶体管110、和读访问晶体管对112。图2解说了图1的存储器单元102的一部分的详细实现。在一个示例中，存储器单元102可以是易失性存储器。
存储器核114可包括第一反相器104(其包括第一激励晶体管206(图2，下拉晶体管)和第一负载晶体管208(上拉晶体管))、和第二反相器106(其包括第二激励晶体管202(下拉晶体管)和第二负载晶体管204(上拉晶体管))。在该示例中，负载晶体管204和208(上拉晶体管)是P沟道金属氧化物硅(PMOS)晶体管，并且激励晶体管202和206(下拉晶体管)是N沟道金属氧化物硅(NMOS)晶体管。位单元102可以被耦合到写位线(WBL)118,、(WBLB)120以及写字线(WWL)116，它们一起操作以在单元核114中存储一位信息。当写字线(WWL)116被断言(即，变为高状态)时，写位线(WBL)118和(WBLB)120处的状态被存储在单元核114中。位单元102也可被耦合到读位线(RBL)122和读字线(RWL)124，它们一起操作以从单元核114读取一位信息。当读位线(RBL)122和读字线(RWL)124二者都被断言(例如，变为高状态)时，就通过读访问晶体管112读取了位。在一些示例性实现中，字线WWL 116和RWL 124以及位线WBL 118、WBLB 120和RBL 122可以在多个位单元之间被共享，从而通过字线和位线的特定组合从该多个位单元中仅选择一个位单元。
第一反相器104使得其输出在节点B处被耦合到第二写晶体管110的漏极。例如，如图2中所解说的，第一负载晶体管208的漏极、第一激励晶体管206的源极、以及第二写晶体管110的漏极在节点B处被耦合。第一激励晶体管206的栅极和第一负载晶体管208的栅极被一起耦合到第二反相器106的输出(即，节点A)。
类似地，第二反相器106使得其输出在节点A处被耦合到第一写晶体管108的漏极。例如，如图2中所解说的，第二负载晶体管204的漏极、第二激励晶体管202的源极、以及第一写晶体管108的漏极在节点A处被耦合。第二激励晶体管202的栅极和第二负载晶体管204的栅极被一起耦合到第一反相器104的输出(即，节点B)。由此，以这种常规方式，第一反相器104和第二反相器106被交叉耦合，这意味着每个反相器的输出被连接到另一反相器的输入，以形成存储单个信息位的单元核114。
第一写晶体管108的漏极被连接到第二反相器106的输出(即，节点A)。类似地，互补的第二写晶体管110被耦合到第一反相器104的输出(即，节点B)。第二写晶体管110和第一写晶体管108的栅极各自被连接到写字线(WWL)116。第二写晶体管110和第一写晶体管108一起形成与WWL 116、写位线(WBL)118和互补写位线(WBLB)120合作对存储器单元102强加状态的写电路。
若WBL 118被设成值Vdd(逻辑1或高)而WBLB 120被设成值Vss(逻辑0或低)，那么，当WWL 116被断言(设成Vdd、高或逻辑1)时，第二反相器106的输出Q(节点A)将被设成值Vdd-Vtn，其中Vtn是第一写晶体管108的阈值电压，而第一反相器104的输出(节点B)将被设成Vss。这是因为，第二写晶体管110(例如，NMOS晶体管)在饱和工作区启动并且最终在其漏-源电压Vds＝0时在线性区工作。一旦节点B达到Vss，第二反相器106的第二负载晶体管204(例如，PMOS)就将节点A恢复到满Vdd。
相反，若WBL 118被设成值Vss(逻辑0或低)而WBLB 120被设成值Vdd(逻辑1或高)，那么，当WWL 116被断言(设成Vdd、高或逻辑1)时，第二反相器106的输出Q(节点A)将被设成值Vss，而第一反相器104的输出(节点B)将被设成Vdd-Vtn，其中Vtn是第二写晶体管110的阈值电压。一旦节点A达到Vss，第一反相器104的第一负载晶体管208(例如，PMOS)就将节点B恢复到满Vdd。
在节点A初始处于Vdd(例如，高或逻辑1)，WBL 118被设成Vss(逻辑0或低)，并且WWL 116被启用(例如，Vdd、高或逻辑1)的境况中，图1的存储器单元102的可写性涉及第一写(NMOS)晶体管108与第二负载(上拉PMOS)晶体管204之间的相争。第一写晶体管108必须足够强以在第二负载晶体管204正试图使节点A保持在Vdd(例如，高或逻辑1)之时使得节点A放电至Vss。
类似地，在节点B初始处于Vdd(例如，高或逻辑1)，WBLB 120被设成Vss(逻辑0或低)，并且WWL 116被启用(设成Vdd、高或逻辑1)的境况中，图1的存储器单元106的可写性涉及第二写晶体管110与第一负载晶体管208之间的相争。第二写晶体管110必须足够强以在第二负载晶体管204正试图使节点B保持在Vdd(例如，高或逻辑1)之时使节点B放电至Vss。因此，写晶体管108和110通常强于负载(上拉)晶体管204和208。
图3解说了处于标称Vdd源电压的图1和2的存储器单元102的可写性的状况。这些曲线图解说了在字线(WWL)116被从低(例如，逻辑0或标称Vss电压)切换到高(例如，逻辑1或标称Vdd电压)时的写操作期间，位线WBL 118和WBLB 120以及输出Q(节点A)和(节点B)处的状况。当WBL 118被设成低(例如，逻辑0或Vss)而WBLB 120被设成高(例如，逻辑1或Vdd)，并且随后WWL 116被断言(设成高、Vdd或逻辑1)时，第二反相器106的输出Q(节点A)将被设成值Vdd(例如，逻辑1或高)，而第一反相器104的输出(节点B)将被设成Vss(例如，逻辑0或低)。
图4解说了处于低电源Vdd电压(Vddlow)的图1的存储器单元102的可写性的状况。低电源Vdd电压(Vddlow)可发生在例如当设备进入其中使用较低源电压的功率节省状态时、当设备使用较低电压功率源(例如，便携式或移动设备)时，和/或当来自便携式功率源(例如，电池)的源电压减损(例如，随着电池耗尽)时。对于与图3中解说的相同、但是在较低Vddlow电压的写操作，可以看到输出Q(节点A)和(节点B)可能达不到正确状态(即，当WBL和WBLB改变逻辑状态时，输出Q和不改变逻辑状态)。
在正常源电压Vdd下，为了写入存储器单元102，写晶体管108和110可以强于负载晶体管204和208(上拉晶体管)和/或写晶体管108和110可以与反相器104和106的激励晶体管202和206(下拉晶体管)的强度/大小相同从而写入正确的位。
然而，在低电压Vddlow处，写晶体管108和110可能并不强于负载晶体管204和208(上拉晶体管)和/或激励晶体管202和206(下拉晶体管)。例如，在低电压Vddlow处，当以WBL＝低且WBLB＝高尝试进行写操作时，第一写晶体管108的栅极可以被降低到Vddlow，其可能仅超过了NMOS阈值电压Vtn不过数百毫伏(mV)。
若低源电压Vddlow在第一写晶体管108的栅极处被使用，第一写晶体管108的栅-源电压Vgs可以大约为阈值电压Vtn，那么跨第一写晶体管108(其被非常弱地导通)的电阻相比于跨第一负载晶体管204的电阻而言非常高。而且，当使用低源电压Vddlow(例如，Vgs～Vtn)时，流过第一写晶体管108的电流相比于使用典型源电压Vdd时流过第一写晶体管108的电流而言非常低。故此，第一写晶体管108不能够将节点A处的电压激励到低(例如，Vss或逻辑0)，因为第一负载晶体管204(上拉晶体管)强于(例如，电阻性低于)第一写晶体管108。结果，如图4中所解说的，较强的第一负载晶体管204将节点A(Q)维持在高(例如，逻辑1或Vdd)。
类似地，若在第二写晶体管110的栅极处使用低源电压Vddlow，则第二写晶体管110可能不能够将节点B处的电压激励为高(Vdd或逻辑1)，因为第一激励晶体管206(下拉晶体管)可能强于第二写晶体管110。结果，如图4中所解说的，较强的第一激励晶体管206将节点B维持在低(逻辑0或Vss)。由此，此类低电压状况可能抑制存储器单元的正确操作。
故此，需要允许存储器单元在降低的电压正确操作的方案。
概述
第一方面提供了包括存储器位单元电路和耦合到该存储器位单元电路的写辅助激励器电路的存储器电路。该存储器位单元电路可包括位单元核、本地写位线(lwbl)、(lwblb)和/或本地写字线(lwwl)。写辅助激励器电路配置成：(a)在待机操作模式中向位单元核提供存储器供电电压VddM，和/或(b)在写操作模式中向该位单元核以及向本地写位线(lwbl)或(lwblb)中所选的一者提供降低的存储器供电电压VddMlower，其中VddM大于VddMlower。位单元核可包括第一反相器和第二反相器以形成易失性存储器位单元。在一些实现中，存储器位单元和写辅助激励器电路可以在同一半导体管芯上。
该存储器电路可以进一步包括耦合到写辅助激励器电路的全局写位线对(gwbl/gwblb)。写辅助激励器电路可以进一步配置成在处于待机操作模式中时，将此全局写位线对预充电到外围供电电压VddP，其中VddP大于VddMlower。
写辅助激励器电路可进一步包括：(a)存储器核头开关晶体管、(b)第一开关晶体管、(c)第二开关晶体管、(d)第三开关晶体管、(e)第四开关晶体管、和/或(f)第五开关晶体管。存储器核头开关晶体管可以具有耦合到外围源电压Vdde电源的源极并且其漏极提供存储器供电电压VddM。第一开关晶体管可以使得其源极耦合到本地写位线(lwbl)，其漏极耦合到接地，并且其栅极耦合到全局写位线(gwbl)。第二开关晶体管可以使得其源极耦合到(lwblb)，其漏极耦合到接地，并且其栅极耦合到(gwblb)。第三开关晶体管可以使得其源极耦合到存储器核头开关的漏极，并且其栅极接收写使能信号(WEN)信号。第四开关晶体管可以使得其漏极耦合到本地写位线(lwbl)，并且其栅极耦合到全局写位线(gwbl)。第五开关晶体管可以使得其漏极耦合到(lwblb)，其栅极耦合到(gwblb)，并且第五开关晶体管的源极耦合到第四开关晶体管的源极以及第三开关晶体管的漏极。
写辅助激励器电路可以配置成在处于待机操作模式中时，将本地写位线(lwbl)和(lwblb)二者放电到接地。
存储器位单元电路可包括耦合到位单元核的第一写晶体管和第二写晶体管，该第一写晶体管还被耦合到本地写位线(lwbl)并耦合到本地写字线(lwwl)，并且第二写晶体管也被耦合到(lwblb)和本地写字线(lwwl)。
写辅助激励器电路包括取决于待机模式还是写模式被调用而向位单元核提供存储器供电电压VddM和降低的存储器供电电压VddMlower的存储器核头开关。
写辅助激励器电路可包括：存储器核头开关晶体管，其源极耦合到外部源电压Vdde并且其漏极提供存储器供电电压VddM。写辅助激励器电路可以被耦合到多个附加存储器位单元电路，该多个附加存储器位单元电路被耦合到相同的本地写位线(lwbl)和(lwblb)。
该存储器电路还可包括存储器单元供电电容器CM，其第一端耦合到位单元核和存储器核头开关晶体管的漏极，并且该存储器单元供电电容器CM的第二端耦合到接地。附加地，该存储器电路还可包括作为本地写位线(lwbl)和(lwblb)中至少一者的一部分的本地位线电容CBL。一旦从待机模式转换到写模式，来自存储器单元供电电容器CM的电荷就被与本地位线电容CBL共享。存储器单元供电电容器CM相对于本地位线电容CBL的第二电容值而言的第一电容值可以被选择以便一旦从待机模式转换到写模式就能达成使电压垂降不超过最大电压垂降。存储器核头开关晶体管的栅极可以接收休眠信号，该休眠信号使得在存储器位单元电路处于活跃模式中时，存储器供电电压VddM被供应到该存储器位单元电路。
另一方面提供了用于存储器位单元的写辅助的方法。可提供多个位单元，其中每个位单元被耦合到多个字线中的一个以及多个位线中的一个，并且对特定位线和字线组合的选择用以访问这多个位单元中的一个。写辅助激励器电路被耦合到第一位单元，此写辅助激励器电路向第一位单元的位单元核提供源电压，并且还被耦合到第一位单元的至少一个本地写位线。写辅助激励器电路可以被配置成在第一操作模式中向位单元核提供第一供电电压VddM，以及在第二操作模式中向位单元核和该至少一个本地写位线提供第二供电电压VddMlower，其中第一供电电压大于第二供电电压。全局写位线对可以被耦合到写辅助激励器电路，该写辅助激励器电路被进一步配置成当处在待机操作模式中时将此全局写位线对预充电到外围供电电压VddP，其中VddP大于VddM。该写辅助激励器电路可以被配置成在处于待机操作模式中时，将本地写位线和二者放电到接地。存储器位单元电路可包括被耦合到位单元核的第一写晶体管和第二写晶体管，该第一写晶体管还被耦合到本地写位线和本地写字线，并且第二写晶体管还被耦合到和本地写字线。写辅助激励器电路可包括取决于待机模式还是写模式被调用而向位单元核提供存储器供电电压VddM和降低的存储器供电电压VddMlower的存储器核头开关。写辅助激励器电路可以被耦合到多个附加存储器位单元电路，该多个附加存储器位单元电路被耦合到相同的本地写位线(lwbl)和(lwblb)。
存储器单元供电电容器CM的第一端可被耦合到位单元核以及存储器核头开关晶体管的漏极，并且存储器单元供电电容器CM的第二端被耦合到接地。本地写位线(lwbl)和(lwblb)中的至少一者可具有本地位线电容CBL，其中一旦从待机模式转换到写模式，来自存储器单元供电电容器CM的电荷就被与本地位线电容CBL共享。存储器单元供电电容器CM相对于本地位线电容CBL的第二电容值而言的第一电容值可以被选择以便一旦从待机模式转换到写模式就能达成使电压垂降不超过最大电压垂降。
附图简述
在结合附图理解下面阐述的详细描述时，各种特征和优点会变得明了，在附图中，相像的附图标记贯穿始终作相应标识。
图1解说了包括单元核、第一写晶体管、第二写晶体管、和读访问晶体管对的常规存储器单元。
图2解说了图1的存储器单元的一部分的详细实现。
图3解说了处于标称Vdd源电压的图1和2的存储器单元的可写性状况。
图4解说了处于低源Vdd电压(Vddlow)的图1的存储器单元的可写性状况。
图5解说了具有在存储器写操作期间辅助存储器位单元电路的本地写辅助激励器电路的改善的存储器单元电路。
图6解说了图5的存储器单元的一部分的详细实现。
图7解说了位单元的写激励器辅助电路的可写性状况。
图8解说了向存储器位单元提供写辅助的方法。
图9解说了操作存储器位单元的写辅助激励器电路的方法。
图10解说了包括多个位单元的存储器电路。
详细描述
在以下描述中，给出了具体细节以提供对本公开的各方面的透彻理解。然而，本领域普通技术人员将理解，没有这些具体细节也可实践这些方面。例如，电路可能用框图示出以避免使这些方面湮没在不必要的细节中。在其他实例中，公知的电路、结构和技术可能不被详细示出以免模糊本公开的这些方面。
综览
提供了一种写辅助激励器电路，其辅助处于写操作中的存储器单元(例如，易失性存储器位单元)即使在供电电压被降低时，也将存储器核处的电压保持在足够高以用于进行正确的写操作。该写辅助激励器电路可以被配置成在待机操作模式期间向位单元核提供存储器供电电压VddM。在写操作模式中，写辅助激励器电路可以向位单元核以及向本地写位线(lwbl)和(lwblb)中的至少一者提供降低的存储器供电电压VddMlower。此外，写辅助激励器电路还可以向本地写字线(lwwl)提供外围供电电压VddP，其中VddP≥VddM>VddMlower。
存储器单元的示例性本地写激励器
图5解说了具有在存储器写操作期间辅助存储器位单元电路502的本地写辅助激励器电路522的改善的存储器电路。图6解说了图5的存储器单元的一部分的详细实现。
就像在图1中那样，存储器单元电路502包括单元核514(第一反相器504和第二反相器506)、第一写晶体管508、第二写晶体管510、和读访问晶体管对512。单元核514可包括第一反相器504(其包括第一激励晶体管606(图6，下拉晶体管)和第一负载晶体管608(上拉晶体管))和第二反相器506(其包括第二激励晶体管602(下拉晶体管)和第二负载晶体管604(上拉晶体管))。在一个示例中，存储器位单元电路502和/或单元核514可以是易失性存储器(例如，动态存储器、非静态存储器)。
与其中可在多个位单元间共享字线WWL 116和RWL 124以及位线WBL118、WBLB 120和RBL 122的图1和2的位单元102形成对比的是，图5和6的位单元电路502可利用本地化的写字线(LWWL)516和本地化的写位线LWBL 518和LWBLB 520。这些本地化的写字线(LWWL)516和本地化的写位线LWBL 518和LWBLB 520可以在写辅助激励器电路522和位单元电路502之间延伸。
位单元电路502可以被耦合到本地写位线(LWBL)518、(WBLB)520、以及本地写字线(LWWL)516，它们一起操作以在单元核514中存储一位信息。当本地写字线(LWWL)516被断言(即，变为高状态)时，本地写位线(LWBL)518和(WBLB)520的状态存储在单元核514中。位单元电路502也可被耦合到读位线(RBL)523和读字线(RWL)525，它们一起操作以从单元核514读取一位信息。当读位线(RBL)523和读字线(RWL)525二者都被断言(例如，变为高状态)时，通过读访问晶体管512读取了一位。
在一些示例性实现中，本地写字线LWWL 516、以及本地位线LWBL 518和LWBLB 520可以在多个存储器位单元电路502间被共享和/或被耦合到该多个存储器位单元电路502。全局写字线(GWWL)542、全局写位线(GWBL)524和/或(GWBLB)526可被用于多个不同的位单元。在图5的示例中，全局写字线(GWWL)542被耦合到包括与非门(NAND)546和反相器548的输入使能电路，其中反相器548的输出为本地写字线(LWWL)516。连同GWWL 542一起，与非门546还接收写使能(WEN)544输入。
写辅助激励器电路522可包括向存储器单元核514提供电压VddM的存储器核头开关(HS)晶体管530。写辅助激励器电路522包括第一开关晶体管532、第二开关晶体管534、第三开关晶体管536、第四开关晶体管538、和第五开关晶体管540。在一些实现中，至少存储器核头开关晶体管530、第三开关晶体管536、第四开关晶体管538、和/或第五开关晶体管540可以是PMOS晶体管。
存储器核头开关晶体管530使得其源极耦合到外部源电压Vdde，其漏极耦合到第三开关晶体管536的源极，并且其栅极耦合到休眠(slp)信号。在一个示例中，当存储器处于活跃模式中(即，读取或写操作正在进行)时，休眠(slp)被解除断言(slp＝0)休眠信号(slp)被断言(slp＝1)以在不处于活跃模式中(即，睡眠模式)时减小泄漏。第三开关晶体管536使得其栅极耦合到写使能信号(WEN)信号并且其漏极在节点C处耦合到第四开关晶体管538和第五开关晶体管540的源极。第四开关晶体管538使得其漏极耦合到LWBL518并且其栅极耦合到全局写位线(GWBL)524类似地，第五开关晶体管540使得其漏极耦合到LWBLB 520并且其栅极耦合到(GWBLB)526。第一开关晶体管532使得其源极耦合到LWBL 518，其漏极耦合到Vss(例如，接地)，并且其栅极耦合到GWBL 524。类似地，第二开关晶体管534使得其源极耦合到LWBLB 520，其漏极耦合到Vss(例如，接地)，并且其栅极耦合到GWBLB 526。第一反相器550接收写数据(WD)信号并且输出GWBL 524。第二反相器551接收(WDB)信号554并且输出GWBLB 526。第一和第二反相器550和551由外围头开关(HS)528(其源极耦合到外部电压源Vdde，并且其栅极耦合到休眠(slp)信号)所提供的外围源电压VddP来供电。
相对于图1和2的典型位单元而言，位单元电路502的字线LWWL 516以及位线LWBL 518和LWBLB 520已被本地化，以使得存储器单元核514的电压电源VddM与用于字线LWWL 516和本地写位线LWLB 518/和LWBLB520的外围电压电源VddP(例如，标称电源)分开。
在该示例性写辅助激励器电路522中，存储器单元供电电容器CM在节点D处被耦合在单元核514的存储器核电压VddM与接地之间。在一个示例中，电容器CM大于电容CBL。由于电压垂降ΔV的幅度取决于这些电容的比率，因此电容器CM不能太大(导致低ΔV)并且也不能太低(导致高ΔV并且可能引发非选中的存储器单元中的数据保留问题)。
在待机模式中，全局写位线(GWBL/GWBLB)524和526从外围头开关528被预充电到电压VddP(这两个全局写位线都为高——未在图7中示出)，而WD 552和WDB 554信号被设成低。去往第三开关晶体管536的写使能信号WEN为高，以使得晶体管538和540具有高电阻。在该模式中，本地写位线LWBL 518和LWBLB 520分别经由第一开关晶体管532和第二开关晶体管534被放电到接地。即，WD和WDB信号二者都被设为低，这使得全局写位线GWBL 524和GWBLB 526为高，并且故此本地写位线LWBL 518和LWBLB520被放电或者设为低。
在写模式中，在写循环的开始，GWBL 524或GWBLB 526中的一者被拉低，并且另一全局写位线保持为高，并且然后互补写使能信号547被激活为低。弱(高电阻)存储器核头开关530(其与外围头开关528分开)可以跨多个本地写激励器(例如，单元核晶体管604和608以及写激励晶体管538和540)被共享。当WEN信号变成低时，电压VddM被供应到单元核514以及供应到本地位线LWBL 518或LWBLB 520中的一者。如图7中所解说的，因为在该写循环期间，WEN信号使得存储器核电压VddM在单元核514与本地位线LWBL 518或LWBLB 520中的一者之间被共享，所以存储器供电电压VddM具有电压垂降ΔV(例如，电压降)。之所以发生(存储器供电电压VddM的)电压垂降ΔV，是因为在写循环(当WEN信号为高)之初存储在存储器单元供电电容器CM中的电荷在WEN信号变低时在CM与本地位线LWBL 518或LWBLB 520中所选的一者之间被共享。电压垂降ΔV的幅度或程度可以取决于存储器单元供电电容器CM与所选择的本地位线的电容CBL(即，LWBL 518或LWBLB 520之一的电容)之间的比率或相对电容值。注意，尽管所选本地位线的电容CBL被解说为分立组件，但其事实上表示了位线的电容(例如，沿着该位线分布的电容)。
由于电容器CM与所选本地位线之间发生电荷重分布，该电压垂降ΔV随着时间动态改变。在存储器单元供电电容器CM的最初的电荷损失之后，头开关晶体管530在存储器单元供电电容器CM上重新补充了一些损失的电荷，藉此防止了存储器核供电电压VddM电平变得过低并且防止引发保持力问题。存储器核供电电压VddM的电压垂降(ΔV)取决于电容器CM和所选本地位线的电容CBL的相对值，并且还取决于头开关晶体管530以及晶体管开关536和540(或538)的大小。
可写性通过以下两个效果的组合而得到改善：(a)由于存储器单元供电电容器CM与所选本地位线电容CBL之间的电荷重分布而导致的存储器(位)单元核514处减小的/降低的供电电压VddMlower，以及(b)本地位线LWBL 518或LWBLB上的上升到相同值VddMlower的供电电压。在一个示例中，VddMlower可以是指最大电压垂降ΔV处的VddM。单元核514处的减小的存储器核供电电压VddMlower使得单元核晶体管604和608相比于第一和第二写晶体管508和510(其被经由LWWL 516的电压VddP(其中VddP大于VddMlower)导通)而言被非常弱地导通。
该写辅助存储器电路中消耗的动态功率非常小，因为除了由存储器核头开关530提供以恢复并维持VddM电平的电荷以外，没有额外的电荷被汲自电源Vdde或被汇陷到地。电荷仅仅是在存储器单元供电电容器CM与所选本地位线电容之间被重新分布。故此，本文中所描述的写辅助激励器电路涉及少量的功率耗散。通过对比，可依靠接收脉冲式输入的NMOS或PMOS开关以在写循环期间减小存储器核供电电压长达短历时的替换的写辅助激励器电路则可能会增加动态功耗和定时复杂度。
在一个示例中，提供了包括存储器位单元电路(例如，位单元电路502)和写辅助激励器电路(例如，本地写辅助激励器电路522)的存储器电路。该存储器位单元电路可包括形成位单元核的第一反相器和第二反相器、本地写位线(LWBL)和(LWBLB)、以及本地写字线(LWWL)。写辅助激励器电路被耦合到存储器位单元电路并且被配置成在待机模式或写模式中操作。在待机操作模式中，写辅助激励器电路向第一和第二反相器提供存储器供电电压VddM。在写操作模式中，写辅助激励器电路在向本地写字线(LWWL)提供外围供电电压VddP之时，向第一和第二反相器以及向本地写位线(LWBL)和(LWBLB)中的至少一者提供降低的存储器供电电压VddMlower，其中VddP≥VddM>VddMlower。在待机模式中，进入写辅助激励器电路之中的全局写位线对(GWBL/GWBLB)被预充电到外围供电电压VddP。在待机模式中，写辅助激励器电路将本地写位线(LWBL)和(LWBLB)放电到接地。
存储器位单元电路可包括耦合到位单元核的第一写晶体管和第二写晶体管，该第一写晶体管还被耦合到本地写位线(LWBL)和本地写字线(LWWL)，并且第二写晶体管还被耦合到(LWBLB)和本地写字线(LWWL)。
写辅助激励器电路可包括与外围头开关晶体管(例如，外围头开关晶体管528)分开的存储器核头开关(例如，核头开关晶体管530)以及包括写使能开关晶体管(536)与本地写位线开关晶体管(540或538)的组合，该组合取决于是待机模式还是写模式被调用而选择性地提供存储器供电电压VddM和降低的存储器供电电压VddMlower中的一者。
图8解说了向存储器位单元提供写辅助的方法。提供了多个位单元(例如，在存储器设备内)，其中每个位单元被耦合到多个字线中的一个和多个位线中的一个，并且对特定位线和字线组合的选择用以访问该多个位单元中的一个(802)。写辅助激励器电路被耦合到第一位单元，此写辅助激励器电路向第一位单元的核单元并且还向第一位单元的至少一个本地写位线提供源电压(804)。写辅助激励器电路可以适配成或配置成在第一操作模式中向核单元提供第一供电电压，以及在第二操作模式中向核单元和该至少一个本地写位线提供第二供电电压，其中第一供电电压大于第二供电电压(806)。可以在第二操作模式中向第一单元的至少一个本地写字线提供第三供电电压，其中第三供电电压大于第二供电电压。
图9解说了操作存储器位单元的写辅助激励器电路的方法。写辅助激励器电路查明存储器位单元写使能信号的发生(902)。当全局写使能信号被禁用时，可以从写辅助激励器电路向位单元的单元核提供第一供电电压(904)。当全局写使能信号被启用时，可以从写辅助激励器电路向位单元的单元核提供第二供电电压，其中第一供电电压大于第二供电电压(906)。当全局写使能信号被启用时，第二供电电压还可以从写辅助激励器电路被提供到位单元的至少一个本地写位线(908)。在一些示例中，可以在第二操作模式中向第一单元的该至少一个本地写字线提供第三供电电压，其中第三供电电压大于第二供电电压。
图10解说了包括多个位单元1004a-e、1006-e和1008a-e的存储器电路。在一个示例中，写辅助激励器电路(例如，图5中的写辅助激励器电路522)可以沿着字线和/或位线被耦合到多个位单元。
在各种实现中，写辅助激励器电路可被各种类型的存储器设备采用，包括寄存器文件存储器设备、易失性存储器设备、和存储器单元。在一个示例中，写辅助激励器电路可以是存储器芯片、半导体器件、和/或作为处理器、处理电路和/或片上系统的一部分的集成存储器的一部分。
附图中解说的组件、步骤、特征、和/或功能之中的一个或多个可以被重新编排和/或组合成单个组件、步骤、特征、或功能，或可以实施在数个组件、步骤或功能中。还可添加附加的元件、组件、步骤、和/或功能而不会脱离本文中所公开的新颖特征。附图中所解说的装置、设备和/或组件可以被配置成执行在这些附图中所描述的方法、特征、或步骤中的一个或更多个。
还应注意，这些实施例可能是作为被描绘为流程图、流图、结构图、或框图的过程来描述的。尽管流程图可能会把诸操作描述为顺序过程，但是这些操作中有许多操作能够并行或并发地执行。另外，这些操作的次序可以被重新安排。过程在其操作完成时终止。过程可对应于方法、函数、规程、子例程、子程序等。当过程对应于函数时，它的终止对应于该函数返回调用方函数或主函数。
结合本文中公开的示例描述的各个说明性逻辑块、模块、元件和/或组件可在设计成执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程阵列(FPGA)或其他可编程逻辑组件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合中实现或执行。通用处理器可以是微处理器，但在替换方案中，该处理器可以是任何常规的处理器、控制器、微控制器、或状态机。
结合本文中所公开的示例描述的方法可以直接用包含在单个设备中或跨多个设备分布的硬件来实施。存储介质可被耦合到处理器以使得该处理器能从/向该存储介质读写信息。替换地，存储介质可以被整合到处理器。
本领域技术人员将可进一步领会，结合本文中公开的实施例描述的各种解说性逻辑块、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、和步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。
本文所述的本发明的各种特征可实现于不同系统中而不脱离本发明。应注意，以上实施例仅是示例，且不应被解释成限定本发明。这些实施例的描述旨在解说，而并非旨在限定权利要求的范围。由此，本发明的教导可以现成地应用于其他类型的装置，并且许多替换、修改和变形对于本领域技术人员将是显而易见的。

Claims (24)

1.一种存储器电路，包括：
存储器位单元电路，其包括位单元核、本地写位线（lwbl）、（lwblb）和本地写字线（lwwl）；
耦合到所述存储器位单元电路的写辅助激励器电路，所述写辅助激励器电路配置成：
在待机操作模式中向所述位单元核提供存储器供电电压VddM，以及
在写操作模式中向所述位单元核以及向所述本地写位线（lwbl）或（lwblb）中所选的一个提供降低的存储器供电电压VddMlower，其中VddM大于VddMlower。
2.如权利要求1所述的存储器电路，其特征在于，所述位单元核包括第一反相器和第二反相器以形成易失性存储器位单元。
3.如权利要求1所述的存储器电路，其特征在于，进一步包括：
耦合到所述写辅助激励器电路的全局写位线对（gwbl/gwblb），所述写辅助激励器电路进一步配置成在处于所述待机操作模式中时将所述全局写位线对预充电到外围供电电压VddP，其中VddP大于VddMlower。
4.如权利要求3所述的存储器电路，其特征在于，所述写辅助激励器电路进一步包括
存储器核头开关晶体管，其源极耦合到外部源电压Vdde电源，并且其漏极提供所述存储器供电电压VddM；
第一开关晶体管，其源极耦合到所述本地写位线（lwbl），其漏极耦合到接地，并且其栅极耦合到全局写位线（gwbl）；
第二开关晶体管，其源极耦合到所述（lwblb），其漏极耦合到接地，并且其栅极耦合到（gwblb）；
第三开关晶体管，其源极耦合到所述存储器核头开关的漏极，并且其栅极接收写使能信号（WEN）信号；
第四开关晶体管，其漏极耦合到所述本地写位线（lwbl），并且其栅极耦合到所述全局写位线（gwbl）；以及
第五开关晶体管，其漏极耦合到所述（lwblb），其栅极耦合到所述（gwblb），并且所述第五开关晶体管的源极耦合到所述第四开关晶体管的源极以及所述第三开关晶体管的漏极。
5.如权利要求1所述的存储器设备，其特征在于，所述写辅助激励器电路被配置成在处于所述待机操作模式中时，将所述本地写位线（lwbl）和所述（lwblb）二者放电到接地。
6.如权利要求1所述的存储器电路，其特征在于，所述存储器位单元电路包括耦合到所述位单元核的第一写晶体管和第二写晶体管，所述第一写晶体管还被耦合到所述本地写位线（lwbl）和所述本地写字线（lwwl），并且所述第二写晶体管还被耦合到所述（lwblb）和所述本地写字线（lwwl）。
7.如权利要求1所述的存储器电路，其特征在于，所述写辅助激励器电路包括存储器核头开关，其取决于是所述待机模式还是写模式被调用而向所述位单元核提供所述存储器供电电压VddM和所述降低的存储器供电电压VddMlower。
8.如权利要求1所述的存储器电路，其特征在于，所述写辅助激励器电路包括
存储器核头开关晶体管，其源极耦合到外部源电压Vdde并且其漏极提供所述存储器供电电压VddM。
9.如权利要求8所述的存储器电路，其特征在于，进一步包括：
存储器单元供电电容器CM，其第一端耦合到所述位单元核以及所述存储器核头开关晶体管的漏极，并且所述存储器单元供电电容器CM的第二端被耦合到接地；以及
本地位线电容CBL，其为所述本地写位线（lwbl）和所述（lwblb）中的至少一者的一部分，其中一旦从所述待机模式转换到所述写模式，来自所述存储器单元供电电容器CM的电荷就被与所述本地位线电容CBL共享。
10.如权利要求9所述的存储器电路，其特征在于，所述存储器单元供电电容器CM相对于所述本地位线电容CBL的第二电容值而言的第一电容值被选择以便一旦从所述待机模式转换到所述写模式，达成使电压垂降不超过最大电压垂降。
11.如权利要求8所述的存储器电路，其特征在于，所述存储器核头开关晶体管的栅极接收休眠信号，所述休眠信号使得在所述存储器位单元电路处于活跃模式中时所述存储器供电电压VddM被供应到所述存储器位单元电路。
12.如权利要求1所述的存储器电路，其特征在于，所述存储器位单元和写辅助激励器电路是在相同半导体管芯上的。
13.如权利要求1所述的存储器电路，其特征在于，所述写辅助激励器电路被耦合到多个附加存储器位单元电路，所述多个附加存储器位单元电路被耦合到相同本地写位线（lwbl）和（lwblb）。
14.一种用于存储器位单元的写辅助的方法，包括
提供多个位单元，其中每个位单元被耦合到多个字线中的一个和多个位线中的一个，并且对特定位线和字线组合的选择用以访问所述多个位单元中的一个；
将写辅助激励器电路耦合到第一位单元，所述写辅助激励器电路向所述第一位单元的位单元核提供源电压，并且还被耦合到所述第一位单元的至少一个本地写位线；以及
配置所述写辅助激励器电路以在第一操作模式中向所述位单元核提供第一供电电压VddM，以及在第二操作模式中向所述位单元核和所述至少一个本地写位线提供第二供电电压VddMlower，其中所述第一供电电压大于所述第二供电电压。
15.如权利要求14所述的方法，其特征在于，进一步包括：
将全局写位线对耦合到所述写辅助激励器电路，所述写辅助激励器电路进一步配置成在处于所述待机操作模式中时将所述全局写位线对预充电到外围供电电压VddP，其中VddP大于VddM。
16.如权利要求14所述的方法，其特征在于，所述写辅助激励器电路配置成在处于所述待机操作模式中时，将所述本地写位线和二者放电到接地。
17.如权利要求14所述的方法，其特征在于，所述存储器位单元电路包括耦合到所述位单元核的第一写晶体管和第二写晶体管，所述第一写晶体管还被耦合到所述本地写位线和所述本地写字线，并且所述第二写晶体管还被耦合到所述和所述本地写字线。
18.如权利要求14所述的方法，其特征在于，所述写辅助激励器电路包括存储器核头开关，其取决于是所述待机模式还是写模式被调用而向所述位单元核提供所述存储器供电电压VddM和所述降低的存储器供电电压VddMlower。
19.如权利要求14所述的方法，其特征在于，进一步包括：
将存储器单元供电电容器CM的第一端耦合到所述位单元核以及所述存储器核头开关晶体管的漏极，并且所述存储器单元供电电容器CM的第二端耦合到接地；并且
其中，所述本地写位线（lwbl）和所述（lwblb）中的至少一者具有本地位线电容CBL，其中一旦从所述待机模式转换到所述写模式，来自所述存储器单元供电电容器CM的电荷就被与所述本地位线电容CBL共享。
20.如权利要求19所述的方法，其特征在于，所述存储器单元供电电容器CM相对于所述本地位线电容CBL的第二电容值而言的第一电容值被选择以便一旦从所述待机模式转换到所述写模式，达成使电压垂降不超过最大电压垂降。
21.如权利要求14所述的方法，其特征在于，进一步包括：
将所述写辅助激励器电路耦合到多个附加存储器位单元电路，所述多个附加存储器位单元电路被耦合到相同本地写位线（lwbl）和（lwblb）。
22.一种存储器电路，包括：
用于提供多个位单元的装置，其中每个位单元被耦合到多个字线中的一个和多个位线中的一个，并且对特定位线和字线组合的选择用以访问所述多个位单元中的一个；
用于在第一操作模式中向第一位单元的位单元核提供第一供电电压VddM的装置；以及
用于在第二操作模式中向所述位单元核以及所述第一位单元的至少一个本地写位线提供第二供电电压VddMlower的装置，其中所述第一供电电压大于所述第二供电电压。
23.如权利要求22所述的存储器电路，其特征在于，进一步包括：
用于向所述位单元核提供去往所述存储器供电电压VddM的存储器单元供电电容器CM的装置；
用于将本地位线电容CBL提供给所述本地写位线和所述中的至少一者的装置；以及
用于一旦从所述待机模式转换到所述写模式，就与所述本地位线电容CBL共享来自所述存储器单元供电电容器CM的电荷的装置。
24.如权利要求22所述的存储器电路，其特征在于，所述存储器单元供电电容器CM相对于所述本地位线电容CBL的第二电容值而言的第一电容值被选择以便一旦从所述待机模式转换到所述写模式，达成使电压垂降不超过最大电压垂降。
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