CN1244281A

CN1244281A - 静态随机存取存储器的位线负载和预充电结构

Info

Publication number: CN1244281A
Application number: CN98802041A
Authority: CN
Inventors: 萨罗杰·帕塔克; 詹姆斯·E·佩恩
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1997-01-24
Filing date: 1998-01-06
Publication date: 2000-02-09
Anticipated expiration: 2018-01-06
Also published as: DE69822800T2; DE69822800D1; TW374173B; CN100390896C; EP0960421A1; KR20000070411A; US5781469A; EP0960421B1; WO1998033183A1; EP0960421A4; KR100483759B1; JP2001509299A

Abstract

一种SRAM(图6和图7)监视其WRITE(写入)/READ(读取)管脚(77),并且当SRAM处在读取方式时,启动第一预充电方案,在该方案中,每一互补位线对(BL₁,BL＃₁;BL₂,BL＃₂;BL₃,BL＃₃;BL_n,BL＃_n)通过不管存储器单元是否处在读取方式都永久处在开启状态的第一pmos晶体管(Ld1,Ld1＃;Ld2,Ld2＃;Ld3,Ld＃3;Ldn,Ldn＃)而直接与Vcc耦合。并且只要SRAM保持在读取方式,每一互补位线对中的真实位线和虚假位线都通过第二pmos晶体管(Eq1,Eq2,Eq3,Eqn)而相互耦合。当处在写入方式时,启动第二预充电方案,使得第二pmos晶体管被关闭,而只有第一pmos晶体管保持工作。写方式的结束启动第三预充电方案,该方案使得存储器阵列中的所有真实和虚假的位线都在一瞬间短接在一起(S1,S2,Sn-1)。

Description

静态随机存取存储器的位线负载和预充电结构

技术领域

本发明涉及静态随机存取存储器(SRAM)结构。

背景技术

参照图1，SRAM存储器单元1，1和1，2如下文中将要讨论的那样，是一个更大的存储器阵列的一部分。通常象本领域中一样，每一SRAM存储器单元由两个交叉耦合的反相器16和18组成，一个反相器的输出被馈送到另一反相器的输入。所以，如果反相器16有一个输出数据D，那么反相器18将具有互补输出数据D#。两个反相器存储的数据通过两个旁路晶体管12和14来存取。

每一SRAM存储器单元是通过一个字线和一对互补位线来寻址的。例如，通过确认字线15来选择单元1，1，该字线15使得旁路晶体管12和14访问位线17和19。来自反相器16的输出数据D被转移到位线17，而来自反相器18的互补输出数据D#被转移到互补位线#19。

采用互补位线对17和19用于每一列存储器单元，这在本领域中是典型的，并且大大加快了存储器单元的读取。例如，如果在读取单元1，1时只有位线17，则反相器16就必须在可以确定其存储的数据之前把位线17从一个逻辑电位驱动到另一个逻辑电位。因为存储器阵列可以有许多行存储器单元，所以位线17可以很长，并且与大量的存储器单元耦合，所以固有电容较大。位线17的固有电容较大，使得单元1，1的速度放慢，并且需要相当长的时间来达到所要求的逻辑电位。

通过采用一对互补的位线来读取SRAM单元而每一位线接收互补的数据，通过感测一对互补位线之间的电压差而不是等待其中任何一条位线来接收完全存储的逻辑电位，可以确认存储器单元中存储的数据。这需要用感测放大器(senseamp)来读取位线17和19上的电压差并确定所存储的数据。由于感测放大器(未示出)是通过分辨一对位线即17和19之间的电压失衡来读取存储器单元的，所以反相器16或18不必完全将位线17或19驱动至坚实的逻辑高或逻辑低，从而可以使读取操作变得简短。例如，如果比起互补位线19，位线17被拉至更高的电压，那么单元1，1就被确定为是正存储逻辑高。如果比起互补位线19位线17被拉至更低的电压，那么单元1，1被确定为正在存储逻辑低。只要互补位线对17和19上有足够的电压差，感测放大器就能够区分所存储的数据，而不必等待位线被一路拉上或拉下至真实的逻辑电位。

然而，每列存储器单元采用一个互补的位线对，这在早期的SRAM存储器中产生一个新的问题。为了说明起见，如果存储器单元1，1和1，2保持相反的数据并被连续不断地读取，那么存储器单元1，2就必须改变由单元1，1的前一次读取所引起的位线17和19上预先存在的电压失衡的方向。如果互补的位线17和19被应用于感测放大器，而单元1，2还没有建立起新的电压失衡，那么感测放大器就会错误地将预先存在的电压失衡读作存储在单元1，2中的数据。所以，每列存储器单元的两个位线的早期的SRAM存储器在读取操作以后必须有一定的恢复时间，使得在互补位线对可以由感测放大器访问之前，预先存在的电压失衡能够由一个新选择的存储器单元来变更。这就减少了每列存储器单元利用一个互补的位线而获得的速度优势。

如果写取操作后面有一个读入操作，则上述问题就会更显著。写入操作期间，一列存储器单元的互补位线对必须被强烈地驱动到真实的高逻辑电位和真实的低逻辑电位，以便强迫存储器单元中交叉耦合的反相器对接受正被写入的新数据，并替换(override)任一预先存在的数据。所以，比起在读取操作以后，在写入操作以后，互补位线对上存在大得多的电压失衡，所以，与读取操作以后相比，在写入操作以后需要更多的恢复时间。

在谈及这一时间恢复问题时，首先要注意，只有当从一行存储器单元转换到另一行存储器单元时，即，当从一个选择的字线改变到另一个位线时，才需要恢复时间。所以，解决上述时间恢复问题的一个通常的途径是确定什么时候对新的字线进行选择，在实际选择新的字线之前采取一些读取准备步骤。准备步骤包括将每一互补位线对预充电至一个公共的高电压，并对每一互补位线对中的两条位线箝位，以限制最大的电压失衡。这就消除了任何可能已经要求单元长时间上升的低电压，还减小了两条位线上的电压差，从而感测放大器不将区分任何预先存在的数据。

参照图2，实施上面讨论的准备步骤的典型结构通过将选择字线的输入行地址导引(lead)锁存到行地址缓冲器21中开始。行地址缓冲器21随后沿两条地址总线25和23将行地址分别发送到行译码器27和地址转移检测电路ATD 29。行译码器27选择存储器阵列37中的一条字线，而列译码器39选择存储器阵列37中的一个互补位线对。ATD电路29检测何时行地址总线发生变化，这意味着将由行译码器27来选择新的字线，并且新的字线将通过产生一个脉冲信号向脉冲发生器31作出响应。脉冲发生器接着产生具有预定的持续时间长度的输出脉冲信号35，该输出脉冲信号启动平衡电路33。平衡动作的持续时间是由来自脉冲发生器31的脉冲信号35确定的，并且必须在行译码器27启动最新选择的字线之前结束。授权给Matsui的美国专利第4,916,668号描述了一种脉冲发生器，这种脉冲发生器的输出脉冲信号在写入操作以后比起在读取操作以后具有更长的持续时间。平衡电路33向存储器阵列37中的所有位线施加一个预充电电压脉冲，并且如上所述，同时将每一互补位线对中的两条位线都箝位在一起。

参照图3，典型的平衡电路33是位于存储器阵列37以上的。每一互补位线对例如位线17和19，是有选择地通过平衡电路33中的位线负载结构与Vcc相耦合的。所有的互补位线对具有相同的位线负载结构，并且在互补位线对17和19的例子中，位线负载结构由将位线17与Vcc相连的第一二极管41、将位线19与Vcc相连的第二二极管42、有选择地将位线17和19与Vcc耦合的一对开关晶体管47和49以及有选择地将位线17和19相耦合的平衡晶体管45组成。仅当各个位线17或19上的电位降落到它们的阈值电压以下时，二极管41和42才工作。以这种方式，二极管41和42把在读取操作期间位线上的电压降限制在不超过Vcc以下一个二极管阈值电压。通过限制电压的失衡以及最大值使得读取操作期间互补位线对上为低电压，平衡电路33可以更快地将位线上的电压电位提高到接近Vcc的值。应当理解，在写入操作期间，位线17或19受足够强的低电位驱动，以克服二极管41和42的极限工作情况。

开关晶体管47和49以及平衡晶体管45受脉冲信号35的控制，该脉冲信号的脉冲长度是由图2所示的脉冲发生器31确定的。图3中，在字线启动和选择存储器单元之前，脉冲信号35瞬间启动每一列存储器单元中的晶体管45-49。开关晶体管47和49将有助于分别将位线17和19与Vcc耦合，从而提高二极管41和42的驱动强度，更快地牵引(pull-up)位线。因为位线17或19将处在强的低逻辑电压上，而晶体管47和49现在能够与二极管41和42一起工作以更快地将其电压水平提高到Vcc，所以这是特别有益的。

N型平衡晶体管45将互补位线对17和19耦合，以确保在选择存储器单元之前电压失衡处于预定值内。由于两条位线17和19被提高到高电压上，所以，n型晶体管45将把它们的电压失衡箝位在一个晶体管阈值电压上。所以，在选择新的存储器单元之前，所有的位线都处在高的、相似的电压值上。这样，新选择的存储器单元将不需要恢复时间来驱动预先存在的电压失衡，从而加速了其读取操作。类似的平衡电路将在授权给Matsui的美国专利第4,916,668号和授权给Monden的美国专利第5,418,748号中得以揭示。

图2中行地址总线23中的每一根导引由单独的ATD电路29监视。参照图4，为了描述起见，图中示出了监视单行地址A0的早期的ATD电路29，ATD 29需要行地址导引A0的两个互补的复制。行地址缓冲器21通常产生一个真实的A0a，以及输入行地址导引(lead)A0的复制-互补A0a#，而ATD19的使用则需要具有相同行地址导引A0的附加的第二互补复制A0b和A0b#。第一地址复制A0a和A0a#在到达各自的旁路晶体管51和53的控制栅极之前分别通过反相延迟器55和57。第二地址复制A0b和A0b#直接施加到各自的旁路设备51和53的源电极。所以，在信号A0a和A0a#已经到达晶体管51和53以后，每一旁路晶体管51和53将总是在与其源电极相反的控制栅极处具有-逻辑值。换言之，在经过延迟器58或57以后，只启动旁路晶体管51或53中的一个，即，其控制栅极上具有逻辑高，并且启动的旁路晶体管57或58在与晶体管59的控制栅极耦合的源电极上将必须具有逻辑低。

所以，除了在行地址导引(lead)变化以及信号A0a和A0a#还没有通过各自的延迟器58和57之后，晶体管59通常是关闭的。如果行地址线A0发生变化，在旁路晶体管51和53的控制栅极出现变化之前，新地址的第二复制A0b和A0b#将到达它们各自的旁路晶体管51或53的源电极。所以，先前其控制栅极上为逻辑高并且处于“ON(开启)”状态的旁路晶体管51或53在其源电极上将暂时处在逻辑高上。这将暂时将逻辑高转移到晶体管59上，直到新的信号A0a和A0a#通过反相延迟器58和57为止。在该延迟期间，晶体管59将把表示地址变化A0的高ATD_OUT信号输出到脉冲发生器31。

由于每一地址导引需要两个其自身的互补复制和一个单独的地址转移检测(“ATD”)电路，所以，该基本的ATD电路的大大增大了总线的尺寸和房地产的要求，增加了ATD电路对噪声差错的敏感性，并且每一ATD电路的附加的两个反相延迟器使其运行复杂化。

参照图5所示，试图改进基本的ATD电路导致简化的并且更传统的ATD电路29的产生，该电路减少了附加地址总线的数量，并且仅需要一个延迟器元件63。OR(或)门61仅当选择IC时才启动ATD电路，而IC的选择是由芯片选择导引(lead)CS确定的。ATD 29监视一条地址线A，它作用于延迟器63，并沿导引67作用于“异或”门65。延迟器63的输出还沿导引68作用于异或门65。当两条导引68和67具有相同的逻辑值时，即，在信号A已经通过延迟器63以后，异或门65将输出一个低信号。当导引68和67具有不同的逻辑值时，即，在A中的变化但在变化之前已经通过延迟器63时，异或门65将输出一个逻辑高。所以，如果信号A发生变化，导引67和68将瞬间具有相反的逻辑值，直到新的信号A通过延迟器63为止。在该延迟期间，异或门65将输出一个逻辑高脉冲，并且将字线地址导引(lead)的变化用信号通知脉冲发生器31。

该电路减少了图4所示电路的复杂性，但因总线的宽度、脉冲发生器31、平衡电路33和每行地址线的一个延迟器元件的增加，仍然需要大量相加的电路。尽管增加的房地产和实施ATD电路的复杂性的改进性能的折衷方案传统上是可以接受的，但是，近年来设备小型化的进步已经改进了速度增益。因为速度增益的提高，明智地采用ATD电路就成为议事日程了。除了实现ATD电路中的复杂性以外当前(current)SRAM存储器速度增益的提高已经将噪声差错提高到这样的程度，即，ATD电路正快速地变成主要的可靠性事件。

即，在ATD电路中采用延迟器元件和更宽的总线将使得它们更易受到噪声问题的影响，特别在当今更高速度的情况下，更是如此。如果任一行地址导引(lead)经受了一个噪声尖峰脉冲，那么它将无意中触发ATD电路，使之错误地给出一个地址变化信号，使存储器阵列经过零星的平衡操作。因为存储器阵列可能没有恰当地准备进行平衡操作，或者当出现零星平衡操作时实际上可能处于读取操作中，所以，存储器阵列也许会丢失数据。进一步修改传统的ATD电路从而提高其抗噪声能力的某些步骤见授权给Han等人的美国专利第5,343,082号。

其他减小ATD噪声问题的尝试都是为了一并消除ATD电路。授权给Nogle等人的美国专利第4,964,083号将一个SRAM存储器阵列再细分为具有更短、更少位线的更小的块，这些位线可以无需ATD电路的帮助而快速地被充电、放电。但这使得存储器阵列变得复杂化，使地址译码电路复杂化，并且另外还需要复合电路，如补充的差分放大器和跨导放大器，以确保快速读取操作。

另一种取消采用ATD电路的方法是使用复杂得多的平衡电路，这种平衡电路在SRAM处于读取方式时一直监视存储器阵列中的每一互补位线对。当互补位线对上的电压失衡超过某一预定值的时候，新的平衡电路启动其牵引位线负载结构。新的平衡电路在写入操作期间停止工作，或者可以用信号被告知在写入操作期间用作驱动电路，如授权给Flannagan等人的美国专利第5,416,744号中所揭示的那样。

本发明的目的是提供一种具有提高了抗噪声能力的SRAM。

本发明的另一个目的是提供一种提高了已有芯片空间的应用性能的SRAM。

本发明的再一个目的是提供一种SRAM，这种SRAM不将ATD电路用于快速操作，并且不具有复杂的位线负载结构。

发明概述

上述目的已经在一种监视单个的写入/读取管脚以确定其操作方式而不是监视多个地址管脚的SRAM中实现，并且因此无需地址转移检测电路。本发明的位线充电方案有三种操作方式。当SRAM处在读取方式时，预充电方案处于第一操作方式，而与每一互补位线对相关的位线负载结构采用第一种三个晶体管的固定结构，而不管位线对上的电压如何。当SRAM处于写入方式时，预充电方案进入其第二种操作方式，并且与每一互补位线对相关的位线负载结构采用第二种固定的二个晶体管的固定结构，而不管位线上的电压如何。所以，本发明的位线负载结构无需监视互补位于的电压条件的电路。紧跟在写入方式后面的SRAM不执行其读取方式，并且每一互补位线对的位线负载结构重新建立起其第一种固定的三个晶体管的结构。另外，响应于写入方式的结束，产生写入后脉冲(post-writepulse)，在该写方式期间，为用于写后脉冲而变更存储器阵列的结构。读取方式位线负载结构和存储器阵列的瞬时变更共同构成本发明第三种方式的充电操作方案。

当SRAM处于读取方式时，响应于来自SRAM的写入/读取管脚的读取方式信号，启动第一种位线预充电方案。每一互补位线对中的第一和第二位线通过第一和第二各自的p型晶体管而与Vcc耦合。第一和第二p型晶体管的控制门直接与地相连，因此无论SRAM处于什么操作方式，它都永远处于“ON”状态。但是，每一互补位线对中的第一和第二位线还具有响应于读取方式信号，有选择地将第一位线和第二位线耦合第三p型晶体管。

所以，当SRAM处于读取方式时，每一互补位线对的位线负载结构采用固定的三晶体管结构。第一和第二晶体管永久地将互补位线对中的每一条位线与Vcc相耦合，而只要SRAM处于读取方式，第三p型晶体管响应于读取方式信号，将两条位线耦合，而不管读取操作是否在进行。第三p型晶体管使每一互补位线对中的两条位线保持在连续的电通信状态，但足够小，从而所选择的存储器单元仍然可以在互补位线对上建立起一个电压失衡。

当SRAM处于写入方式时，如写入/读取管脚所确定的那样，去除读取方式信号，使得第三p型晶体管“关闭”，并断开每一互补位线对中的两条位线的耦合。这样，在写入操作方式期间，位线负载结构仅由第一和第二晶体管组成，第一和第二晶体管总是处在“ON”状态，并且总是将每一条位线与Vcc耦合。由于不管SRAM是处于读取方式还是处于写入方式，第一和第二p型晶体管在SRAM启动的任何时候都处在“ON”状态，所以比起现有技术中的传统的牵引p型位线负载晶体管来，可以做得更小。第一和第二p型晶体管的尺寸使得它们足够小，从而一个单元可以降低(pull-down)一条位线，并在读取操作期间建立起电压失衡，但足够大，使得它们可以在单元已经释放了位线以后，为高速的读取性能而快速地牵引一条位线。然而，在写入操作以后，多条互补位线对中的一条位线处在强低逻辑电位上，如果第一和第二晶体管单独工作，那么它们会需要相当长的时间来牵引低的位线。所以，本发明的SRAM包括了第三种预充电方案。

写入方式的结束用信号告知读取方式的开始，并且还启动第三种预充电方案。除了上面讨论的关于第一种预充电方案的第一到第三晶体管以外，本发明还包括每一互补位线对的一个附加的晶体管，它改变了存储器阵列的结构。通常，定义每一列存储器单元的互补位线对是自激的，并且相互隔开，但是，在本发明中，第四晶体管有选择地将一列存储器单元与相邻的一列存储器单元耦合。每一列存储器单元是由真实位线和虚假位线组成的互补位线对来定义，当选择一个单元时，它携带真实位线的互补逻辑。相邻的互补位线对通过第四晶体管使来自第一列存储器单元的虚假位线有选择地与来自相邻列的存储器单元的真实位线耦合。

响应于写入方式的结束，或者换句话说，是响应于读取方式的开始，产生写后脉冲。第四晶体管响应于该写后信号，并且将一列存储器单元与相邻的一列的存储器单元在写后脉冲时期内相互耦合。因为SRAM将是已经进入了读取方式，所以每一对互补位线中的真实位线和虚假位线也将是通过先前讨论的第三晶体管相互耦合的。结果，在写后脉冲时期内，存储器阵列中的所有单独的位线将短接在一起。

如上所述，立即结束写入方式，某些位线会有因前面的写入操作而产生的强的低电位，但绝大多数位线将保持它们的高电压电位。与每一位线相关的是其中存储有一定量电荷的固有电容。通常，是位线的固有电容降低了写入操作后的预充电阶段的速度，但本发明采用位线的固有电容来加速预充电阶段。由于写入操作后的大多数位线将具有高电压，并且所有的位线都在写后信号期间相互耦合，所以，每一位线的固有电容加在一起，形成存储大电荷的大累加等效电容器。当具有大存储电荷的大累加电容器与具有低电压电位的相当少的位线耦合时，大累加电容器大大提高了第一和第二晶体管的电流驱动能力，而第一和第二晶体管总是将位线与Vcc耦合，并且在开始读取操作以前总是快速地对所有的低位线进行充电。

附图简述

图1是现有技术的存储器阵列的局部图，图中给出所述存储器阵列的SRAM单元。

图2是采用ATD电路的现有技术的SRAM结构的功能方框图。

图3是与SRAM存储器阵列耦合的现有技术的平衡电路的晶体管级(level)实现结构。

图4是现有技术的ATD电路的第一种实现用结构。

图5是现有技术的ATD电路的第二种实现用结构。

图6是按照本发明的SRAM结构的功能方框图。

图7是按照本发明的位线负载结构和SRAM存储器阵列的晶体管级(level)实现用结构。

实施本发明的最佳模式

参照图6，按照本发明的存储器阵列73从行译码器71接收一经译码的字线，从一列译码器75接收译码器互补位线对。本发明的SRAM不监视行地址线或列地址线。相反，当处于读取方式时，位线负载结构79将存储器阵列73中的每一条互补位线对保持在恰当的预充电水平上，并在写入操作以后，通过启动三个预充电方案中的一个方案对互补位线对进行预充电。通过例如直接或间接地监视写入/读取管脚77，位线负载结构79确定SRAM何时处在读取方式，何时处在写入方式。写入/读取管脚77上的信号将SRAM置于写入方式，而写入/读取管脚77上的低信号将SRAM置于读取方式。

在图6所示的较佳方式中，位线负载结构79直接监视写入/读取管脚77。在本发明的执行中，位线负载结构79有一个有源(active)低结构，因此通过启动第一预充电方案响应于来自写入/读取管脚77的读取-方式线上的低信号。第一预充电方案构成一个存储器阵列73中用于每一互补位线对的读取-方式、位线负载结构。

当写入/读取管脚77接收到表示写入方式的高电压时，位线线路负载结构79启动第二预充电方案，并构成一个用于存储器阵列73中的每一互补位线对的写入-方式的位线负载结构。无论是读取方式还是写入方式，不管实际是否正在进行读取操作或写入操作，第一和第二预充电方案保持不变。换句话说，只要SRAM保持在其各自的读取方式或写入方式，读取-方式位线结构和写入-方式位线结构是固定的，并保持不变。

写入/读取管脚77还应用于一个有源低电压单触发电路81。单触发电路81将响应于接收低压信号的写入/读取管脚77，输出具有预定持续时间的高压脉冲。写入/读取管脚77上的低压信号表示写入方式的结束和读取方式的开始。所以，单触发电路81输出高压脉冲，向位线负载结构79用信号告知写入方式的结束。如前文所述，由于较佳实施例的位线负载结构79具有有源低压输入，所以，来自单触发电路81的输出在施加到位线负载结构79之前，通过一个反相器83。所以，反相器83通常具有一个高输出信号，但响应于单触发电路81输出一个低压脉冲，并触发低压脉冲的第三预充电和持续时间。

第三预充电方案改变了存储器阵列73的结构，并且是在第一预充电方案上建立起来的。由于第三预充电方案是响应于写入/读取管脚77的高压至低压转移而起用的，所以，SRAM在第三预充电方案中处于读取方式，并且第一预充电方案是以类似的方式起用的。由于第一预充电方案是固定并且是不充电的，所以第一和第三预充电方案覆盖低压脉冲的持续时间，直到去除第三预充电方案而仅保留第一预充电方案。同时行动的第一和第三预充电方案的组合的效果是使存储器阵列73中的每一条位线短接(shorting)在一起。图7中很好地描绘了位线负载结构79的内部结构及其与存储器阵列73的关系。

参照图7，本较佳实施例的存储器阵列由m行、n列的寻址(m)×(n)SRAM单元组成。每一SRAM单元是通过选择恰当的字线WL₁-WL_m和列col_1-col_n来寻址的。每一列col_1-col_n分别由互补位线对BL₁/BL#₁至BL_n/BL#_n来定义。每一位线的固有电容使得每一互补位线对BL₁/BL#₁至BL_n/BL#_n具有各自的固有电容对Cl/C1#至Cn/Cn#。每一互补位线对具有由读取-方式线和写后脉冲线构成的相似的位线负载结构。

为了描述起见，参照col_1来说明按照本发明的位线负载结构的结构。每一位线BL₁及其互补位线BL#₁分别通过负载晶体管Ld1和Ld1#与Vcc直接耦合。在本较佳实施例中，Ld1和Ld1#是p型晶体管，所以具有各自接地的控制门。响应于读取-方式线路的平衡晶体管Eq1将一条位线BL₁与其互补的位线BL#₁耦合。第四晶体管开关S₁响应于写后脉冲有选择地通过将它们各自相邻的位线BL#₁和BL₂相互连接在一起而将两个相邻的列即col_1和col_2耦合起来。

当读取-方式线具有低电压而写后脉冲线具有高电压时，这意味着SRAM处于读取方式，并且还没有结束写入操作，晶体管Eq1处于ON(开启)状态，而晶体管S₁处于OFF(关闭)状态。如果没有为读取操作选择SRAM存储器单元，因此没有存储器单元与BL₁或BL#₁相耦合，那么负载晶体管Ld1和Ld1#将把BL₁和BL#₁牵引到Vcc，而且Eq1将帮助BL₁和BL#₁保持在相等的电位上。另一方面，如果启动诸如WL₁的字线，并且因此选择SRAM单元1，1，则SRAM单元1，1将开始使BL₁和BL#₁处于电压失衡。负载晶体管Ld1和Ld1#将对抗位线的下降(pull-down)，并且将因此防止SRAM单元1，1使位线远低于Vcc以下。另外，Eq1也是有源的，并且将BL₁与BL#₁耦合，并且还防止了SRAM单元1，1使位线远低于Vcc以下，或者在互补位线上施加大大的电压失衡。由于Eq1总是处在ON(开启)状态，所以Eq1相当小，这与现有技术是不同的，现有技术传统上是在仅当电压失衡达到预定值才启动的互补位线对之间采用电压箝位装置。

同样，负载晶体管Ld1和Ld1#始终是有源的，但是必须仍然使存储器单元能够略微使位线电压低一些。所以，Ld1和Ld1#与传统的SRAM相比同样更小，并且其尺寸使得SRAM单元可以使互补位线对上具有电压失衡，但Ld1和Ld1#仍然大到足以在读取操作以后和对另一字线进行译码和选择以前快速地将位线牵引至Vcc。所以，负载晶体管Ld1和Ld1#将位线BL1和BL#在读取操作之间和期间保持在相当高的电压上。

与现有技术不同的是，晶体管Eq1不被用作仅当BL₁和BL#₁上的电压失衡达到预定的电压失衡时才启动的电压箝位。另外，因为BL₁和BL#₁在读方式期间保持在相当高的电压下，并且因为Eq1是可以通过高电压而没有衰耗的p型晶体管，所以晶体管Eq1总是有源的，并且在读取方式期间总是使位线BL₁和BL#₁处在恒定的电通信状态。

当启动写入操作时，读取-方式线路和写后脉冲线路都接收高压信号，并且晶体管Eq1和S₁是不工作的。负载晶体管Ld1和Ld1#保持有源，并使位线BL₁和BL#₁保持在高电位上，直到一个写入驱动电路(未示出)下拉一条位线为止。字线WL₁-WL_m中一条字线的选择对一行存储器单元进行寻址，并且使写驱动电路应用于所选的几列互补位线对，迫使选择的SRAM单元接受正被写入的新数据。如上所述，这要求每一选择的互补位线对中的一条位线被下拉至相当接近。

一旦在选择的SRAM单元中写入了新的数据并且从存储器阵列中去除了写入驱动电路，则所选择的互补位线对中的牵引负载晶体管Ld1/Ld1#至Ldn/Ldn#开始上拉那些已经由写入驱动电路驱动至低电压的位线。如上所述，负载晶体管Ld1/Ld1#至Ldn/Ldn#相当小，并且尽管它们在读取操作以后能够快速地上拉具有小电压失衡的位线，但因为它们在写入操作期间被放电至与地接近，所以需要长得多的时间来上拉具有大电压失衡的位线。为此，本发明采用附加预充电方案有助于负载晶体管更快地在写入方式结束以后立即对所有的位线进行预充电。

写入方式的结束使得读取-方式线变成低电压，并且SRAM存储器不执行其读方式。另外，写后脉冲线接收与写入方式的结束一致的低电压脉冲。读取-方式启动所有的平衡晶体管Eq1-Eqn，从而通过将每一互补位线对中的两条位线相耦合来建立起第一预充电方案。

写后脉冲在该第一预充电方案上建立起来，以产生第三预充电方案。要注意的是，在写入操作期间通常仅选择所有互补位线对中的一小部分，并且每一选择的互补位线对中只有一条位线被放电至与地电位相接近。所以，存储器阵列中的大多数位线在写入方式结束以后已经具有高电压。另外，每一条位线有一个与其相关的固有电容，它被充电或放电至每一各自位线的电压值。所以，在写入方式结束时，大多数固有电容对C1/C1#至Cn/Cn#被完全充电至Vcc，而只有极少的与为写入操作而选择的列相关的固有电容将被放电。Eq1将每一互补位线对中的两条位线耦合，而不是为写入操作而选择的、并且具有两条处于Vcc的位线的那些互补位线对将不会经受太多的电荷转移。然而，为写入操作而选择并且其中的一条位线处于高电压而另一条位线处于低电压的那些互补位线对将开始使它们的电位平衡。即，完全充电的位线将开始放电至低电位位线，直到它们二者均达到某一相等值。

那些不是为写入操作而选择并且当启动平衡晶体管即Eq1时已经使两条位线均处于Vcc的互补位线，通过将其两个固有的电容对即C1/C1#组合起来形成一个更大的等效电容来响应于它们的平衡晶体管。写后脉冲通过启动所有的开关晶体管S₁-S_n-1而利用了这一优点，因而将存储器阵列中的所有互补位线对相耦合。开关晶体管S₁-S_n-1可以是n型MOS晶体管，但在本较佳实施例中用作p型晶体管。那些不是为写入操作而选择的并且由于它们各自的平衡晶体管而已经形成的更大的充电电容器的互补位线对因此相耦合，从而产生一个将整个存储器阵列的固有电容组合在一起的大得多的全充电的累加固有电容器。开关晶体管S₁-S_n-1还将这一累加的电容器与已经在前一写入操作期间被拉至低电压的极少的几条位线相耦合。累加电容器中存储的大量的电荷快速地将那些极少的低电位位线充电至接近于Vcc的电压。随后，每一位线各自的经引负载晶体管Ld1/Ld1#至Ldn/Ldn#在启动读取操作前完成将它们上拉至Vcc。

例如，如果为写入操作而仅选择SRAM单元1，1，并且将逻辑1写入其中，则BL₁将被向上驱动至Vcc，而BL#₁将被向下驱动至地。因为仅选择列1，所以存储器阵列中其余的位线BL₂/BL#₂至BL_n/BL#_n由其各自的负载晶体管Ld2/Ld2#至Ldn/Ldn#上拉至Vcc。

与每一位线相关的固有电容被充电或放电至与位线相同的电位。所以，C1#被放电至接近于地，而C1和C2/C2#至Cn/Cn#被充电至Vcc。在写入操作结束以后，读取-方式线将每一互补位线对中的电容性对C1/C1#至Cn/Cn#耦合。另外，开关晶体管S₁-S_n-1将存储器中的col_1与col_2耦合，而将col_2与col_3耦合，等等，从而将所有n条互补位线对相耦合。由于存储器阵列中所有单独的位线、固有电容是并联耦合的，所以它们单独的电容以及它们的电荷是累加起来的。整个存储器阵列的累加净电容快速地将位线BL#1向上充电至Vcc，而牵引负载晶体管Ld1#完成将BL#1上拉至Vcc。所以，当去掉写后脉冲线时，所有的位线已经上升至接近Vcc，并且它们各自的电压失衡减小，从而可以在启动读取操作前，无需ATD电路，相当小的牵引负载晶体管Ld1/Ld1#至Ldn/Ldn#将快速地上拉所有的位线。

Claims

1.一种具有数行和数列存储器单元的存储器阵列，其特征在于，它包含：

用于选择所述数列存储器单元中的每一列存储器单元的位线，每一所述位线具有一个固有电容；以及

用来有选择地将所述存储器阵列中的所有所述位线相耦合的耦合装置。

2.如权利要求1所述的存储器，其特征在于，所述耦合装置用来有效地建立与所有所述位线的固有电容之和大体相似的等效电容。

3.如权利要求1所述的存储器，其特征在于，它还包含将每一所述位线与Vcc耦合的多个开关，所述开关是永久闭合的。

4.如权利要求3所述的存储器，其特征在于，每一所述开关是恒定处于开启状态的pmos晶体管。

5.如权利要求1所述的存储器，其特征在于，所述耦合装置包括多个开关，每一所述开关在相邻的位线之间相互耦合。

6.如权利要求5所述的存储器，其特征在于，每一所述开关形成一个响应于写入操作方式的结束的闭合连接。

7.如权利要求5所述的存储器，其特征在于，预定个数的所述开关响应于不处于写入方式的所述存储器而恒定地处于闭合连接状态，而第二预定个数的所述开关响应于结束所述写入方式的所述存储器，在预定的时间内被置于闭合的连接状态。

8.如权利要求1所述的存储器，其特征在于，所述存储器是一个静态随机存取存储器，所述数列存储器单元中的每列存储器单元可以通过真实的且互补的位线对来选择，

所述耦合装置包括第一组开关装置，该组开关装置有选择地将每一所述真实位线和互补位线对相耦合，所述第一开关装置响应于不处在写入方式下的所述存储器单元而闭合。

9.如权利要求8所述的存储器，其特征在于，所述耦合装置包括第二组开关装置，该组开关装置有选择地将第一列存储器单元中的互补位线与相邻的一列存储器单元中的真实位线相耦合。

10.如权利要求9所述的存储器，其特征在于，它还具有响应于写入方式的结束，用于产生具有预定持续时间的信号脉冲的装置，所述第二组开关装置响应于所述信号脉冲而闭合，所述第二开关装置的所述闭合用来在由所述信号脉冲确定的时间周期内使所述存储器阵列中的所有真实位线和互补位线有效地短接在一起。

11.如权利要求10所述的存储器，其特征在于，所述第一组开关装置是pmos晶体管，而所述第二组开关装置是pmos及nmos晶体管中的一种。

12.如权利要求9所述的存储器，其特征在于，所述真实位线和互补位线中的每一个通过恒定处于开启状态的pmos晶体管永久地与Vcc耦合。

13.一种集成硅存储器阵列，其特征在于，它包含：

多个行和列的存储器单元；

用来访问每一列存储器单元的真实多个位线和互补位线对；

介于相邻数列的存储器单元之间的多个第一开关装置，每一所述第一开关装置用来有选择地将一列存储器单元中的互补位线与相邻的一列的存储器单元中的真实位线有效地相耦合。

14.如权利要求13所述的存储器阵列，其特征在于，它还具有响应于写入操作方式的结束，用于产生一脉冲信号的装置，每一所述第一开关装置响应于所述脉冲信号而闭合。

15.如权利要求14所述的存储器器阵列，其特征在于，每一所述第一开关装置是nmos和pmos晶体管中的一种。

16.如权利要求13所述的存储器阵列，其特征在于，它还具有一个第二开关装置，该开关装置与每一列存储器单元相关，并用来有选择地将数列各自的真实位线与互补位线对相耦合；以及

响应于处于读取方式的所述存储器阵列，用于产生一个读取方式信号的装置，每一所述第二开关装置响应于所述读取方式信号，用于将其相应的真实位线与互补位线对有效地相耦合。

17.如权利要求16所述的存储器阵列，其特征在于，每一所述第二开关装置是一个pmos晶体管。

18.如权利要求16所述的存储器阵列，其特征在于，每一所述真实位线和互补位线对还通过各自的pmos晶体管与一电源轨道(power rail)耦合，所述pmos晶体管处于永久开启状态。

19.一种SRAM存储器，其特征在于，它包含：

排列成行和列阵列的的多个存储器单元；

多个真实位线和互补位线对，每一所述真实位线和互补位线对用来有效地选择所述数列存储器单元中的一列；

响应于不处于写入方式的所述SRAM存储器，用于产生一个读取方式信号的装置；

响应于结束写入方式的所述SRAM存储器，用于产生一脉冲信号的装置；

用于所述每个真实位线和互补位线对的第一开关装置，每个所述第一开关装置响应于所述读取方式信号，有选择地将其相应的真实位线和互补位线对相耦合；以及

响应于所述脉冲信号，用于将相邻数列的存储器单元耦合的多个第二开关装置，每一所述第二开关装置用来将第一列存储器单元中的互补位线与相邻的一列的存储器单元中的真实位线有效地相耦合。

20.如权利要求19所述的存储器，其特征在于，每个所述第二开关装置是pmos晶体管和nmos晶体管中的一种晶体管。

21.如权利要求19所述的存储器，其特征在于，每个所述第一开关装置是一个pmos晶体管。

22.如权利要求19所述的存储器，其特征在于，每一所述真实和互补位线具有一固有电容，所述第一和第二开关装置还用来在所述脉冲信号的持续时间内将所有的所述真实和互补位线有效地短接在一起，从而所述脉冲信号用来有效地建立起与所有所述真实和互补位线的固有电容之和大体相似的等效电容。

23.如权利要求19所述的存储器，其特征在于，每个所述真实和互补位线通过处于永久开启状态的pmos晶体管与Vcc耦合。

24.一种SRAM存储器，其特征在于，它包含：

排列成一个行和列的阵列的多个存储器单元；

读取方式线，用来响应于不处于写入方式的所述存储器而产生一有源(active)信号；以及

用于每个真实位线和互补位线对的第一开关装置，所述第一开关装置响应于所述有源信号有选择地将其相应的真实位线和互补位线对相耦合，从而只要所述存储器处于独立于存储器单元的操作的读取方式下，真实位线就保持在与其相应的互补位线进行恒定电通信的状态。

25.如权利要求24所述的存储器，其特征在于，每个所述第一开关装置是一个pmos晶体管。

26.如权利要求24所述的存储器，其特征在于，它还由多个第二开关装置定义，每个所述第二开关装置用来有选择地将一列存储器单元中的互补位线与相邻的一列的存储器单元中的真实位线有效地相耦合。

27.如权利要求26所述的存储器，其特征在于，每个所述第二开关装置是pmos晶体管和nmos晶体管中的一种晶体管。

28.如权利要求26所述的存储器，其特征在于，它还具有响应于写入方式的结束，用于产生一脉冲信号的装置，所述第二开关装置响应于所述脉冲信号。

29.如权利要求28所述的存储器，其特征在于，所述SRAM存储器在写入方式结束时不执行所述读取方式，从而所有所述第一和第二开关装置在所述脉冲信号的持续时间内同时闭合，因此，所述脉冲信号用来将所述存储器单元中的所有真实位线和互补位线有效地短接在一起。

30.如权利要求25所述的存储器，其特征在于，它还具有恒定地将每个所述真实位线和互补位线与一电源轨道(power rail)耦合的第三开关装置。

31.如权利要求30所述的存储器，其特征在于，每个所述第三开关装置是恒定处于开启状态的pmos晶体管。