JPH07230691A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07230691A JPH07230691A JP6019569A JP1956994A JPH07230691A JP H07230691 A JPH07230691 A JP H07230691A JP 6019569 A JP6019569 A JP 6019569A JP 1956994 A JP1956994 A JP 1956994A JP H07230691 A JPH07230691 A JP H07230691A
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- bar
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- G11C—STATIC STORES
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- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】消費電力を低減でき、データの読み出しを高速
化できる半導体記憶装置を提供する。 【構成】メモリセルアレイ１は、複数のワード線ＷＬ、
複数のビット線対ＢＬ，バーＢＬ及び複数のメモリセル
Ｃを備える。ワード線選択回路２はアドレス信号ＡＤに
基づいてワード線の１つを選択する。ビット線選択回路
３はアドレス信号ＡＤに基づいて複数のビット線対を選
択的にセンスアンプ６に接続する。プリチャージ制御回
路５は、先に選択されたワード線と次に選択されたワー
ド線とが不一致のときにのみ、すべてのビット線対のプ
リチャージが行われるようにプリチャージ回路４を制御
する。センスアンプ６はセルアレイ１から読み出された
データを増幅する。
化できる半導体記憶装置を提供する。 【構成】メモリセルアレイ１は、複数のワード線ＷＬ、
複数のビット線対ＢＬ，バーＢＬ及び複数のメモリセル
Ｃを備える。ワード線選択回路２はアドレス信号ＡＤに
基づいてワード線の１つを選択する。ビット線選択回路
３はアドレス信号ＡＤに基づいて複数のビット線対を選
択的にセンスアンプ６に接続する。プリチャージ制御回
路５は、先に選択されたワード線と次に選択されたワー
ド線とが不一致のときにのみ、すべてのビット線対のプ
リチャージが行われるようにプリチャージ回路４を制御
する。センスアンプ６はセルアレイ１から読み出された
データを増幅する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
より詳しくは、ビット線のプリチャージに関する。
より詳しくは、ビット線のプリチャージに関する。
【０００２】近年、半導体記憶装置には低消費電力化及
びアクセスの高速化が要求されている。半導体記憶装置
においては、ワード線及びビット線が選択されると、そ
れらに接続されているメモリセルが選択される。選択さ
れたメモリセルのデータがビット線を介して読み出され
る。メモリセルのデータの誤書き込み及び破壊を防止す
るために、ビット線をプリチャージすることは不可欠で
ある。このプリチャージにおける消費電力は記憶装置の
消費電力の大半を占めている。そのため、プリチャージ
動作時の消費電力を低減する必要がある。
びアクセスの高速化が要求されている。半導体記憶装置
においては、ワード線及びビット線が選択されると、そ
れらに接続されているメモリセルが選択される。選択さ
れたメモリセルのデータがビット線を介して読み出され
る。メモリセルのデータの誤書き込み及び破壊を防止す
るために、ビット線をプリチャージすることは不可欠で
ある。このプリチャージにおける消費電力は記憶装置の
消費電力の大半を占めている。そのため、プリチャージ
動作時の消費電力を低減する必要がある。
【０００３】
【従来の技術】図６に従来のスタティックＲＡＭ（ＳＲ
ＡＭ）４０を示す。ＳＲＡＭ４０は、メモリセルアレイ
４１、プリチャージ回路４２、ロウデコーダ４３、コラ
ムスイッチ４４、コラムデコーダ４５、ロウアドレスバ
ッファ４６、センスアンプ４７及びライトアンプ４８を
備えている。さらに、ＳＲＡＭ４０は、制御バッファ４
９及びクロックジェネレータ５１を備えている。
ＡＭ）４０を示す。ＳＲＡＭ４０は、メモリセルアレイ
４１、プリチャージ回路４２、ロウデコーダ４３、コラ
ムスイッチ４４、コラムデコーダ４５、ロウアドレスバ
ッファ４６、センスアンプ４７及びライトアンプ４８を
備えている。さらに、ＳＲＡＭ４０は、制御バッファ４
９及びクロックジェネレータ５１を備えている。
【０００４】図７に示すように、セルアレイ４１は複数
のワード線ＷＬ１〜ＷＬｍ、複数のビット線対ＢＬ１，
バーＢＬ１〜ＢＬｎ，バーＢＬｎを備えている。各ビッ
ト線対と各ワード線との間にはメモリセルＣ０が接続さ
れている。セルＣ０はインバータ５２，５３及びゲート
トランジスタ５４，５５で構成されている。ワード線Ｗ
Ｌ１〜ＷＬｍのいずれか１つが選択されてＨレベルにさ
れると、そのワード線に接続されている複数のセルＣ０
のデータがビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バ
ーＢＬｎにそれぞれ出力される。
のワード線ＷＬ１〜ＷＬｍ、複数のビット線対ＢＬ１，
バーＢＬ１〜ＢＬｎ，バーＢＬｎを備えている。各ビッ
ト線対と各ワード線との間にはメモリセルＣ０が接続さ
れている。セルＣ０はインバータ５２，５３及びゲート
トランジスタ５４，５５で構成されている。ワード線Ｗ
Ｌ１〜ＷＬｍのいずれか１つが選択されてＨレベルにさ
れると、そのワード線に接続されている複数のセルＣ０
のデータがビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バ
ーＢＬｎにそれぞれ出力される。
【０００５】プリチャージ回路４２は回路４２ａ１〜４
２ａｎからなる。クロックジェネレータ５１から出力さ
れる周期ｔ０のクロック信号ＣＬＫ（図８に示す）がＨ
レベルである期間、トランジスタ５６〜５８がオンし、
各回路４２ａ１〜４２ａｎはビット線対ＢＬ１，バーＢ
Ｌ１〜ＢＬｎ，バーＢＬｎを電源ＶDDによってプリチャ
ージする。
２ａｎからなる。クロックジェネレータ５１から出力さ
れる周期ｔ０のクロック信号ＣＬＫ（図８に示す）がＨ
レベルである期間、トランジスタ５６〜５８がオンし、
各回路４２ａ１〜４２ａｎはビット線対ＢＬ１，バーＢ
Ｌ１〜ＢＬｎ，バーＢＬｎを電源ＶDDによってプリチャ
ージする。
【０００６】バッファ４６はクロック信号ＣＬＫの立ち
上がりエッジに同期して、図示しない制御装置からのア
ドレス信号ＡＤを保持し、ロウアドレス信号ＡＤＲをデ
コーダ４３に供給し、コラムアドレス信号ＡＤＣをコラ
ムデコーダ４５に供給する。
上がりエッジに同期して、図示しない制御装置からのア
ドレス信号ＡＤを保持し、ロウアドレス信号ＡＤＲをデ
コーダ４３に供給し、コラムアドレス信号ＡＤＣをコラ
ムデコーダ４５に供給する。
【０００７】制御バッファ４９は前記制御装置から読み
出し許可信号ＲＥ及び書き込み許可信号ＷＥを入力し、
両信号ＲＥ，ＷＥに基づく制御信号をデコーダ４３，４
５に出力する。また、バッファ４９は読み出し許可信号
ＲＥをセンスアンプ４７に出力し、読み出し許可信号Ｗ
Ｅをライトアンプ４８に出力する。
出し許可信号ＲＥ及び書き込み許可信号ＷＥを入力し、
両信号ＲＥ，ＷＥに基づく制御信号をデコーダ４３，４
５に出力する。また、バッファ４９は読み出し許可信号
ＲＥをセンスアンプ４７に出力し、読み出し許可信号Ｗ
Ｅをライトアンプ４８に出力する。
【０００８】デコーダ４３はバッファ４９の制御信号に
基づいてアドレス信号ＡＤＲを選択信号ＳＲＤにデコー
ドし、その信号ＳＲＤに基づいてワード線ＷＬ１〜ＷＬ
ｍのいずれか１つを選択する。デコーダ４５はバッファ
４９の制御信号に基づいてアドレス信号ＡＤＣを選択信
号ＳＣＤにデコードし、その信号ＳＣＤをセルアレイ４
１に接続されたコラムスイッチ４４に供給する。
基づいてアドレス信号ＡＤＲを選択信号ＳＲＤにデコー
ドし、その信号ＳＲＤに基づいてワード線ＷＬ１〜ＷＬ
ｍのいずれか１つを選択する。デコーダ４５はバッファ
４９の制御信号に基づいてアドレス信号ＡＤＣを選択信
号ＳＣＤにデコードし、その信号ＳＣＤをセルアレイ４
１に接続されたコラムスイッチ４４に供給する。
【０００９】スイッチ４４には出力線対ＬＣ０，バーＬ
Ｃ０を介してセンスアンプ４７及びライトアンプ４８が
接続されている。スイッチ４４のスイッチ対Ｓｃ１，Ｓ
ｄ１〜Ｓｃｎ，Ｓｄｎのうち、いずれか１対が選択信号
ＳＣＤに基づいてオンし、対応するビット線対を出力線
対ＬＣ０，バーＬＣ０に選択的に接続する。
Ｃ０を介してセンスアンプ４７及びライトアンプ４８が
接続されている。スイッチ４４のスイッチ対Ｓｃ１，Ｓ
ｄ１〜Ｓｃｎ，Ｓｄｎのうち、いずれか１対が選択信号
ＳＣＤに基づいてオンし、対応するビット線対を出力線
対ＬＣ０，バーＬＣ０に選択的に接続する。
【００１０】センスアンプ４７は読み出し許可信号ＲＥ
に基づいて活性化され、クロック信号ＣＬＫのＨレベル
のパルスが入力される毎に出力線対ＬＣ０，バーＬＣ０
及びビット線対を介して読み出されたセルＣ０のデータ
を増幅し、増幅したリードデータＲＤ０を出力する。
に基づいて活性化され、クロック信号ＣＬＫのＨレベル
のパルスが入力される毎に出力線対ＬＣ０，バーＬＣ０
及びビット線対を介して読み出されたセルＣ０のデータ
を増幅し、増幅したリードデータＲＤ０を出力する。
【００１１】ライトアンプ４８は書き込み許可信号ＷＥ
に基づいて活性化され、出力線対ＬＣ０，バーＬＣ０及
びビット線対を介してライトデータＷＤ０を選択された
セルＣ０に書き込む。
に基づいて活性化され、出力線対ＬＣ０，バーＬＣ０及
びビット線対を介してライトデータＷＤ０を選択された
セルＣ０に書き込む。
【００１２】上記のように構成されたＳＲＡＭ４０にお
けるデータの読み出しについて説明する。図８に示すよ
うに、アドレス信号ＡＤはクロック信号ＣＬＫの立ち上
がりに同期してバッファ４６にラッチされる。ロウアド
レス信号ＡＤＲはデコーダ４３に供給され、アドレス信
号ＡＤＣはデコーダ４５に供給される。
けるデータの読み出しについて説明する。図８に示すよ
うに、アドレス信号ＡＤはクロック信号ＣＬＫの立ち上
がりに同期してバッファ４６にラッチされる。ロウアド
レス信号ＡＤＲはデコーダ４３に供給され、アドレス信
号ＡＤＣはデコーダ４５に供給される。
【００１３】アドレス信号ＡＤＲは選択信号ＳＲＤにデ
コードされ、その信号ＳＲＤに基づいて、例えば、ワー
ド線ＷＬ１が選択される。アドレス信号ＡＤＣは選択信
号ＳＣＤにデコードされ、その信号ＳＣＤに基づいて、
例えば、スイッチＳｃ１，Ｓｄ１がオンされ、ビット線
対ＢＬ１，バーＢＬ１が出力線対ＬＣ０，バーＬＣ０に
接続される。それにより、ワード線ＷＬ１及びビット線
対ＢＬ１，バーＢＬ１に接続されたセルＣ０が選択され
る。
コードされ、その信号ＳＲＤに基づいて、例えば、ワー
ド線ＷＬ１が選択される。アドレス信号ＡＤＣは選択信
号ＳＣＤにデコードされ、その信号ＳＣＤに基づいて、
例えば、スイッチＳｃ１，Ｓｄ１がオンされ、ビット線
対ＢＬ１，バーＢＬ１が出力線対ＬＣ０，バーＬＣ０に
接続される。それにより、ワード線ＷＬ１及びビット線
対ＢＬ１，バーＢＬ１に接続されたセルＣ０が選択され
る。
【００１４】このとき、クロック信号ＣＬＫがＨレベル
であるため、回路４２ａ１〜４２ａｎのトランジスタ５
６〜５８がオンし、ビット線対ＢＬ１，バーＢＬ１〜Ｂ
Ｌｎ，バーＢＬｎが電源ＶDDによってプリチャージされ
る。
であるため、回路４２ａ１〜４２ａｎのトランジスタ５
６〜５８がオンし、ビット線対ＢＬ１，バーＢＬ１〜Ｂ
Ｌｎ，バーＢＬｎが電源ＶDDによってプリチャージされ
る。
【００１５】選択されたセルＣ０のデータに基づいてビ
ット線ＢＬ１，バーＢＬ１の一方のレベルは低下し、他
方のレベルは電源ＶDDのレベルに保持され、セルＣ０の
データがビット線対ＢＬ１，バーＢＬ１に読み出され
る。
ット線ＢＬ１，バーＢＬ１の一方のレベルは低下し、他
方のレベルは電源ＶDDのレベルに保持され、セルＣ０の
データがビット線対ＢＬ１，バーＢＬ１に読み出され
る。
【００１６】ビット線対ＢＬ１，バーＢＬ１のデータは
出力線対ＬＣ０，バーＬＣ０を介してセンスアンプ４７
に転送され、同アンプ４７によって増幅されてリードデ
ータＲＤ０として出力される。
出力線対ＬＣ０，バーＬＣ０を介してセンスアンプ４７
に転送され、同アンプ４７によって増幅されてリードデ
ータＲＤ０として出力される。
【００１７】アドレス信号ＡＤが「１」インクリメント
されると、クロック信号ＣＬＫの立ち上がりに同期して
バッファ１６にラッチされる。アドレス信号ＡＤＲは変
化せず、アドレス信号ＡＤＣが変化する。そのため、ワ
ード線ＷＬ１が選択されるとともに、ビット線対ＢＬ
２，バーＢＬ２が出力線対ＬＣ０，バーＬＣ０に接続さ
れる。それにより、ワード線ＷＬ１及びビット線対ＢＬ
２，バーＢＬ２に接続されたセルＣ０が選択される。
されると、クロック信号ＣＬＫの立ち上がりに同期して
バッファ１６にラッチされる。アドレス信号ＡＤＲは変
化せず、アドレス信号ＡＤＣが変化する。そのため、ワ
ード線ＷＬ１が選択されるとともに、ビット線対ＢＬ
２，バーＢＬ２が出力線対ＬＣ０，バーＬＣ０に接続さ
れる。それにより、ワード線ＷＬ１及びビット線対ＢＬ
２，バーＢＬ２に接続されたセルＣ０が選択される。
【００１８】このとき、クロック信号ＣＬＫがＨレベル
であるため、ビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，
バーＢＬｎが回路４２ａ１〜４２ａｎを介して電源ＶDD
によりプリチャージされる。
であるため、ビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，
バーＢＬｎが回路４２ａ１〜４２ａｎを介して電源ＶDD
によりプリチャージされる。
【００１９】選択されたセルＣ０のデータに基づいてビ
ット線ＢＬ２，バーＢＬ２の一方のレベルは低下し、他
方のレベルは電源ＶDDのレベルに保持され、セルＣ０の
データがビット線対ＢＬ２，バーＢＬ２に読み出され
る。ビット線対ＢＬ２，バーＢＬ２のデータはセンスア
ンプ４７によって増幅されてリードデータＲＤ０として
出力される。
ット線ＢＬ２，バーＢＬ２の一方のレベルは低下し、他
方のレベルは電源ＶDDのレベルに保持され、セルＣ０の
データがビット線対ＢＬ２，バーＢＬ２に読み出され
る。ビット線対ＢＬ２，バーＢＬ２のデータはセンスア
ンプ４７によって増幅されてリードデータＲＤ０として
出力される。
【００２０】以後、アドレス信号ＡＤが順次インクリメ
ントされ、アドレス信号ＡＤに基づいてワード線が選択
されるとともに、ビット線対が出力線対ＬＣ０，バーＬ
Ｃ０に接続される。クロック信号ＣＬＫに基づいてビッ
ト線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バーＢＬｎが電源
ＶDDによりプリチャージされる。そして、選択されたワ
ード線ＷＬ１及びビット線対に接続されているセルＣ０
が選択され、そのセルＣ０のデータが読み出され増幅さ
れて出力される。
ントされ、アドレス信号ＡＤに基づいてワード線が選択
されるとともに、ビット線対が出力線対ＬＣ０，バーＬ
Ｃ０に接続される。クロック信号ＣＬＫに基づいてビッ
ト線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バーＢＬｎが電源
ＶDDによりプリチャージされる。そして、選択されたワ
ード線ＷＬ１及びビット線対に接続されているセルＣ０
が選択され、そのセルＣ０のデータが読み出され増幅さ
れて出力される。
【００２１】データの読み出しにおいてセルＣ０を選択
する毎に、すべてのビット線対のプリチャージが行われ
る。そのため、リードデータＲＤ０は図８に示すよう
に、クロック信号ＣＬＫの立ち下がりにほぼ同期して出
力される。
する毎に、すべてのビット線対のプリチャージが行われ
る。そのため、リードデータＲＤ０は図８に示すよう
に、クロック信号ＣＬＫの立ち下がりにほぼ同期して出
力される。
【００２２】
【発明が解決しようとする課題】しかしながら、上記の
ＳＲＡＭ４０においては、セルＣ０を選択してデータを
読み出す毎に、クロック信号ＣＬＫに基づいてプリチャ
ージ回路４２が動作し、すべてのビット線対ＢＬ１，バ
ーＢＬ１〜ＢＬｎ，バーＢＬｎのプリチャージが行われ
る。特に、アドレス信号を順次インクリメントして同一
のワード線に接続されている複数のセルＣ０のデータを
読み出す場合であっても、プリチャージが行われる毎に
電流が流れる。そのため、消費電力が増加するという問
題がある。
ＳＲＡＭ４０においては、セルＣ０を選択してデータを
読み出す毎に、クロック信号ＣＬＫに基づいてプリチャ
ージ回路４２が動作し、すべてのビット線対ＢＬ１，バ
ーＢＬ１〜ＢＬｎ，バーＢＬｎのプリチャージが行われ
る。特に、アドレス信号を順次インクリメントして同一
のワード線に接続されている複数のセルＣ０のデータを
読み出す場合であっても、プリチャージが行われる毎に
電流が流れる。そのため、消費電力が増加するという問
題がある。
【００２３】また、上記のＳＲＡＭ４０においては、リ
ードデータＲＤ０はプリチャージ後、すなわち、クロッ
ク信号ＣＬＫの立ち下がりに同期して出力される。その
ため、同一ワード線に接続されている複数のセルのデー
タを読み出す場合、２つ目以降のセルのデータの読み出
しがプリチャージ時間だけ遅くなる。
ードデータＲＤ０はプリチャージ後、すなわち、クロッ
ク信号ＣＬＫの立ち下がりに同期して出力される。その
ため、同一ワード線に接続されている複数のセルのデー
タを読み出す場合、２つ目以降のセルのデータの読み出
しがプリチャージ時間だけ遅くなる。
【００２４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、ワード線が変化しない
ときにはビット線のプリチャージをなくして消費電力を
低減することができる半導体記憶装置を提供することに
ある。
れたものであって、その目的は、ワード線が変化しない
ときにはビット線のプリチャージをなくして消費電力を
低減することができる半導体記憶装置を提供することに
ある。
【００２５】
【課題を解決するための手段】図１は本発明の原理説明
図である。メモリセルアレイ１は、複数のワード線ＷＬ
と、複数のビット線ＢＬ，バーＢＬと、ワード線及びビ
ット線に接続された複数のメモリセルＣとを備える。選
択されたワード線及び選択されたビット線に接続された
メモリセルＣのデータが読み出される。
図である。メモリセルアレイ１は、複数のワード線ＷＬ
と、複数のビット線ＢＬ，バーＢＬと、ワード線及びビ
ット線に接続された複数のメモリセルＣとを備える。選
択されたワード線及び選択されたビット線に接続された
メモリセルＣのデータが読み出される。
【００２６】プリチャージ回路４はメモリセルアレイ１
からのデータの読み出しに先立ち、複数のビット線Ｂ
Ｌ，バーＢＬをプリチャージする。センスアンプ６はメ
モリセルアレイ１から読み出されたデータを増幅する。
からのデータの読み出しに先立ち、複数のビット線Ｂ
Ｌ，バーＢＬをプリチャージする。センスアンプ６はメ
モリセルアレイ１から読み出されたデータを増幅する。
【００２７】ワード線選択回路２はアドレス信号ＡＤに
基づいて複数のワード線ＷＬのいずれか１つを選択す
る。ビット線選択回路３はアドレス信号ＡＤに基づいて
複数のビット線ＢＬ，バーＢＬを選択的にセンスアンプ
６に接続する。
基づいて複数のワード線ＷＬのいずれか１つを選択す
る。ビット線選択回路３はアドレス信号ＡＤに基づいて
複数のビット線ＢＬ，バーＢＬを選択的にセンスアンプ
６に接続する。
【００２８】プリチャージ制御回路５は、アドレス信号
ＡＤの変化に基づいて、先に選択されたワード線と次に
選択されたワード線とが不一致か否かを検出する。そし
て、不一致であるときにのみ、プリチャージ制御回路５
は、すべてのビット線ＢＬ，バーＢＬのプリチャージが
行われるようにプリチャージ回路４を制御する。
ＡＤの変化に基づいて、先に選択されたワード線と次に
選択されたワード線とが不一致か否かを検出する。そし
て、不一致であるときにのみ、プリチャージ制御回路５
は、すべてのビット線ＢＬ，バーＢＬのプリチャージが
行われるようにプリチャージ回路４を制御する。
【００２９】
【作用】本発明では、アドレス信号の変化に基づいて選
択されるワード線が変化したときにのみ、すべてのビッ
ト線のプリチャージが行われる。一方、アドレス信号が
変化しても選択されるワード線が変化しないときにはビ
ット線のプリチャージが行われない。そのため、半導体
記憶装置の消費電力が低減される。
択されるワード線が変化したときにのみ、すべてのビッ
ト線のプリチャージが行われる。一方、アドレス信号が
変化しても選択されるワード線が変化しないときにはビ
ット線のプリチャージが行われない。そのため、半導体
記憶装置の消費電力が低減される。
【００３０】
【実施例】以下、本発明をスタティックＲＡＭ（ＳＲＡ
Ｍ）に具体化した一実施例を図２〜図５に従って説明す
る。
Ｍ）に具体化した一実施例を図２〜図５に従って説明す
る。
【００３１】図２には本実施例のＳＲＡＭ１０が示され
ている。このＳＲＡＭ１０はＤＳＰ（digital signal p
rocessing LSI ）に搭載され、プログラムデータの格納
用に使用される。ＳＲＡＭ１０は、メモリセルアレイ１
１、プリチャージ回路１２、ロウデコーダ１３、コラム
スイッチ１４、コラムデコーダ１５、ロウアドレスバッ
ファ１６、センスアンプ１７及びライトアンプ１８を備
えている。さらに、ＳＲＡＭ１０は、制御バッファ１
９、プリチャージ制御回路２０及びクロックジェネレー
タ２１を備えている。ＳＲＡＭ１０には高電位電源とし
ての電源ＶDDと低電位電源としての電源ＶSSが供給さ
れ、ＳＲＡＭ１０は両電源に基づいて動作する。ジェネ
レータ２１は図５に示すように所定周期ｔ０のクロック
信号ＣＬＫを出力する。
ている。このＳＲＡＭ１０はＤＳＰ（digital signal p
rocessing LSI ）に搭載され、プログラムデータの格納
用に使用される。ＳＲＡＭ１０は、メモリセルアレイ１
１、プリチャージ回路１２、ロウデコーダ１３、コラム
スイッチ１４、コラムデコーダ１５、ロウアドレスバッ
ファ１６、センスアンプ１７及びライトアンプ１８を備
えている。さらに、ＳＲＡＭ１０は、制御バッファ１
９、プリチャージ制御回路２０及びクロックジェネレー
タ２１を備えている。ＳＲＡＭ１０には高電位電源とし
ての電源ＶDDと低電位電源としての電源ＶSSが供給さ
れ、ＳＲＡＭ１０は両電源に基づいて動作する。ジェネ
レータ２１は図５に示すように所定周期ｔ０のクロック
信号ＣＬＫを出力する。
【００３２】図３に示すように、セルアレイ１１は複数
のワード線ＷＬ１〜ＷＬｍ（ｍは本実施例では３２）、
複数のビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バーＢ
Ｌｎ（ｎは本実施例では８）を備えている。各ビット線
対と、各ワード線ＷＬ１〜ＷＬｍとの間にはメモリセル
Ｃが接続されている。なお、図３ではワード線ＷＬ１，
ＷＬｍ、ビット線対ＢＬ１，バーＢＬ１、ＢＬｎ，バー
ＢＬｎのみが図示されている。
のワード線ＷＬ１〜ＷＬｍ（ｍは本実施例では３２）、
複数のビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バーＢ
Ｌｎ（ｎは本実施例では８）を備えている。各ビット線
対と、各ワード線ＷＬ１〜ＷＬｍとの間にはメモリセル
Ｃが接続されている。なお、図３ではワード線ＷＬ１，
ＷＬｍ、ビット線対ＢＬ１，バーＢＬ１、ＢＬｎ，バー
ＢＬｎのみが図示されている。
【００３３】各セルＣはインバータ２２，２３及びＮＭ
ＯＳトランジスタよりなるゲートトランジスタ２４，２
５で構成されている。インバータ２２，２３の入力端子
は互いに他方のインバータの出力端子に接続されてい
る。各トランジスタ２４は各ビット線ＢＬ１〜ＢＬｎと
各インバータ２３の出力端子との間に接続されている。
各トランジスタ２５は各ビット線バーＢＬ１〜バーＢＬ
ｎと各インバータ２２の出力端子との間に接続されてい
る。各セルＣにおけるトランジスタ２４，２５のゲート
は対応する各ワード線ＷＬ１〜ＷＬｍに接続されてい
る。従って、ワード線ＷＬ１〜ＷＬｍのいずれか１つが
選択されてＨレベルにされると、そのワード線に接続さ
れている複数のセルＣのトランジスタ２４，２５がオン
し、それら複数のセルＣのデータがビット線対ＢＬ１，
バーＢＬ１〜ＢＬｎ，バーＢＬｎにそれぞれ出力され
る。
ＯＳトランジスタよりなるゲートトランジスタ２４，２
５で構成されている。インバータ２２，２３の入力端子
は互いに他方のインバータの出力端子に接続されてい
る。各トランジスタ２４は各ビット線ＢＬ１〜ＢＬｎと
各インバータ２３の出力端子との間に接続されている。
各トランジスタ２５は各ビット線バーＢＬ１〜バーＢＬ
ｎと各インバータ２２の出力端子との間に接続されてい
る。各セルＣにおけるトランジスタ２４，２５のゲート
は対応する各ワード線ＷＬ１〜ＷＬｍに接続されてい
る。従って、ワード線ＷＬ１〜ＷＬｍのいずれか１つが
選択されてＨレベルにされると、そのワード線に接続さ
れている複数のセルＣのトランジスタ２４，２５がオン
し、それら複数のセルＣのデータがビット線対ＢＬ１，
バーＢＬ１〜ＢＬｎ，バーＢＬｎにそれぞれ出力され
る。
【００３４】セルアレイ１１には前記すべてのビット線
対をプリチャージするためのプリチャージ回路１２が接
続されている。プリチャージ回路１２はプリチャージ制
御回路２０から出力されるプリチャージ信号ＰＲに基づ
いて動作する。プリチャージ回路１２はビット線対ＢＬ
１，バーＢＬ１〜ＢＬｎ，バーＢＬｎにそれぞれ対応し
た複数の回路１２ａ１〜１２ａｎからなる。各回路１２
ａ１〜１２ａｎはＮＭＯＳトランジスタ２６，２７，２
８からなる。各トランジスタ２６は電源ＶDDと非反転側
の各ビット線ＢＬ１〜ＢＬｎとの間に接続されている。
各トランジスタ２７は反転側の各ビット線バーＢＬ１〜
バーＢＬｎとの間に接続されている。各トランジスタ２
８は各ビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バーＢ
Ｌｎに接続されている。各トランジスタ２６〜２８のゲ
ートには前記プリチャージ信号ＰＲが入力される。
対をプリチャージするためのプリチャージ回路１２が接
続されている。プリチャージ回路１２はプリチャージ制
御回路２０から出力されるプリチャージ信号ＰＲに基づ
いて動作する。プリチャージ回路１２はビット線対ＢＬ
１，バーＢＬ１〜ＢＬｎ，バーＢＬｎにそれぞれ対応し
た複数の回路１２ａ１〜１２ａｎからなる。各回路１２
ａ１〜１２ａｎはＮＭＯＳトランジスタ２６，２７，２
８からなる。各トランジスタ２６は電源ＶDDと非反転側
の各ビット線ＢＬ１〜ＢＬｎとの間に接続されている。
各トランジスタ２７は反転側の各ビット線バーＢＬ１〜
バーＢＬｎとの間に接続されている。各トランジスタ２
８は各ビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バーＢ
Ｌｎに接続されている。各トランジスタ２６〜２８のゲ
ートには前記プリチャージ信号ＰＲが入力される。
【００３５】従って、プリチャージ信号ＰＲがＨレベル
である期間、トランジスタ２８がオンする。それによ
り、各ビット線対の電位は等しくなる。このとき、トラ
ンジスタ２６，２７がオンし、ビット線対ＢＬ１，バー
ＢＬ１〜ＢＬｎ，バーＢＬｎは電源ＶDDによってプリチ
ャージされる。
である期間、トランジスタ２８がオンする。それによ
り、各ビット線対の電位は等しくなる。このとき、トラ
ンジスタ２６，２７がオンし、ビット線対ＢＬ１，バー
ＢＬ１〜ＢＬｎ，バーＢＬｎは電源ＶDDによってプリチ
ャージされる。
【００３６】セルアレイ１１にはコラムスイッチ１４が
接続されている。コラムスイッチ１４はコラムデコーダ
１５から出力される選択信号ＳＣＤに基づいて動作す
る。コラムスイッチ１４はスイッチＳａ１〜Ｓａｎと、
スイッチＳｂ１〜Ｓｂｎとからなる。スイッチＳａ１〜
Ｓａｎ及びＳｂ１〜Ｓｂｎは、本実施例ではＮＭＯＳト
ランジスタからなる。
接続されている。コラムスイッチ１４はコラムデコーダ
１５から出力される選択信号ＳＣＤに基づいて動作す
る。コラムスイッチ１４はスイッチＳａ１〜Ｓａｎと、
スイッチＳｂ１〜Ｓｂｎとからなる。スイッチＳａ１〜
Ｓａｎ及びＳｂ１〜Ｓｂｎは、本実施例ではＮＭＯＳト
ランジスタからなる。
【００３７】スイッチＳａ１〜Ｓａｎは一端において前
記ビット線ＢＬ１〜ＢＬｎにそれぞれ接続され、他端に
おいて共通の出力線ＬＣに接続されている。スイッチＳ
ｂ１〜Ｓｂｎは一端において前記ビット線バーＢＬ１〜
ＢＬｎにそれぞれ接続され、他端において共通の出力線
バーＬＣに接続されている。スイッチＳａ１〜Ｓａｎは
出力線ＬＣに接続されている。スイッチＳｂ１〜Ｓｂｎ
は出力線バーＬＣに接続されている。前記ビット線対に
対応するスイッチ対のいずれか一対のみが前記選択信号
ＳＣＤによってオンされ、オンされたスイッチ対は対応
するビット線対を前記出力線ＬＣ，バーＬＣに選択的に
接続する。
記ビット線ＢＬ１〜ＢＬｎにそれぞれ接続され、他端に
おいて共通の出力線ＬＣに接続されている。スイッチＳ
ｂ１〜Ｓｂｎは一端において前記ビット線バーＢＬ１〜
ＢＬｎにそれぞれ接続され、他端において共通の出力線
バーＬＣに接続されている。スイッチＳａ１〜Ｓａｎは
出力線ＬＣに接続されている。スイッチＳｂ１〜Ｓｂｎ
は出力線バーＬＣに接続されている。前記ビット線対に
対応するスイッチ対のいずれか一対のみが前記選択信号
ＳＣＤによってオンされ、オンされたスイッチ対は対応
するビット線対を前記出力線ＬＣ，バーＬＣに選択的に
接続する。
【００３８】図２に示すように、アドレスバッファ１６
には前記クロック信号ＣＬＫが供給されるとともに、図
示しない制御装置から複数ビットからなるアドレス信号
ＡＤが供給される。なお、本実施例ではアドレス信号Ａ
Ｄは、上位５ビットのロウアドレス信号ＡＤＲと、下位
３ビットのコラムアドレス信号ＡＤＣとからなるものと
する。バッファ１６はクロック信号ＣＬＫの立ち上がり
エッジに同期してアドレス信号ＡＤを保持する。バッフ
ァ１６は保持したアドレス信号ＡＤのうち、上位のロウ
アドレス信号ＡＤＲをロウデコーダ１３及びプリチャー
ジ制御回路２０に供給し、下位のコラムアドレス信号Ａ
ＤＣをコラムデコーダ１５に供給する。
には前記クロック信号ＣＬＫが供給されるとともに、図
示しない制御装置から複数ビットからなるアドレス信号
ＡＤが供給される。なお、本実施例ではアドレス信号Ａ
Ｄは、上位５ビットのロウアドレス信号ＡＤＲと、下位
３ビットのコラムアドレス信号ＡＤＣとからなるものと
する。バッファ１６はクロック信号ＣＬＫの立ち上がり
エッジに同期してアドレス信号ＡＤを保持する。バッフ
ァ１６は保持したアドレス信号ＡＤのうち、上位のロウ
アドレス信号ＡＤＲをロウデコーダ１３及びプリチャー
ジ制御回路２０に供給し、下位のコラムアドレス信号Ａ
ＤＣをコラムデコーダ１５に供給する。
【００３９】制御バッファ１９は前記制御装置から読み
出し許可信号ＲＥ及び書き込み許可信号ＷＥを入力す
る。バッファ１９は両信号ＲＥ，ＷＥに基づく制御信号
を前記ロウデコーダ１３及びコラムデコーダ１５に出力
する。また、バッファ１９は読み出し許可信号ＲＥをセ
ンスアンプ１７に出力し、読み出し許可信号ＷＥをライ
トアンプ１８に出力する。
出し許可信号ＲＥ及び書き込み許可信号ＷＥを入力す
る。バッファ１９は両信号ＲＥ，ＷＥに基づく制御信号
を前記ロウデコーダ１３及びコラムデコーダ１５に出力
する。また、バッファ１９は読み出し許可信号ＲＥをセ
ンスアンプ１７に出力し、読み出し許可信号ＷＥをライ
トアンプ１８に出力する。
【００４０】ロウデコーダ１３はワード線選択回路を構
成している。デコーダ１３は前記セルアレイ１１のワー
ド線ＷＬ１〜ＷＬｍに接続されている。デコーダ１３は
前記アドレス信号ＡＤＲを入力し、前記バッファ１９の
制御信号に基づいてアドレス信号ＡＤＲを選択信号ＳＲ
Ｄにデコードする。デコーダ１３はその選択信号ＳＲＤ
に基づいて前記ワード線ＷＬ１〜ＷＬｍのいずれか１つ
を選択、すなわち、Ｈレベルにする。
成している。デコーダ１３は前記セルアレイ１１のワー
ド線ＷＬ１〜ＷＬｍに接続されている。デコーダ１３は
前記アドレス信号ＡＤＲを入力し、前記バッファ１９の
制御信号に基づいてアドレス信号ＡＤＲを選択信号ＳＲ
Ｄにデコードする。デコーダ１３はその選択信号ＳＲＤ
に基づいて前記ワード線ＷＬ１〜ＷＬｍのいずれか１つ
を選択、すなわち、Ｈレベルにする。
【００４１】コラムデコーダ１５は前記コラムスイッチ
１４に接続されている。本実施例ではコラムデコーダ１
５及びコラムスイッチ１４によりビット線選択回路が構
成されている。デコーダ１５は前記アドレス信号ＡＤＣ
を入力し、前記バッファ１９の制御信号に基づいてアド
レス信号ＡＤＣを選択信号ＳＣＤにデコードする。デコ
ーダ１５は選択信号ＳＣＤを前記コラムスイッチ１４に
供給し、いずれか一対のビット線対を前記出力線ＬＣ，
バーＬＣに選択的に接続する。
１４に接続されている。本実施例ではコラムデコーダ１
５及びコラムスイッチ１４によりビット線選択回路が構
成されている。デコーダ１５は前記アドレス信号ＡＤＣ
を入力し、前記バッファ１９の制御信号に基づいてアド
レス信号ＡＤＣを選択信号ＳＣＤにデコードする。デコ
ーダ１５は選択信号ＳＣＤを前記コラムスイッチ１４に
供給し、いずれか一対のビット線対を前記出力線ＬＣ，
バーＬＣに選択的に接続する。
【００４２】コラムスイッチ１４には前記出力線ＬＣ，
バーＬＣを介してセンスアンプ１７及びライトアンプ１
８が接続されている。センスアンプ１７には電源ＶDD及
びＶSSが供給されるとともに、前記クロック信号ＣＬＫ
が供給される。センスアンプ１７は前記許可信号ＲＥに
基づいて活性化され、クロック信号ＣＬＫのＨレベルの
パルスが入力される毎に出力線対ＬＣ，バーＬＣ及びビ
ット線対を介して読み出されたセルＣのデータを増幅
し、増幅したリードデータＲＤを出力する。
バーＬＣを介してセンスアンプ１７及びライトアンプ１
８が接続されている。センスアンプ１７には電源ＶDD及
びＶSSが供給されるとともに、前記クロック信号ＣＬＫ
が供給される。センスアンプ１７は前記許可信号ＲＥに
基づいて活性化され、クロック信号ＣＬＫのＨレベルの
パルスが入力される毎に出力線対ＬＣ，バーＬＣ及びビ
ット線対を介して読み出されたセルＣのデータを増幅
し、増幅したリードデータＲＤを出力する。
【００４３】ライトアンプ１８には前記制御装置からラ
イトデータＷＤが供給されるとともに、前記書き込み許
可信号ＷＥが供給される。ライトアンプ１８は許可信号
ＷＥに基づいて活性化され、出力線対ＬＣ，バーＬＣ及
びビット線対を介して選択されたセルＣにライトデータ
ＷＤを書き込む。
イトデータＷＤが供給されるとともに、前記書き込み許
可信号ＷＥが供給される。ライトアンプ１８は許可信号
ＷＥに基づいて活性化され、出力線対ＬＣ，バーＬＣ及
びビット線対を介して選択されたセルＣにライトデータ
ＷＤを書き込む。
【００４４】図４に示すように、プリチャージ制御回路
２０には前記アドレス信号ＡＤＲ及びクロック信号ＣＬ
Ｋが供給されている。制御回路２０はアドレス信号ＡＤ
の変化に基づいて先に選択されたワード線と次に選択さ
れたワード線とが不一致であるときにのみ、前記プリチ
ャージ回路１２を動作させる。
２０には前記アドレス信号ＡＤＲ及びクロック信号ＣＬ
Ｋが供給されている。制御回路２０はアドレス信号ＡＤ
の変化に基づいて先に選択されたワード線と次に選択さ
れたワード線とが不一致であるときにのみ、前記プリチ
ャージ回路１２を動作させる。
【００４５】制御回路２０はアドレスラッチ２９、検出
回路３１、及び出力回路としてのＯＲ回路３３を備えて
いる。ラッチ２９は複数のフリップフロップ（以下、単
にＦＦという）３０ａ〜３０ｅからなる。ＦＦ３０ａ〜
３０ｅのデータ端子Ｄにはアドレス信号ＡＤＲのビット
信号Ａ１（最下位）〜Ａ５（最上位）がそれぞれ入力さ
れ、クロック端子にはクロック信号ＣＬＫが入力され
る。ＦＦ３０ａ〜３０ｅはクロック信号ＣＬＫの半周期
分遅れた立ち下がりエッジに基づいてビット信号Ａ１〜
Ａ５をそれぞれ保持し、その保持した信号をビット信号
ＰＡ１〜ＰＡ５として検出回路３１に出力する。従っ
て、クロック信号ＣＬＫの立ち上がりエッジに同期して
アドレス信号ＡＤが変化しても、ビット信号ＰＡ１〜Ｐ
Ａ５は先のアドレス信号ＡＤのビット信号である。すな
わち、ＦＦ３０ａ〜３０ｅは先のアドレス信号ＡＤを保
持する。
回路３１、及び出力回路としてのＯＲ回路３３を備えて
いる。ラッチ２９は複数のフリップフロップ（以下、単
にＦＦという）３０ａ〜３０ｅからなる。ＦＦ３０ａ〜
３０ｅのデータ端子Ｄにはアドレス信号ＡＤＲのビット
信号Ａ１（最下位）〜Ａ５（最上位）がそれぞれ入力さ
れ、クロック端子にはクロック信号ＣＬＫが入力され
る。ＦＦ３０ａ〜３０ｅはクロック信号ＣＬＫの半周期
分遅れた立ち下がりエッジに基づいてビット信号Ａ１〜
Ａ５をそれぞれ保持し、その保持した信号をビット信号
ＰＡ１〜ＰＡ５として検出回路３１に出力する。従っ
て、クロック信号ＣＬＫの立ち上がりエッジに同期して
アドレス信号ＡＤが変化しても、ビット信号ＰＡ１〜Ｐ
Ａ５は先のアドレス信号ＡＤのビット信号である。すな
わち、ＦＦ３０ａ〜３０ｅは先のアドレス信号ＡＤを保
持する。
【００４６】検出回路３１は複数のＥＯＲ（排他的論理
和）回路３２ａ〜３２ｅからなる。検出回路３１は前記
ラッチ２９の先のアドレス信号と前記バッファ１６を介
して入力される次のアドレス信号とが不一致か否かを検
出する。すなわち、ＥＯＲ回路３２ａ〜３２ｅの一方の
入力端子にはビット信号Ａ１〜Ａ５がそれぞれ入力さ
れ、他方の入力端子にはビット信号ＰＡ１〜ＰＡ５がそ
れぞれ入力されている。ＥＯＲ回路３０ａ〜３０ｅは両
入力信号のレベルに基づく出力信号ＳＧ１〜ＳＧ５を出
力する。各ＥＯＲ回路３０ａ〜３０ｅは両入力信号のレ
ベルが一致していると、出力信号ＳＧ１〜ＳＧ５として
「０」を出力し、両入力信号のレベルが不一致であると
出力信号ＳＧ１〜ＳＧ５として「１」を出力する。
和）回路３２ａ〜３２ｅからなる。検出回路３１は前記
ラッチ２９の先のアドレス信号と前記バッファ１６を介
して入力される次のアドレス信号とが不一致か否かを検
出する。すなわち、ＥＯＲ回路３２ａ〜３２ｅの一方の
入力端子にはビット信号Ａ１〜Ａ５がそれぞれ入力さ
れ、他方の入力端子にはビット信号ＰＡ１〜ＰＡ５がそ
れぞれ入力されている。ＥＯＲ回路３０ａ〜３０ｅは両
入力信号のレベルに基づく出力信号ＳＧ１〜ＳＧ５を出
力する。各ＥＯＲ回路３０ａ〜３０ｅは両入力信号のレ
ベルが一致していると、出力信号ＳＧ１〜ＳＧ５として
「０」を出力し、両入力信号のレベルが不一致であると
出力信号ＳＧ１〜ＳＧ５として「１」を出力する。
【００４７】ＯＲ回路３３は前記出力信号ＳＧ１〜ＳＧ
５を入力し、それらの信号に基づいてプリチャージ信号
ＰＲを出力する。信号ＳＧ１〜ＳＧ５の少なくとも１つ
がＨレベルであると、ＯＲ回路３３はＨレベルのプリチ
ャージ信号ＰＲを出力する。すなわち、ＯＲ回路３３は
ロウアドレスが変化したときにのみ、Ｈレベルのプリチ
ャージ信号ＰＲを出力し、前記プリチャージ回路１２を
動作させてビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バ
ーＢＬｎをプリチャージさせる。
５を入力し、それらの信号に基づいてプリチャージ信号
ＰＲを出力する。信号ＳＧ１〜ＳＧ５の少なくとも１つ
がＨレベルであると、ＯＲ回路３３はＨレベルのプリチ
ャージ信号ＰＲを出力する。すなわち、ＯＲ回路３３は
ロウアドレスが変化したときにのみ、Ｈレベルのプリチ
ャージ信号ＰＲを出力し、前記プリチャージ回路１２を
動作させてビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バ
ーＢＬｎをプリチャージさせる。
【００４８】上記のように構成されたＳＲＡＭ１０のデ
ータの読み出しについて説明する。なお、読み出し開始
時において、制御回路２０のＦＦ３０ａ〜３０ｅは初期
化されており、ビット信号ＰＡ１〜ＰＡ５はすべて
「１」であるとする。
ータの読み出しについて説明する。なお、読み出し開始
時において、制御回路２０のＦＦ３０ａ〜３０ｅは初期
化されており、ビット信号ＰＡ１〜ＰＡ５はすべて
「１」であるとする。
【００４９】Ｈレベルの読み出し許可信号ＲＥが入力さ
れると、センスアンプ７が活性化される。アドレス信号
ＡＤがバッファ１６に入力されると、アドレス信号ＡＤ
はクロック信号ＣＬＫの立ち上がりエッジに同期してバ
ッファ１６にラッチされる。ロウアドレス信号ＡＤＲは
デコーダ１３及び制御回路２０に供給される。アドレス
信号ＡＤＣはデコーダ１５に供給される。
れると、センスアンプ７が活性化される。アドレス信号
ＡＤがバッファ１６に入力されると、アドレス信号ＡＤ
はクロック信号ＣＬＫの立ち上がりエッジに同期してバ
ッファ１６にラッチされる。ロウアドレス信号ＡＤＲは
デコーダ１３及び制御回路２０に供給される。アドレス
信号ＡＤＣはデコーダ１５に供給される。
【００５０】アドレス信号ＡＤＲはデコーダ１３によっ
て選択信号ＳＲＤにデコードされ、その選択信号ＳＲＤ
に基づいて、例えば、ワード線ＷＬ１が選択されてそれ
がＨレベルにされる。
て選択信号ＳＲＤにデコードされ、その選択信号ＳＲＤ
に基づいて、例えば、ワード線ＷＬ１が選択されてそれ
がＨレベルにされる。
【００５１】また、アドレス信号ＡＤＣはデコーダ１５
によって選択信号ＳＣＤにデコードされ、その選択信号
ＳＣＤに基づいて、例えば、スイッチＳａ１，Ｓｂ１が
オンされ、ビット線対ＢＬ１，バーＢＬ１が出力線対Ｌ
Ｃ，バーＬＣに接続される。それにより、ワード線ＷＬ
１及びビット線対ＢＬ１，バーＢＬ１に接続されたセル
Ｃが選択される。
によって選択信号ＳＣＤにデコードされ、その選択信号
ＳＣＤに基づいて、例えば、スイッチＳａ１，Ｓｂ１が
オンされ、ビット線対ＢＬ１，バーＢＬ１が出力線対Ｌ
Ｃ，バーＬＣに接続される。それにより、ワード線ＷＬ
１及びビット線対ＢＬ１，バーＢＬ１に接続されたセル
Ｃが選択される。
【００５２】このとき、アドレス信号ＡＤＲのビット信
号Ａ１〜Ａ５及びＦＦ３０ａ〜３０ｅのビット信号ＰＡ
１〜ＰＡ５のいずれかが不一致であると、対応する出力
信号ＳＧ１〜ＳＧ５のいずれかが「１」となる。そのた
め、図５に示すようにＨレベルのプリチャージ信号ＰＲ
が出力され始める。それにより、回路１２ａ１〜１２ａ
ｎのトランジスタ２６〜２８がオンし、ビット線対ＢＬ
１，バーＢＬ１〜ＢＬｎ，バーＢＬｎが電源ＶDDによっ
てプリチャージされる。
号Ａ１〜Ａ５及びＦＦ３０ａ〜３０ｅのビット信号ＰＡ
１〜ＰＡ５のいずれかが不一致であると、対応する出力
信号ＳＧ１〜ＳＧ５のいずれかが「１」となる。そのた
め、図５に示すようにＨレベルのプリチャージ信号ＰＲ
が出力され始める。それにより、回路１２ａ１〜１２ａ
ｎのトランジスタ２６〜２８がオンし、ビット線対ＢＬ
１，バーＢＬ１〜ＢＬｎ，バーＢＬｎが電源ＶDDによっ
てプリチャージされる。
【００５３】ビット信号Ａ１〜Ａ５はクロック信号ＣＬ
Ｋの立ち下がりエッジに同期してＦＦ３０ａ〜３０ｅに
保持され、ビット信号ＰＡ１〜ＰＡ５として出力され
る。そのため、すべての出力信号ＳＧ１〜ＳＧ５が
「０」となり、図５に示すようにプリチャージ信号ＰＲ
がＬレベルとなる。その結果、トランジスタ２６〜２８
がオフし、ビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バ
ーＢＬｎのプリチャージが終了する。
Ｋの立ち下がりエッジに同期してＦＦ３０ａ〜３０ｅに
保持され、ビット信号ＰＡ１〜ＰＡ５として出力され
る。そのため、すべての出力信号ＳＧ１〜ＳＧ５が
「０」となり、図５に示すようにプリチャージ信号ＰＲ
がＬレベルとなる。その結果、トランジスタ２６〜２８
がオフし、ビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バ
ーＢＬｎのプリチャージが終了する。
【００５４】選択されたセルＣのデータに基づいてビッ
ト線対ＢＬ１，バーＢＬ１の一方のビット線からそのビ
ット線に対応するトランジスタ及びインバータを介して
接地ＶSSに電流が流れ、そのビット線のレベルは低下し
接地ＶSSのレベルとなる。他方のビット線は電源ＶDDの
レベルに保持され、セルＣのデータがビット線対ＢＬ
１，バーＢＬ１に読み出される。
ト線対ＢＬ１，バーＢＬ１の一方のビット線からそのビ
ット線に対応するトランジスタ及びインバータを介して
接地ＶSSに電流が流れ、そのビット線のレベルは低下し
接地ＶSSのレベルとなる。他方のビット線は電源ＶDDの
レベルに保持され、セルＣのデータがビット線対ＢＬ
１，バーＢＬ１に読み出される。
【００５５】ビット線対ＢＬ１，バーＢＬ１のデータは
出力線ＬＣ，バーＬＣを介してセンスアンプ１７に転送
され、同アンプ１７によって増幅されてリードデータＲ
Ｄとして出力される。
出力線ＬＣ，バーＬＣを介してセンスアンプ１７に転送
され、同アンプ１７によって増幅されてリードデータＲ
Ｄとして出力される。
【００５６】次に、アドレス信号ＡＤがインクリメント
されると、クロック信号ＣＬＫの立ち上がりエッジに同
期してバッファ１６にラッチされる。ビット信号Ａ１〜
Ａ５のレベルは変化せず、アドレス信号ＡＤＣが変化す
る。そのため、ワード線ＷＬ１が選択される。変化した
アドレス信号ＡＤＣに基づいてスイッチＳａ２，Ｓｂ２
がオンされ、ビット線対ＢＬ２，バーＢＬ２が出力線対
ＬＣ，バーＬＣに接続される。それにより、ワード線Ｗ
Ｌ１及びビット線対ＢＬ２，バーＢＬ２に接続されたセ
ルＣが選択される。
されると、クロック信号ＣＬＫの立ち上がりエッジに同
期してバッファ１６にラッチされる。ビット信号Ａ１〜
Ａ５のレベルは変化せず、アドレス信号ＡＤＣが変化す
る。そのため、ワード線ＷＬ１が選択される。変化した
アドレス信号ＡＤＣに基づいてスイッチＳａ２，Ｓｂ２
がオンされ、ビット線対ＢＬ２，バーＢＬ２が出力線対
ＬＣ，バーＬＣに接続される。それにより、ワード線Ｗ
Ｌ１及びビット線対ＢＬ２，バーＢＬ２に接続されたセ
ルＣが選択される。
【００５７】このとき、アドレス信号ＡＤＲは変化して
いないため、ビット信号Ａ１〜Ａ５及びビット信号ＰＡ
１〜ＰＡ５は一致する。そのため、すべての出力信号Ｓ
Ｇ１〜ＳＧ５が「０」となり、図５に示すようにプリチ
ャージ信号ＰＲはＬレベルに保持され、ビット線対ＢＬ
１，バーＢＬ１〜ＢＬｎ，バーＢＬｎはプリチャージさ
れない。
いないため、ビット信号Ａ１〜Ａ５及びビット信号ＰＡ
１〜ＰＡ５は一致する。そのため、すべての出力信号Ｓ
Ｇ１〜ＳＧ５が「０」となり、図５に示すようにプリチ
ャージ信号ＰＲはＬレベルに保持され、ビット線対ＢＬ
１，バーＢＬ１〜ＢＬｎ，バーＢＬｎはプリチャージさ
れない。
【００５８】ところが、ビット線対ＢＬ２，バーＢＬ２
〜ＢＬｎ，バーＢＬｎは１周期前の読み出し時に充電さ
れている。そのため、選択されたセルＣのデータに基づ
いてビット線対ＢＬ２，バーＢＬ２の一方のビット線の
レベルは低下して接地ＶSSのレベルとなる。他方のビッ
ト線は電源ＶDDのレベルに保持され、セルＣのデータが
ビット線対ＢＬ２，バーＢＬ２に読み出される。
〜ＢＬｎ，バーＢＬｎは１周期前の読み出し時に充電さ
れている。そのため、選択されたセルＣのデータに基づ
いてビット線対ＢＬ２，バーＢＬ２の一方のビット線の
レベルは低下して接地ＶSSのレベルとなる。他方のビッ
ト線は電源ＶDDのレベルに保持され、セルＣのデータが
ビット線対ＢＬ２，バーＢＬ２に読み出される。
【００５９】ビット線対ＢＬ２，バーＢＬ２のデータは
出力線ＬＣ，バーＬＣを介してセンスアンプ１７に転送
され、同アンプ１７によって増幅されてリードデータＲ
Ｄとして出力される。このデータの読み出しにおいてす
べてのビット線対のプリチャージが行われないため、リ
ードデータＲＤはプリチャージ時間だけ早く出力され
る。すなわち、リードデータＲＤはクロック信号ＣＬＫ
の立ち上がりエッジにほぼ同期して出力される。
出力線ＬＣ，バーＬＣを介してセンスアンプ１７に転送
され、同アンプ１７によって増幅されてリードデータＲ
Ｄとして出力される。このデータの読み出しにおいてす
べてのビット線対のプリチャージが行われないため、リ
ードデータＲＤはプリチャージ時間だけ早く出力され
る。すなわち、リードデータＲＤはクロック信号ＣＬＫ
の立ち上がりエッジにほぼ同期して出力される。
【００６０】アドレス信号ＡＤが順次インクリメントさ
れ、クロック信号ＣＬＫの立ち上がりエッジに同期して
バッファ１６にラッチされる。ビット信号Ａ１〜Ａ５の
レベルが変化しなければ、ワード線ＷＬ１が選択され続
ける。変化したアドレス信号ＡＤＣに基づいてスイッチ
対Ｓａ３，Ｓｂ３以降のスイッチ対が順次オンされ、ビ
ット線対ＢＬ３，バーＢＬ３以降のビット線対が出力線
対ＬＣ，バーＬＣに接続される。それにより、ワード線
ＷＬ１及び選択されたビット線対に接続されているセル
Ｃが選択される。
れ、クロック信号ＣＬＫの立ち上がりエッジに同期して
バッファ１６にラッチされる。ビット信号Ａ１〜Ａ５の
レベルが変化しなければ、ワード線ＷＬ１が選択され続
ける。変化したアドレス信号ＡＤＣに基づいてスイッチ
対Ｓａ３，Ｓｂ３以降のスイッチ対が順次オンされ、ビ
ット線対ＢＬ３，バーＢＬ３以降のビット線対が出力線
対ＬＣ，バーＬＣに接続される。それにより、ワード線
ＷＬ１及び選択されたビット線対に接続されているセル
Ｃが選択される。
【００６１】アドレス信号ＡＤＲは変化していないた
め、図５に示すようにプリチャージ信号ＰＲはＬレベル
に保持され、ビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，
バーＢＬｎはプリチャージされない。
め、図５に示すようにプリチャージ信号ＰＲはＬレベル
に保持され、ビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，
バーＢＬｎはプリチャージされない。
【００６２】ビット線対ＢＬ３，バーＢＬ３以降のビッ
ト線対は先の読み出し時にプリチャージされて充電され
ている。そのため、選択されたセルＣのデータが選択さ
れたビット線対に読み出され、出力線ＬＣ，バーＬＣを
介してセンスアンプ１７に転送され、同アンプ１７によ
って増幅されてリードデータＲＤとして出力される。
ト線対は先の読み出し時にプリチャージされて充電され
ている。そのため、選択されたセルＣのデータが選択さ
れたビット線対に読み出され、出力線ＬＣ，バーＬＣを
介してセンスアンプ１７に転送され、同アンプ１７によ
って増幅されてリードデータＲＤとして出力される。
【００６３】さらに、アドレス信号ＡＤがインクリメン
トされると、アドレス信号ＡＤＲのビット信号Ａ１及び
アドレス信号ＡＤＣが変化する。このとき、変化したア
ドレス信号ＡＤＲに基づいてワード線ＷＬ２が選択され
る。変化したアドレス信号ＡＤＣに基づいてスイッチＳ
ａ１，Ｓｂ１がオンされ、ビット線対ＢＬ１，バーＢＬ
１が出力線対ＬＣ，バーＬＣに接続される。それによ
り、ワード線ＷＬ２及びビット線対ＢＬ１，バーＢＬ１
に接続されたセルＣが選択される。
トされると、アドレス信号ＡＤＲのビット信号Ａ１及び
アドレス信号ＡＤＣが変化する。このとき、変化したア
ドレス信号ＡＤＲに基づいてワード線ＷＬ２が選択され
る。変化したアドレス信号ＡＤＣに基づいてスイッチＳ
ａ１，Ｓｂ１がオンされ、ビット線対ＢＬ１，バーＢＬ
１が出力線対ＬＣ，バーＬＣに接続される。それによ
り、ワード線ＷＬ２及びビット線対ＢＬ１，バーＢＬ１
に接続されたセルＣが選択される。
【００６４】アドレス信号ＡＤＲのビット信号Ａ１が変
化したため、ビット信号Ａ１がビット信号ＰＡ１と不一
致となり、出力信号ＳＧ１が「１」となる。そのため、
前記と同様にしてＨレベルのプリチャージ信号ＰＲが出
力され、ビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バー
ＢＬｎが電源ＶDDによってプリチャージされる。
化したため、ビット信号Ａ１がビット信号ＰＡ１と不一
致となり、出力信号ＳＧ１が「１」となる。そのため、
前記と同様にしてＨレベルのプリチャージ信号ＰＲが出
力され、ビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バー
ＢＬｎが電源ＶDDによってプリチャージされる。
【００６５】ビット信号Ａ１〜Ａ５はクロック信号ＣＬ
Ｋの立ち下がりエッジに同期してＦＦ３０ａ〜３０ｅに
保持され、ビット信号ＰＡ１〜ＰＡ５として出力され
る。そのため、すべての出力信号ＳＧ１〜ＳＧ５が
「０」となり、プリチャージ信号ＰＲがＬレベルとなっ
てビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バーＢＬｎ
のプリチャージが終了する。
Ｋの立ち下がりエッジに同期してＦＦ３０ａ〜３０ｅに
保持され、ビット信号ＰＡ１〜ＰＡ５として出力され
る。そのため、すべての出力信号ＳＧ１〜ＳＧ５が
「０」となり、プリチャージ信号ＰＲがＬレベルとなっ
てビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バーＢＬｎ
のプリチャージが終了する。
【００６６】選択されたセルＣのデータが選択されたビ
ット線対に読み出され、出力線ＬＣ，バーＬＣを介して
センスアンプ１７に転送され、同アンプ１７によって増
幅されてリードデータＲＤとして出力される。
ット線対に読み出され、出力線ＬＣ，バーＬＣを介して
センスアンプ１７に転送され、同アンプ１７によって増
幅されてリードデータＲＤとして出力される。
【００６７】以後、アドレス信号ＡＤが順次インクリメ
ントされると、前記と同様にして順次選択されるセルが
ビット線方向に変更され、そのセルのデータがセンスア
ンプ１７によって増幅されてリードデータＲＤとして出
力される。
ントされると、前記と同様にして順次選択されるセルが
ビット線方向に変更され、そのセルのデータがセンスア
ンプ１７によって増幅されてリードデータＲＤとして出
力される。
【００６８】このように、本実施例のＳＲＡＭ１０では
先に選択されたワード線と次に選択されたワード線とが
異なるとき、ビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，
バーＢＬｎをプリチャージする。先に選択されたワード
線と次に選択されたワード線とが一致しているときには
ビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バーＢＬｎを
プリチャージしなくて済む。そのため、ＳＲＡＭ１０の
消費電力を低減することができ、ひいては同ＳＲＡＭ１
０を搭載したＤＳＰの消費電力を低減することができ
る。そのため、アドレス信号ＡＤをインクリメントする
ことによりプログラムデータが順次読み出されるメモリ
としてＳＲＡＭ１０を使用すれば、より消費電力を低減
することができる。
先に選択されたワード線と次に選択されたワード線とが
異なるとき、ビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，
バーＢＬｎをプリチャージする。先に選択されたワード
線と次に選択されたワード線とが一致しているときには
ビット線対ＢＬ１，バーＢＬ１〜ＢＬｎ，バーＢＬｎを
プリチャージしなくて済む。そのため、ＳＲＡＭ１０の
消費電力を低減することができ、ひいては同ＳＲＡＭ１
０を搭載したＤＳＰの消費電力を低減することができ
る。そのため、アドレス信号ＡＤをインクリメントする
ことによりプログラムデータが順次読み出されるメモリ
としてＳＲＡＭ１０を使用すれば、より消費電力を低減
することができる。
【００６９】また、本実施例では選択されるワード線が
変化しない場合、ビット線対のプリチャージをしなくて
済む。そのため、同一ワード線に接続されている複数の
メモリセルＣのデータを読み出す場合、２つ目以降のセ
ルのデータをプリチャージ時間だけ早く読み出すことが
でき、全体としてＳＲＡＭ１０の読み出し速度を高速化
することができる。
変化しない場合、ビット線対のプリチャージをしなくて
済む。そのため、同一ワード線に接続されている複数の
メモリセルＣのデータを読み出す場合、２つ目以降のセ
ルのデータをプリチャージ時間だけ早く読み出すことが
でき、全体としてＳＲＡＭ１０の読み出し速度を高速化
することができる。
【００７０】なお、前記実施例ではＳＲＡＭ１０に具体
化したが、複数のビット線を選択的にセンスアンプに接
続し、すべてのビット線をプリチャージするためのプリ
チャージ回路を備えた半導体記憶装置であれば、任意の
半導体記憶装置に実施してもよい。例えばダイナミック
ＲＡＭ（ＤＲＡＭ）、ＲＯＭ、ＥＰＲＯＭ等の半導体記
憶装置に具体化してもよい。
化したが、複数のビット線を選択的にセンスアンプに接
続し、すべてのビット線をプリチャージするためのプリ
チャージ回路を備えた半導体記憶装置であれば、任意の
半導体記憶装置に実施してもよい。例えばダイナミック
ＲＡＭ（ＤＲＡＭ）、ＲＯＭ、ＥＰＲＯＭ等の半導体記
憶装置に具体化してもよい。
【００７１】
【発明の効果】以上詳述したように、本発明は、ワード
線が変化しないときにはビット線のプリチャージをなく
して消費電力を低減することができる。
線が変化しないときにはビット線のプリチャージをなく
して消費電力を低減することができる。
【００７２】また、本発明は、同一ワード線に接続され
ている複数のセルのデータを順次読み出す際に、読み出
し速度を高速化することができる。
ている複数のセルのデータを順次読み出す際に、読み出
し速度を高速化することができる。
【図１】本発明の原理説明図である。
【図２】一実施例のＳＲＡＭを示すブロック図である。
【図３】図２のＳＲＡＭにおけるプリチャージ回路、メ
モリセルアレイ及びビット線選択回路を示す回路図であ
る。
モリセルアレイ及びビット線選択回路を示す回路図であ
る。
【図４】図２のＳＲＡＭにおけるプリチャージ制御回路
を示す回路図である。
を示す回路図である。
【図５】図２のＳＲＡＭにおける読み出し動作を示すタ
イムチャートである。
イムチャートである。
【図６】従来のＳＲＡＭを示すブロック図である。
【図７】図６のＳＲＡＭにおけるプリチャージ回路及び
メモリセルアレイを示す回路図である。
メモリセルアレイを示す回路図である。
【図８】図６のＳＲＡＭにおける読み出し動作を示すタ
イムチャートである。
イムチャートである。
１ メモリセルアレイ ２ ワード線選択回路 ３ ビット線選択回路 ４ プリチャージ回路 ５ プリチャージ制御回路 ６，１７ センスアンプ １４ ビット線選択回路としてのコラムスイッチ １５ ビット線選択回路としてのコラムデコーダ ２０ プリチャージ制御回路 ２９ アドレスラッチ ３０ａ〜３０ｅ フリップフロップ ３１ 検出回路 ３２ａ〜３２ｅ 排他的論理和回路（ＥＯＲ回路） ３３ 出力回路としてのＯＲ回路 Ａ１〜Ａ５ ビット信号 ＡＤ アドレス信号 ＡＤＣ コラムアドレス信号 ＡＤＲ ロウアドレス信号 ＢＬ１，バーＢＬ１〜ＢＬｎ，バーＢＬｎ ビット線対 Ｃ メモリセル ＰＡ１〜ＰＡ５ ビット信号 ＰＲ プリチャージ信号 ＳＣＤ 選択信号 ＷＬ１〜ＷＬｍ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 賢次 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内
Claims (5)
- 【請求項１】 複数のワード線（ＷＬ）と、複数のビッ
ト線（ＢＬ，バーＢＬ）と、ワード線及びビット線に接
続された複数のメモリセル（Ｃ）とを備え、選択された
ワード線及び選択されたビット線に接続されたメモリセ
ル（Ｃ）のデータが読み出されるメモリセルアレイ
（１）と、 前記メモリセルアレイ（１）からのデータの読み出しに
先立ち、複数の前記ビット線（ＢＬ，バーＢＬ）をプリ
チャージするためのプリチャージ回路（４）と、 前記メモリセルアレイ（１）から読み出されたデータを
増幅するためのセンスアンプ（６）と、 アドレス信号（ＡＤ）に基づいて前記複数のワード線
（ＷＬ）のいずれか１つを選択するワード線選択回路
（２）と、 前記アドレス信号（ＡＤ）に基づいて前記複数のビット
線（ＢＬ，バーＢＬ）を選択的に前記センスアンプ
（６）に接続するためのビット線選択回路（３）と、 前記アドレス信号（ＡＤ）の変化に基づいて、先に選択
されたワード線と次に選択されたワード線とが不一致か
否かを検出し、不一致であるときにのみ、前記すべての
ビット線（ＢＬ，バーＢＬ）のプリチャージが行われる
ように前記プリチャージ回路（４）を制御するプリチャ
ージ制御回路（５）とを備える半導体記憶装置。 - 【請求項２】 前記プリチャージ制御回路（２０）は、
先のアドレス信号におけるロウアドレス信号を保持して
出力するアドレスラッチ（２９）と、 次のアドレス信号におけるロウアドレス信号と前記アド
レスラッチ（２９）から出力されるロウアドレス信号と
が不一致か否かを検出する検出回路（３１）と、 前記検出回路（３１）の検出結果が不一致であるとき、
前記すべてのビット線（ＢＬ１，バーＢＬ１〜ＢＬｎ，
バーＢＬｎ）がプリチャージされるように前記プリチャ
ージ回路（１２）を制御するためのプリチャージ信号
（ＰＲ）を出力する出力回路（３３）とを備える請求項
１に記載の半導体記憶装置。 - 【請求項３】 前記アドレスラッチ（２９）は先のロウ
アドレス信号の複数のビット信号（Ａ１〜Ａ５）をそれ
ぞれ保持してビット信号（ＰＡ１〜ＰＡ５）を出力する
複数のフリップフロップ（３０ａ〜３０ｅ）からなるこ
とと、 前記検出回路（３１）はロウアドレス信号の複数のビッ
ト信号（Ａ１〜Ａ５）及び前記複数のフリップフロップ
（３０ａ〜３０ｅ）の複数のビット信号（ＰＡ１〜ＰＡ
５）をそれぞれ入力する複数の排他的論理和回路（３２
ａ〜３２ｅ）からなることと、 前記出力回路は前記複数のＥＯＲ回路（３２ａ〜３２
ｅ）の出力信号を入力するＯＲ回路（３３）であること
とからなる請求項１または２に記載の半導体記憶装置。 - 【請求項４】 前記複数のビット線は複数のビット線対
（ＢＬ１，バーＢＬ１〜ＢＬｎ，バーＢＬｎ）からなる
ことと、 前記各メモリセル（Ｃ）は各ビット線対（ＢＬ１，バー
ＢＬ１〜ＢＬｎ，バーＢＬｎ）に接続されていること
と、 前記ビット線選択回路は、ビット線対（ＢＬ１，バーＢ
Ｌ１〜ＢＬｎ，バーＢＬｎ）を選択的に前記センスアン
プ（１７）に接続することと、 前記センスアンプ（１７）は前記選択されたビット線対
を介して読み出されたデータを増幅することとを備える
請求項１〜４のいずれか一項に記載の半導体記憶装置。 - 【請求項５】 前記ビット線選択回路は前記アドレス信
号（ＡＤＣ）をデコードするコラムデコーダ（１５）
と、 前記コラムデコーダ（１５）によってデコードされた選
択信号（ＳＣＤ）に基づいて前記ビット線対（ＢＬ１，
バーＢＬ１〜ＢＬｎ，バーＢＬｎ）を前記センスアンプ
（１７）に接続するためのコラムスイッチ（１４）とか
らなる請求項１〜４のいずれか一項に記載の半導体記憶
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6019569A JPH07230691A (ja) | 1994-02-16 | 1994-02-16 | 半導体記憶装置 |
| US08/364,985 US5600601A (en) | 1994-02-16 | 1994-12-28 | Semiconductor memory device with reduced consumption power for bit line precharge |
| KR1019950002674A KR0175192B1 (ko) | 1994-02-16 | 1995-02-14 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6019569A JPH07230691A (ja) | 1994-02-16 | 1994-02-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07230691A true JPH07230691A (ja) | 1995-08-29 |
Family
ID=12002930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6019569A Pending JPH07230691A (ja) | 1994-02-16 | 1994-02-16 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5600601A (ja) |
| JP (1) | JPH07230691A (ja) |
| KR (1) | KR0175192B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7304908B2 (en) | 2005-01-15 | 2007-12-04 | Samsung Electronics, Co., Ltd. | SRAM device capable of performing burst operation |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5699309A (en) * | 1996-05-13 | 1997-12-16 | Motorola, Inc. | Method and apparatus for providing user selectable low power and high performance memory access modes |
| KR100227272B1 (ko) * | 1996-08-08 | 1999-11-01 | 윤종용 | 1 사이클 동작 내부 리드/라이트 기능을 가진 반도체 메모리 장치 |
| US5781469A (en) * | 1997-01-24 | 1998-07-14 | Atmel Corporation | Bitline load and precharge structure for an SRAM memory |
| US5889714A (en) * | 1997-11-03 | 1999-03-30 | Digital Equipment Corporation | Adaptive precharge management for synchronous DRAM |
| US5991196A (en) * | 1997-12-16 | 1999-11-23 | Microchip Technology Incorporated | Reprogrammable memory device with variable page size |
| US5999469A (en) * | 1998-03-04 | 1999-12-07 | Lsi Logic Corporation | Sense time reduction using midlevel precharge |
| US6072738A (en) * | 1998-03-09 | 2000-06-06 | Lsi Logic Corporation | Cycle time reduction using an early precharge |
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| WO2005049339A2 (en) * | 2003-11-18 | 2005-06-02 | Advantage Enterprises, Inc. | Pressure monitoring system |
| KR100660871B1 (ko) * | 2005-07-15 | 2006-12-26 | 삼성전자주식회사 | 연결된 비트라인을 구비하는 반도체 메모리 장치 및 데이터쉬프팅 방법 |
| GB2525904B (en) * | 2014-05-08 | 2018-05-09 | Surecore Ltd | Memory unit |
| US9384826B2 (en) | 2014-12-05 | 2016-07-05 | Texas Instruments Incorporated | Circuits and methods for performance optimization of SRAM memory |
| CN107025930B (zh) * | 2015-11-16 | 2022-03-15 | 德州仪器公司 | 用于启用/停用sram中的突发模式读取的地址检测器 |
| US9514805B1 (en) | 2016-03-28 | 2016-12-06 | Qualcomm Incorporated | Intelligent bit line precharge for improved dynamic power |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2619939B1 (fr) * | 1987-09-01 | 1989-12-08 | Thomson Semiconducteurs | Circuit de detection de transitions d'adresses |
| US4926384A (en) * | 1988-01-25 | 1990-05-15 | Visic, Incorporated | Static ram with write recovery in selected portion of memory array |
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| JP3006014B2 (ja) * | 1990-02-13 | 2000-02-07 | 日本電気株式会社 | 半導体メモリ |
| JPH05342872A (ja) * | 1992-06-05 | 1993-12-24 | Oki Micro Design Miyazaki:Kk | 半導体記憶装置 |
| US5438548A (en) * | 1993-12-10 | 1995-08-01 | Texas Instruments Incorporated | Synchronous memory with reduced power access mode |
-
1994
- 1994-02-16 JP JP6019569A patent/JPH07230691A/ja active Pending
- 1994-12-28 US US08/364,985 patent/US5600601A/en not_active Expired - Fee Related
-
1995
- 1995-02-14 KR KR1019950002674A patent/KR0175192B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7304908B2 (en) | 2005-01-15 | 2007-12-04 | Samsung Electronics, Co., Ltd. | SRAM device capable of performing burst operation |
Also Published As
| Publication number | Publication date |
|---|---|
| US5600601A (en) | 1997-02-04 |
| KR0175192B1 (ko) | 1999-04-01 |
| KR950025786A (ko) | 1995-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011225 |