KR100660871B1 - 연결된 비트라인을 구비하는 반도체 메모리 장치 및 데이터쉬프팅 방법 - Google Patents

연결된 비트라인을 구비하는 반도체 메모리 장치 및 데이터쉬프팅 방법 Download PDF

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KR100660871B1
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Abstract

연결된 비트라인을 구비하는 반도체 메모리 장치 및 데이터 쉬프팅 방법이 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 비트라인들과 워드라인들을 각각 구비하는 복수개의 메모리 셀 블록들, 상기 메모리 셀 블록들 사이에 배치되며 상기 비트라인들에 대응되는 센스 증폭 회로들을 구비하는 복수개의 센스 증폭 블록들 및 스위치들을 구비한다. 스위치들은 하나의 센스 증폭 블록을 사이에 두고 서로 인접한 메모리 셀 블록들의 비트라인들 중에서 상기 센스 증폭 블록을 공유하지 아니하는 비트라인들을 쉬프트 신호에 응답하여 연결시킨다. 본 발명에 따른 반도체 메모리 장치 및 데이터 쉬프팅 방법은 임의의 워드라인에 연결된 메모리 셀들의 데이터를 다른 임의의 워드라인에 연결된 메모리 셀들로 용이하게 이동시킬 수 있는 장점이 있다.

Description

연결된 비트라인을 구비하는 반도체 메모리 장치 및 데이터 쉬프팅 방법{Semiconductor memory device having connected bit lines and data shift method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 2(a)는 반도체 메모리 장치의 메모리 셀 블록들과 센스 증폭 블록들을 나타내는 도면이다.
도 2(b)는 도 2(a)의 센스 증폭 블록들이 구비하는 센스 증폭 회로들과 비트라인들의 연결관계를 나타내는 도면이다.
도 3(a)는 반도체 메모리 장치의 메모리 셀 블록들과 센스 증폭 블록들을 나타내는 도면이다.
도 3(b)는 도 3(a)의 센스 증폭 블록들이 구비하는 센스 증폭 회로들과 비트라인들의 연결관계를 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 5는 도 4의 반도체 메모리 장치의 데이터 쉬프팅 방법을 설명하는 플로우 차트이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 도면 이다.
도 7은 도 6의 반도체 메모리 장치의 데이터 쉬프팅 방법을 설명하는 플로우 차트이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 비트라인들을 연결하여 데이터를 이동시킬 수 있는 반도체 메모리 장치 및 데이터 쉬프팅 방법에 관한 것이다.
하나의 기능을 수행하기 위한 데이터들의 용량이 점점 커지고 있고 이러한 대용량의 데이터는 서로 상관성이 높은 데이터들끼리 반도체 메모리 장치의 인접한 어드레스에 배치되는 경우가 많아지고 있다.
이 경우, 임의의 로우(row) 어드레스의 데이터들을 다른 로우 어드레스로 이동시킬 수 있다면 여러 가지 장점이 있을 수 있다.
도 1은 임의의 로우(row) 어드레스의 데이터들을 다른 로우 어드레스로 이동시키는 동작을 설명하는 도면이다.
도 1을 참조하면, 워드라인(WL1)에 연결된 메모리 셀들(미도시)에 저장된 데이터를 워드라인(WL2)에 연결된 메모리 셀들로 이동시킨다. 이러한 데이터 쉬프팅 동작은 그래픽 메모리 등에서 대용량의 자료의 위치를 옮기려고 할 때 유용하다. 그리고, 필요한 데이터들을 메모리 장치의 인접한 어드레스들에 저장한 후 데이터가 저장된 부분만 부분적으로 리프레시 할 때에도 데이터 쉬프팅 동작이 이용될 수 있다.
이외에도 임의의 로우(row) 어드레스의 데이터들을 다른 로우 어드레스로 이동시킬 수 있다면 메모리 장치의 동작에 있어서 여러 가지 장점이 있을 수 있다.
도 2(a)는 반도체 메모리 장치의 메모리 셀 블록들과 센스 증폭 블록들을 나타내는 도면이다.
삭제
도 2(a)를 참조하면, 메모리 셀 블록들(MCB1, MCB2)과 메모리 셀 블록들(MCB1, MCB2) 사이에 배치되는 센스 증폭 블록들(SAB1, SAB2, SAB3)이 개시된다. 센스 증폭 블록들(SAB1, SAB2, SAB3)은 복수개의 센스 증폭 회로들(미도시)을 구비한다.
메모리 셀 블록(MCB1)의 비트라인들(BL)은 센스 증폭 블록(SAB2)의 센스 증폭 회로들(미도시)에 연결된다. 메모리 셀 블록(MCB1)의 반전 비트라인들(/BL)은 센스 증폭 블록(SAB1)의 센스 증폭 회로들(미도시)에 연결된다.
메모리 셀 블록(MCB2)의 비트라인들(BL)은 센스 증폭 블록(SAB3)의 센스 증폭 회로들(미도시)에 연결된다. 메모리 셀 블록(MCB2)의 반전 비트라인들(/BL)은 센스 증폭 블록(SAB2)의 센스 증폭 회로들(미도시)에 연결된다.
도 2(b)는 도 2(a)의 센스 증폭 블록들이 구비하는 센스 증폭 회로들과 비트라인들의 연결관계를 나타내는 도면이다.
도 2(b)를 참조하여 비트라인들과 센스 증폭 회로들과의 연결관계를 좀 더 상세히 설명한다.
센스 증폭 회로(SA1)는 센스 증폭 블록(SAB1)에 배치된 센스 증폭 회로이고, 센스 증폭 회로(SA2)는 센스 증폭 블록(SAB2)에 배치된 센스 증폭 회로이고, 센스 증폭 회로(SA3)는 센스 증폭 블록(SAB3)에 배치된 센스 증폭 회로이고, 센스 증폭 회로(SA4)는 센스 증폭 블록(미도시)에 배치된 센스 증폭 회로이다.
센스 증폭 회로(SA2)에는 동일한 메모리 셀 블록에 배치된 비트라인과 반전 비트라인이 연결되는 것이 아니라 인접한 서로 다른 메모리 셀 블록에 각각 배치된 비트라인과 반전 비트라인이 연결된다. 즉, 센스 증폭 회로(SA2)에는 메모리 셀 블록(MCB1)의 비트라인(BL)과 메모리 셀 블록(MCB2)의 반전 비트라인(/BL)이 연결된다.
마찬가지로, 센스 증폭 회로(SA3)에는 메모리 셀 블록(MCB2)의 비트라인(BL)과 메모리 셀 블록(MCB3)의 반전 비트라인(/BL)이 연결된다. 이와 같은 연결구조를 가지는 센스 증폭 회로들을 오픈(open) 타입이라고 한다.
도 3(a)는 반도체 메모리 장치의 메모리 셀 블록들과 센스 증폭 블록들을 나타내는 도면이다.
삭제
도 3(a)를 참조하면, 메모리 셀 블록들(MCB1, MCB2)과 메모리 셀 블록들(MCB1, MCB2) 사이에 배치되는 센스 증폭 블록들(SAB1, SAB2, SAB3)이 개시된다. 센스 증폭 블록들(SAB1, SAB2, SAB3)은 복수개의 센스 증폭 회로들(미도시)을 구비한다.
메모리 셀 블록(MCB1)의 비트라인들(BL)과 반전 비트라인들(/BL)은 센스 증폭 블록(SAB2)의 센스 증폭 회로들(미도시)과 센스 증폭 블록(SAB1)의 센스 증폭 회로들(미도시)에 교대로 연결된다. 메모리 셀 블록(MCB2)의 비트라인들(BL)과 반전 비트라인들(/BL)은 센스 증폭 블록(SAB2)의 센스 증폭 회로들(미도시)과 센스 증폭 블록(SAB3)의 센스 증폭 회로들(미도시)에 교대로 연결된다.
도 3(b)는 도 3(a)의 센스 증폭 블록들이 구비하는 센스 증폭 회로들과 비트라인들의 연결관계를 나타내는 도면이다.
도 3(b)를 참조하여 비트라인들과 센스 증폭 회로들과의 연결관계를 좀 더 상세히 설명한다.
센스 증폭 회로(SA1)는 센스 증폭 블록(SAB2)에 배치된 센스 증폭 회로라고 가정한다. 센스 증폭 회로(SA1)에는 동일한 메모리 셀 블록에 배치된 비트라인과 반전 비트라인이 연결된다. 즉, 센스 증폭 회로(SA1)에는 메모리 셀 블록(MCB1)의 비트라인(BL)과 반전 비트라인(/BL)이 연결된다. 또한, 센스 증폭 회로(SA1)에는 메모리 셀 블록(MCB2)의 비트라인(BL)과 반전 비트라인(/BL)이 연결된다.
센스 증폭 회로(SA1)에 메모리 셀 블록(MCB1)의 비트라인(BL)과 반전 비트라인(/BL)이 연결되는 경우 분리 트랜지스터들(ITR1, ITR2)은 제어 신호(S1)에 응답하여 턴 온 되고 분리 트랜지스터들(ITR3, ITR4)은 제어 신호(S2)에 의해서 턴 오프 된다. 따라서, 센스 증폭 회로(SA1)가 동작하는 경우에는 분리 트랜지스터들(ITR1, ITR2, ITR3, ITR4)에 의해서 항상 한쪽의 메모리 셀 블록의 비트라인 쌍이 연결된다.
이와 같은 연결구조를 가지는 센스 증폭 회로들을 폴디드(folded) 타입이라고 한다.
도 2(a) 및 도 3(a)에 도시된 것처럼, 메모리 셀 블록들에 배치된 비트라인 쌍들은 인접한 메모리 셀 블록의 비트라인 쌍들과 분리되어 있다. 만일, 인접한 메모리 셀 블록들에 배치된 비트라인 쌍들이 서로 연결되어 있다면 임의의 로우(row) 어드레스의 데이터들을 다른 로우 어드레스로 쉽게 이동시킬 수 있을 것이다.
본 발명이 이루고자하는 기술적 과제는 임의의 로우 어드레스의 데이터들을 다른 로우 어드레스로 용이하게 이동시킬 수 있는 구조를 가지는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 임의의 로우 어드레스의 데이터들을 다른 로우 어드레스로 용이하게 이동시킬 수 있는 구조를 가지는 반도체 메모리 장치의 데이터 쉬프팅 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 비트라인들과 워드라인들을 각각 구비하는 복수개의 메모리 셀 블록들, 상기 메모리 셀 블록들 사이에 배치되며 상기 비트라인들에 대응되는 센스 증폭 회로들을 구비하는 복수개의 센스 증폭 블록들 및 스위치들을 구비한다.
스위치들은 하나의 센스 증폭 블록을 사이에 두고 서로 인접한 메모리 셀 블록들의 비트라인들 중에서 상기 센스 증폭 블록을 공유하지 아니하는 비트라인들을 쉬프트 신호에 응답하여 연결시킨다.
상기 스위치들은 상기 쉬프트 신호를 게이트로 수신하는 엔모스 트랜지스터 또는 피모스 트랜지스터이다. 상기 스위치들은 상기 쉬프트 신호에 응답하여 턴 온 또는 턴 오프 되는 전송 게이트이다. 상기 쉬프트 신호는 MRS(Mode Register Set)에 의해서 발생된다.
상기 센스 증폭 회로들은 상기 각각의 센스 증폭 회로에 연결되는 비트라인과 반전 비트라인이 상기 센스 증폭 회로에 인접한 서로 다른 메모리 셀 블록에 각각 배치되는 오픈(open) 타입이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 데이터 쉬프팅 방법은 복수개의 비트라인들과 워드라인들을 각각 구비하는 복수개의 메모리 셀 블록들과 상기 메모리 셀 블록들 사이에 배치되며 상기 비트라인들에 대응되는 센스 증폭 회로들을 구비하는 복수개의 센스 증폭 블록들을 구비하는 반도체 메모리 장치의 데이터 쉬프팅 방법에 관한 것이다.
데이터 쉬프팅 방법은 임의의 제 1 메모리 셀 블록의 소정의 워드라인을 인에이블 시키는 단계, 상기 워드라인에 연결된 비트라인들과 상기 제 1 메모리 셀 블록에 인접한 제 2 내지 제 n 메모리 셀 블록들의 대응되는 비트라인들을 연결하는 단계, 상기 제 1 내지 제 n 메모리 셀 블록들 사이에 배치된 상기 센스 증폭 블록들의 센스 증폭 회로들을 활성화시켜 상기 워드라인에 연결된 메모리 셀들의 데이터를 상기 제 n 메모리 셀 블록의 비트라인들까지 쉬프팅 시키는 단계 및 상기 제 n 메모리 셀 블록의 워드라인을 인에이블 시켜 상기 데이터를 상기 제 n 메모리 셀 블록의 메모리 셀들에 저장하는 단계를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 복수개의 비트라인들과 워드라인들을 각각 구비하는 복수개의 메모리 셀 블록들, 상기 메모리 셀 블록들 사이에 배치되며 상기 비트라인들에 대응되는 센스 증폭 회로들을 각각 구비하는 복수개의 센스 증폭 블록들, 스위치들 및 분리 트랜지스터들을 구비한다.
스위치들은 하나의 센스 증폭 블록을 사이에 두고 서로 인접한 메모리 셀 블록들의 비트라인들 중에서 상기 센스 증폭 블록을 공유하지 아니하는 비트라인들을 쉬프트 신호에 응답하여 연결시킨다. 분리 트랜지스터들은 상기 센스 증폭 회로들과 대응되는 비트라인들을 연결시키거나 분리시킨다.
상기 스위치들은 상기 쉬프트 신호를 게이트로 수신하는 엔모스 트랜지스터 또는 피모스 트랜지스터이다. 상기 스위치들은 상기 쉬프트 신호에 응답하여 턴 온 또는 턴 오프 되는 전송 게이트이다. 상기 쉬프트 신호는 MRS(Mode Register Set)에 의해서 발생된다.
상기 센스 증폭 회로들은 상기 각각의 센스 증폭 회로에 상기 분리 트랜지스터들에 의하여 연결되는 비트라인과 반전 비트라인이 상기 센스 증폭 회로에 인접한 서로 다른 메모리 셀 블록들 중 한 곳에 배치되는 폴디드(folded) 타입이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 데이터 쉬프팅 방법은 복수개의 비트라인들과 워드라인들을 각각 구비하는 복수개의 메모리 셀 블록들과 상기 메모리 셀 블록들 사이에 배치되며 상기 비트라인들에 대응되는 센스 증폭 회로들을 구비하는 복수개의 센스 증폭 블록들 및 상기 센스 증폭 회로들과 대응되는 비트라인들을 연결시키거나 분리시키는 분리 트랜지스터들을 구비하는 반도체 메모리 장치의 데이터 쉬프팅 방법에 관한 것이다.
데이터 쉬프팅 방법은 임의의 제 1 메모리 셀 블록의 소정의 워드라인을 인에이블 시키는 단계, 상기 분리 트랜지스터들을 턴 온 시켜 상기 센스 증폭 회로들에 대응되는 비트라인들을 연결하는 단계, 상기 워드라인에 연결된 비트라인들과 상기 제 1 메모리 셀 블록에 인접한 제 2 내지 제 n 메모리 셀 블록들의 대응되는 비트라인들을 연결하는 단계, 상기 제 1 내지 제 n 메모리 셀 블록들 사이에 배치된 상기 센스 증폭 블록들의 센스 증폭 회로들을 활성화시켜 상기 워드라인에 연결된 메모리 셀들의 데이터를 상기 제 n 메모리 셀 블록의 비트라인들까지 쉬프팅 시키는 단계 및 상기 제 n 메모리 셀 블록의 워드라인을 인에이블 시켜 상기 데이터를 상기 제 n 메모리 셀 블록의 메모리 셀들에 저장하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 5는 도 4의 반도체 메모리 장치의 데이터 쉬프팅 방법을 설명하는 플로우 차트이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(400)는 복수개의 비트라인들(BL)과 워드라인들(WL)을 각각 구비하는 복수개의 메모리 셀 블록 들(MCB1, MCB2, MCB3, MCB4), 메모리 셀 블록들(MCB1, MCB2, MCB3, MCB4) 사이에 배치되며 비트라인들(BL)에 대응되는 센스 증폭 회로들(미도시)을 구비하는 복수개의 센스 증폭 블록들(SAB1, SAB2, SAB3) 및 스위치들(SW1, SW2)을 구비한다.
스위치들(SW1, SW2)은 하나의 센스 증폭 블록을 사이에 두고 서로 인접한 메모리 셀 블록들의 비트라인들 중에서 상기 센스 증폭 블록을 공유하지 아니하는 비트라인들을 쉬프트 신호(SFT1, SFT2)에 응답하여 연결시킨다.
센스 증폭 블록들(SAB1, SAB2, SAB3)이 구비하는 센스 증폭 회로들(미도시)은 각각의 센스 증폭 회로에 연결되는 비트라인(BL)과 반전 비트라인(/BL)이 센스 증폭 회로에 인접한 서로 다른 메모리 셀 블록에 각각 배치되는 오픈(open) 타입이다.
예를 들어, 센스 증폭 블록(SAB1)의 센스 증폭 회로(미도시)에는 메모리 셀 블록(MCB2)의 비트라인(BL)과 메모리 셀 블록(MCB1)의 반전 비트라인이 연결된다.
인접한 메모리 셀 블록들(MCB1, MCB2) 중에서 메모리 셀 블록(MCB1)의 비트라인(BL)과 메모리 셀 블록(MCB2)의 비트라인(BL)은 서로 분리되어 있다. 또한, 메모리 셀 블록(MCB1)의 반전 비트라인(/BL)과 메모리 셀 블록(MCB2)의 반전 비트라인(/BL)은 서로 분리되어 있다.
마찬가지로, 인접한 메모리 셀 블록들(MCB2, MCB3) 중에서 메모리 셀 블록(MCB2)의 비트라인(BL)과 메모리 셀 블록(MCB3)의 비트라인(BL)은 서로 분리되어 있다. 또한, 메모리 셀 블록(MCB2)의 반전 비트라인(/BL)과 메모리 셀 블록(MCB3)의 반전 비트라인(/BL)은 서로 분리되어 있다.
도 4의 반도체 메모리 장치(400)는 분리되어있는 비트라인(BL)과 비트라인(BL) 사이 및 반전 비트라인(/BL)과 반전 비트라인(/BL) 사이를 스위치들(SW1, SW2)을 이용하여 연결한다.
스위치들(SW1)은 센스 증폭 블록(SAB1)에 연결된 메모리 셀 블록(MCB1)의 반전 비트라인들(/BL)과 센스 증폭 블록(SAB1)에 연결되지 아니한 메모리 셀 블록(MCB2)의 반전 비트라인들(/BL)을 연결한다.
또한, 스위치들(SW1)은 센스 증폭 블록(SAB2)에 연결된 메모리 셀 블록(MCB3)의 비트라인들(BL)과 센스 증폭 블록(SAB2)에 연결되지 아니한 메모리 셀 블록(MCB2)의 비트라인들(BL)을 연결한다.
스위치들(SW2)은 센스 증폭 블록(SAB2)에 연결된 메모리 셀 블록(MCB2)의 반전 비트라인들(/BL)과 센스 증폭 블록(SAB2)에 연결되지 아니한 메모리 셀 블록(MCB3)의 반전 비트라인들(/BL)을 연결한다.
또한, 스위치들(SW2)은 센스 증폭 블록(SAB3)에 연결된 메모리 셀 블록(MCB3)의 비트라인들(BL)과 센스 증폭 블록(SAB3)에 연결되지 아니한 메모리 셀 블록(MCB4)의 비트라인들(BL)을 연결한다.
이와 같은 방식으로, 스위치들(SW1, SW2)은 인접한 메모리 셀 블록들 사이의 분리되어있는 비트라인(BL)과 비트라인(BL) 사이 및 반전 비트라인(/BL)과 반전 비트라인(/BL) 사이를 연결한다.
스위치들(SW1, SW2)은 쉬프트 신호(SFT1, SFT2)를 게이트로 수신하는 엔모스 트랜지스터 또는 피모스 트랜지스터일 수 있다. 도 4에는 엔모스 트랜지스터로 표 시되어 있다.
또는 스위치들(SW1, SW2)은 쉬프트 신호(SFT1, SFT2)에 응답하여 턴 온 또는 턴 오프 되는 전송 게이트일 수 있다. 쉬프트 신호(SFT1, SFT2)는 임의의 워드 라인(WL1)에 연결된 데이터를 또 다른 임의의 워드라인(WL2)에 연결된 메모리 셀들로 이동시키려고 할 경우 활성화되는 신호이다. 쉬프트 신호(SFT1, SFT2)는 MRS(Mode Register Set)에 의해서 발생될 수 있다.
도 4 및 도 5를 참조하여 반도체 메모리 장치(400)의 데이터 쉬프팅 방법(500) 및 반도체 메모리 장치(400)의 구조가 설명된다.
데이터 쉬프팅 방법(500)은 먼저 임의의 제 1 메모리 셀 블록(MCB1)의 소정의 워드라인(WL1)을 인에이블 시킨다.(510 단계) 워드라인(WL1)에 연결된 메모리 셀들(미도시)에 저장된 데이터가 쉬프팅 될 데이터이다.
워드라인(WL1)에 연결된 비트라인들과 상기 제 1 메모리 셀 블록(MCB1)에 인접한 제 2 내지 제 n 메모리 셀 블록들의 대응되는 비트라인들을 연결한다.(520 단계) 여기서, n은 워드라인(WL1)에 연결된 데이터들이 이동될 목적 메모리 셀 블록이다. 도 4에는 워드라인(WL1)에 연결된 데이터들을 제 3 메모리 셀 블록들(MCB3)으로 이동시키는 동작이 개시되므로 n 은 3이다. 그러나, n이 반드시 3에 한정되는 것이 아님은 당업자라면 이해할 수 있을 것이다.
비트라인들의 연결은 쉬프트 신호(SFT1, SFT2)에 응답하여 턴 온 또는 턴 오프 되는 스위치들(SW1, SW2)에 의해서 수행된다. 만일 제 1 메모리 셀 블록(MCB1)의 워드라인(WL1)에 연결된 데이터를 제 3 메모리 셀 블록(MCB3)의 워드라인(WL2) 으로 이동시키려면 제 1 메모리 셀 블록(MCB1)과 제 3 메모리 셀 블록(MCB3) 사이에 배치된 스위치들(SW1, SW2)을 턴 온 시킨다.
제 1 내지 제 3 메모리 셀 블록들(MCB1~MCB3) 사이에 배치된 센스 증폭 블록들(SAB1, SAB2)의 센스 증폭 회로들(미도시)을 활성화시켜 워드라인(WL1)에 연결된 메모리 셀들의 데이터를 제 3 메모리 셀 블록(MCB3)의 비트라인들까지 쉬프팅 시킨다.(530 단계)
먼저, 센스 증폭 블록(SAB1)의 센스 증폭 회로들(미도시)을 활성화시키면 비트라인들(BL) 및 반전 비트라인들(/BL)을 통하여 센스 증폭 블록(SAB1)의 센스 증폭 회로들로 데이터가 이동된다. 그리고, 순차적으로 다음 센스 증폭 블록(SAB2)의 센스 증폭 회로들을 활성화 시킨다.
도 4에서 워드라인(WL1)에 연결된 반전 비트라인들(/BL)을 통하여 센스 증폭 블록(SAB1)의 센스 증폭 회로들로 데이터가 이동된다. 그리고, 센스 증폭 블록(SAB1)에 연결된 스위치들(SW1)이 턴 온 상태이므로 센스 증폭 블록(SAB1)의 데이터들이 스위치들(SW1)에 연결된 제 2 메모리 셀 블록(MCB2)의 반전 비트라인들(/BL)을 통하여 센스 증폭 블록(SAB2)으로 이동된다.
센스 증폭 블록(SAB2)에 연결된 스위치들(SW2)이 턴 온 상태이므로 센스 증폭 블록(SAB2)의 데이터들이 스위치들(SW2)에 연결된 제 3 메모리 셀 블록(MCB3)의 반전 비트라인들(/BL)로 이동된다.
제 3 메모리 셀 블록(MCB3)의 워드라인(WL2)을 인에이블 시켜 데이터를 제 3 메모리 셀 블록(MCB3)의 워드라인(WL2)에 연결된 메모리 셀들에 저장한다.(540 단 계) 워드라인(WL2)이 인에이블 되면 제 3 메모리 셀 블록(MCB3)의 반전 비트라인들(/BL)로 이동된 데이터들이 워드라인(WL2)에 연결된 메모리 셀들에 저장된다.
도 4에 도시된 오픈 타입 센스 증폭 회로들을 구비하는 반도체 메모리 장치(400)는 이상에서 설명된 방법에 의해서 임의의 워드라인(WL1)에 연결된 메모리 셀 들에 저장된 데이터를 원하는 워드라인(WL2)에 연결된 메모리 셀들로 용이하게 이동시킬 수 있다. 도 4에 도시된 메모리 셀 블록들(MCB1~MCB4)은 동일한 메모리 뱅크(bank) 내부에 배치되는 메모리 셀 블록들이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 7은 도 6의 반도체 메모리 장치의 데이터 쉬프팅 방법을 설명하는 플로우 차트이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치(600)는 복수개의 비트라인들(BL)과 워드라인들(WL)을 각각 구비하는 복수개의 메모리 셀 블록들(MCB1, MCB2, MCB3, MCB4), 메모리 셀 블록들(MCB1, MCB2, MCB3, MCB4) 사이에 배치되며 비트라인들(BL)에 대응되는 센스 증폭 회로들(미도시)을 구비하는 복수개의 센스 증폭 블록들(SAB1, SAB2, SAB3), 스위치들(SW1, SW2) 및 분리 트랜지스터들(ITR11, /ITR11, ITR12, /ITR12 ~ ITR43, /ITR43)을 구비한다.
스위치들(SW1, SW2)은 하나의 센스 증폭 블록을 사이에 두고 서로 인접한 메모리 셀 블록들의 비트라인들 중에서 상기 센스 증폭 블록을 공유하지 아니하는 비트라인들을 쉬프트 신호(SFT1, SFT2)에 응답하여 연결시킨다.
분리 트랜지스터들(ITR11, /ITR11, ITR12, /ITR12 ~ ITR43, /ITR43)은 센스 증폭 회로들(SA11, SA12, SA21, SA31, SA32)과 대응되는 비트라인들(BL) 및 반전 비트라인들(/BL)을 연결시키거나 분리시킨다.
센스 증폭 블록들(SAB1, SAB2, SAB3)이 구비하는 센스 증폭 회로들(SA11, SA12, SA21, SA31, SA32)은 각각의 센스 증폭 회로(SA11, SA12, SA21, SA31, SA32)에 분리 트랜지스터들(ITR11, /ITR11, ITR12, /ITR12 ~ ITR43, /ITR43)에 의하여 연결되는 비트라인(BL)과 반전 비트라인(/BL)이 센스 증폭 회로(SA11, SA12, SA21, SA31, SA32)에 인접한 서로 다른 메모리 셀 블록들(MCB1, MCB2, MCB3, MCB4) 중 한 곳에 배치되는 폴디드(folded) 타입이다.
예를 들어, 폴디드 타입의 센스 증폭 회로(SA11)에는 메모리 셀 블록(MCB1)의 비트라인(BL)과 반전 비트라인(/BL)이 분리 트랜지스터들(ITR11, /ITR11)에 의해서 연결된다.
또한, 센스 증폭 블록(SAB1)의 센스 증폭 회로(SA11)에는 메모리 셀 블록(MCB2)의 비트라인(BL)과 반전 비트라인(/BL)이 분리 트랜지스터들(ITR21, /ITR21)에 의해서 연결된다.
마찬가지로, 폴디드 타입의 센스 증폭 회로(SA32)에는 메모리 셀 블록(MCB3)의 비트라인(BL)과 반전 비트라인(/BL)이 분리 트랜지스터들(ITR33, /ITR33)에 의해서 연결된다.
또한, 센스 증폭 블록(SAB3)의 센스 증폭 회로(SA32)에는 메모리 셀 블록(MCB4)의 비트라인(BL)과 반전 비트라인(/BL)이 분리 트랜지스터들(ITR43, /ITR43) 에 의해서 연결된다.
센스 증폭 블록(SAB1)의 센스 증폭 회로(SA11)에 메모리 셀 블록(MCB1)의 비트라인(BL)과 반전 비트라인(/BL)이 분리 트랜지스터들(ITR11, /ITR11)에 의해서 연결되면 메모리 셀 블록(MCB2)의 분리 트랜지스터들(ITR21, /ITR21)이 턴 오프 되어 메모리 셀 블록(MCB2)의 비트라인(BL)과 반전 비트라인(/BL)은 센스 증폭 회로(SA11)에서 분리된다.
즉, 반도체 메모리 장치(600)의 정상 동작 시, 센스 증폭 회로의 한쪽에 비트라인과 반전 비트라인이 연결되면 반대쪽의 비트라인과 반전 비트라인은 분리 트랜지스터들에 의해서 분리된다.
센스 증폭 회로(SA11)에 연결되는 메모리 셀 블록(MCB2)의 비트라인(BL)과 반전 비트라인(/BL)은 센스 증폭 회로(SA31)에 연결되는 메모리 셀 블록(MCB3)의 비트라인(BL) 및 반전 비트라인(/BL)과 서로 분리되어 있다.
또한, 센스 증폭 회로(SA12)에 연결되는 메모리 셀 블록(MCB2)의 비트라인(BL)과 반전 비트라인(/BL)은 센스 증폭 회로(SA32)에 연결되는 메모리 셀 블록(MCB3)의 비트라인(BL) 및 반전 비트라인(/BL)과 서로 분리되어 있다.
마찬가지로, 센스 증폭 회로(SA21)에 연결되는 메모리 셀 블록(MCB2)의 비트라인(BL)과 반전 비트라인(/BL)은 메모리 셀 블록(MCB1)의 비트라인(BL) 및 반전 비트라인(/BL)과 서로 분리되어 있다.
도 6의 반도체 메모리 장치(600)는 분리되어있는 비트라인(BL)과 비트라인(BL) 사이 및 반전 비트라인(/BL)과 반전 비트라인(/BL) 사이를 스위치들(SW1, SW2)을 이용하여 연결한다.
예를 들어, 스위치들(SW1)은 쉬프트 신호(SFT1)에 응답하여 센스 증폭 회로(SA11)에 연결되는 메모리 셀 블록(MCB2)의 비트라인(BL)과 반전 비트라인(/BL)을 센스 증폭 회로(SA31)에 연결되는 메모리 셀 블록(MCB3)의 비트라인(BL) 및 반전 비트라인(/BL)에 연결한다.
또한, 스위치들(SW1)은 센스 증폭 회로(SA12)에 연결되는 메모리 셀 블록(MCB2)의 비트라인(BL)과 반전 비트라인(/BL)을 센스 증폭 회로(SA32)에 연결되는 메모리 셀 블록(MCB3)의 비트라인(BL) 및 반전 비트라인(/BL)에 연결한다.
마찬가지로, 스위치들(SW1)은 센스 증폭 회로(SA21)에 연결되는 메모리 셀 블록(MCB2)의 비트라인(BL)과 반전 비트라인(/BL)을 메모리 셀 블록(MCB1)의 비트라인(BL) 및 반전 비트라인(/BL)에 연결한다.
스위치들(SW2)은 센스 증폭 회로(SA21)에 연결되는 메모리 셀 블록(MCB3)의 비트라인(BL)과 반전 비트라인(/BL)을 메모리 셀 블록(MCB4)의 비트라인(BL) 및 반전 비트라인(/BL)에 연결한다.
이와 같은 방식으로, 스위치들(SW1, SW2)은 인접한 메모리 셀 블록들 사이의 분리되어있는 비트라인(BL)과 비트라인(BL) 사이 및 반전 비트라인(/BL)과 반전 비트라인(/BL) 사이를 연결한다.
스위치들(SW1, SW2)은 쉬프트 신호(SFT1, SFT2)를 게이트로 수신하는 엔모스 트랜지스터 또는 피모스 트랜지스터일 수 있다. 도 6에는 엔모스 트랜지스터로 표시되어 있다.
또는 스위치들(SW1, SW2)은 쉬프트 신호(SFT1, SFT2)에 응답하여 턴 온 또는 턴 오프 되는 전송 게이트일 수 있다. 쉬프트 신호(SFT1, SFT2)는 임의의 워드 라인(WL1)에 연결된 데이터를 또 다른 임의의 워드라인(WL2)에 연결된 메모리 셀들로 이동시키려고 할 경우 활성화되는 신호이다. 쉬프트 신호(SFT1, SFT2)는 MRS(Mode Register Set)에 의해서 발생될 수 있다.
도 6 및 도 7을 참조하여 반도체 메모리 장치(600)의 데이터 쉬프팅 방법(600) 및 반도체 메모리 장치(600)의 구조가 설명된다.
데이터 쉬프팅 방법(700)은 먼저 임의의 제 1 메모리 셀 블록(MCB1)의 소정의 워드라인(WL1)을 인에이블 시킨다.(710 단계) 워드라인(WL1)에 연결된 메모리 셀들(미도시)에 저장된 데이터가 쉬프팅 될 데이터이다.
분리 트랜지스터들을 턴 온 시켜 센스 증폭 회로들에 대응되는 비트라인들을 연결한다.(720 단계) 반도체 메모리 장치(600)의 정상 동작시에는 센스 증폭 회로의 한쪽의 분리 트랜지스터들만 연결되지만 임의의 워드라인(WL1)의 데이터를 이동시키기 위한 동작에서는 센스 증폭 회로의 양쪽에 연결된 분리 트랜지스터들이 모두 연결된다.
즉, 센스 증폭 회로(SA11)의 양쪽에 있는 분리 트랜지스터들(ITR11,/ITR11, ITR21, /ITR21)은 각각 제어 신호들(S1, S2)에 응답하여 턴 온 된다. 그리고, 센스 증폭 회로(SA12)의 양쪽에 있는 분리 트랜지스터들(ITR13,/ITR13, ITR23, /ITR23)은 각각 제어 신호들(S1, S2)에 응답하여 턴 온 된다.
마찬가지로, 센스 증폭 회로들(SA21M SA31, SA32)의 양쪽에 있는 분리 트랜 지스터들(ITR22,/ITR22, ITR32, /ITR32, ITR31,/ITR31, ITR33, /ITR33, ITR41,/ITR41, ITR43, /ITR43)은 각각 제어 신호들(S3, S4)에 응답하여 턴 온 된다.
워드라인(WL1)에 연결된 비트라인들과 제 1 메모리 셀 블록(MCB1)에 인접한 제 2 내지 제 n 메모리 셀 블록들의 대응되는 비트라인들을 연결한다.(730 단계) 여기서, n은 워드라인(WL1)에 연결된 데이터들이 이동될 목적 메모리 셀 블록이다. 도 6에는 워드라인(WL1)에 연결된 데이터들을 제 4 메모리 셀 블록들(MCB4)으로 이동시키는 동작이 개시되므로 n 은 4이다. 그러나, n이 반드시 4에 한정되는 것이 아님은 당업자라면 이해할 수 있을 것이다.
비트라인들의 연결은 쉬프트 신호(SFT1, SFT2)에 응답하여 턴 온 또는 턴 오프 되는 스위치들(SW1, SW2)에 의해서 수행된다. 만일 제 1 메모리 셀 블록(MCB1)의 워드라인(WL1)에 연결된 데이터를 제 4 메모리 셀 블록(MCB4)의 워드라인(WL2)으로 이동시키려면 제 1 메모리 셀 블록(MCB1)과 제 4 메모리 셀 블록(MCB4) 사이에 배치된 스위치들(SW1, SW2)을 턴 온 시킨다.
제 1 내지 제 4 메모리 셀 블록들(MCB1~MCB4) 사이에 배치된 센스 증폭 블록들(SAB1, SAB2, SAB3)의 센스 증폭 회로들(SA11, SA12, SA21, SA31, SA32)을 활성화시켜 워드라인(WL1)에 연결된 메모리 셀들의 데이터를 제 4 메모리 셀 블록(MCB4)의 비트라인들까지 쉬프팅 시킨다.(740 단계)
먼저, 센스 증폭 블록들(SAB1)의 센스 증폭 회로들(SA11, SA12)을 활성화시키면 비트라인들(BL) 및 반전 비트라인들(/BL)을 통하여 센스 증폭 회로들(SA11, SA12)로 데이터가 이동된다. 그리고, 순차적으로 센스 증폭 블록들(SAB2, SAB3)의 센스 증폭 회로들(SA21, SA31, SA32)을 활성화 시킨다.
그러면, 센스 증폭 회로들(SA11, SA12)에 연결된 분리 트랜지스터들(ITR21, /ITR21, ITR23, /ITR23) 및 센스 증폭 블록(SAB1)에 배치된 스위치들(SW1)이 턴 온 상태이므로 데이터들이 센스 증폭 블록(SAB2)의 스위치들(SW1) 및 센스 증폭 회로(SA21)를 통하여 제 4 메모리 셀 블록(MCB4)의 비트라인들(BL) 및 반전 비트라인들(/BL)까지 계속 이동한다.
제 4 메모리 셀 블록(MCB4)의 워드라인(WL2)을 인에이블 시켜 데이터를 제 4 메모리 셀 블록(MCB4)의 워드라인(WL2)에 연결된 메모리 셀들에 저장한다.(750 단계) 워드라인(WL2)이 인에이블 되면 제 4 메모리 셀 블록(MCB4)의 비트라인들(BL) 및 반전 비트라인들(/BL)로 이동된 데이터들이 워드라인(WL2)에 연결된 메모리 셀들에 저장된다.
도 6에 도시된 폴디드(folded) 타입 센스 증폭 회로들을 구비하는 반도체 메모리 장치(600)는 이상에서 설명된 방법에 의해서 임의의 워드라인(WL1)에 연결된 메모리 셀 들에 저장된 데이터를 원하는 워드라인(WL2)에 연결된 메모리 셀들로 용이하게 이동시킬 수 있다. 도 6에 도시된 메모리 셀 블록들(MCB1~MCB4)은 동일한 메모리 뱅크(bank) 내부에 배치되는 메모리 셀 블록들이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사 용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치 및 데이터 쉬프팅 방법은 임의의 워드라인에 연결된 메모리 셀들의 데이터를 다른 임의의 워드라인에 연결된 메모리 셀들로 용이하게 이동시킬 수 있는 장점이 있다.

Claims (20)

  1. 복수개의 비트라인들과 워드라인들을 각각 구비하는 복수개의 메모리 셀 블록들 ;
    상기 메모리 셀 블록들 사이에 배치되며 상기 비트라인들에 대응되는 센스 증폭 회로들을 구비하는 복수개의 센스 증폭 블록들 ; 및
    하나의 센스 증폭 블록을 사이에 두고 서로 인접한 메모리 셀 블록들의 비트라인들 중에서 상기 센스 증폭 블록을 공유하지 아니하는 비트라인들을 쉬프트 신호에 응답하여 연결시키는 스위치들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 스위치들은,
    상기 쉬프트 신호를 게이트로 수신하는 엔모스 트랜지스터 또는 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 스위치들은,
    상기 쉬프트 신호에 응답하여 턴 온 또는 턴 오프 되는 전송 게이트인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 쉬프트 신호는,
    MRS(Mode Register Set)에 의해서 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 센스 증폭 회로들은,
    상기 각각의 센스 증폭 회로에 연결되는 비트라인과 반전 비트라인이 상기 센스 증폭 회로에 인접한 서로 다른 메모리 셀 블록에 각각 배치되는 오픈(open) 타입인 것을 특징으로 하는 반도체 메모리 장치.
  6. 복수개의 비트라인들과 워드라인들을 각각 구비하는 복수개의 메모리 셀 블록들과 상기 메모리 셀 블록들 사이에 배치되며 상기 비트라인들에 대응되는 센스 증폭 회로들을 구비하는 복수개의 센스 증폭 블록들을 구비하는 반도체 메모리 장치의 데이터 쉬프팅 방법에 있어서,
    임의의 제 1 메모리 셀 블록의 소정의 워드라인을 인에이블 시키는 단계 ;
    상기 워드라인에 연결된 비트라인들과 상기 제 1 메모리 셀 블록에 인접한 제 2 내지 제 n 메모리 셀 블록들의 대응되는 비트라인들을 연결하는 단계 ;
    상기 제 1 내지 제 n 메모리 셀 블록들 사이에 배치된 상기 센스 증폭 블록들의 센스 증폭 회로들을 활성화시켜 상기 워드라인에 연결된 메모리 셀들의 데이터를 상기 제 n 메모리 셀 블록의 비트라인들까지 쉬프팅 시키는 단계 ; 및
    상기 제 n 메모리 셀 블록의 워드라인을 인에이블 시켜 상기 데이터를 상기 제 n 메모리 셀 블록의 메모리 셀들에 저장하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쉬프팅 방법.
  7. 제 6항에 있어서, 상기 센스 증폭 회로들은,
    상기 각각의 센스 증폭 회로에 연결되는 비트라인과 반전 비트라인이 각각 상기 센스 증폭 회로에 인접한 서로 다른 메모리 셀 블록에 배치되는 오픈(open) 타입인 것을 특징으로 하는 반도체 메모리 장치의 데이터 쉬프팅 방법.
  8. 제 6항에 있어서, 상기 비트라인들을 연결하는 단계는,
    소정의 쉬프트 신호를 게이트로 수신하는 엔모스 트랜지스터 또는 피모스 트랜지스터에 의하여 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쉬프팅 방법.
  9. 제 8항에 있어서, 상기 비트라인들을 연결하는 단계는,
    상기 쉬프트 신호에 응답하여 턴 온 또는 턴 오프 되는 전송 게이트에 의하여 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쉬프팅 방법.
  10. 제 9항에 있어서, 상기 쉬프트 신호는,
    MRS(Mode Register Set)에 의해서 발생되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쉬프팅 방법.
  11. 복수개의 비트라인들과 워드라인들을 각각 구비하는 복수개의 메모리 셀 블록들 ;
    상기 메모리 셀 블록들 사이에 배치되며 상기 비트라인들에 대응되는 센스 증폭 회로들을 각각 구비하는 복수개의 센스 증폭 블록들 ;
    하나의 센스 증폭 블록을 사이에 두고 서로 인접한 메모리 셀 블록들의 비트라인들 중에서 상기 센스 증폭 블록을 공유하지 아니하는 비트라인들을 쉬프트 신호에 응답하여 연결시키는 스위치들 ; 및
    상기 센스 증폭 회로들과 대응되는 비트라인들을 연결시키거나 분리시키는 분리 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서, 상기 스위치들은,
    상기 쉬프트 신호를 게이트로 수신하는 엔모스 트랜지스터 또는 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11항에 있어서, 상기 스위치들은,
    상기 쉬프트 신호에 응답하여 턴 온 또는 턴 오프 되는 전송 게이트인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11항에 있어서, 상기 쉬프트 신호는,
    MRS(Mode Register Set)에 의해서 발생되는 것을 특징으로 하는 반도체 메모 리 장치.
  15. 제 11항에 있어서, 상기 센스 증폭 회로들은,
    상기 각각의 센스 증폭 회로에 상기 분리 트랜지스터들에 의하여 연결되는 비트라인과 반전 비트라인이 상기 센스 증폭 회로에 인접한 서로 다른 메모리 셀 블록들 중 한 곳에 배치되는 폴디드(folded) 타입인 것을 특징으로 하는 반도체 메모리 장치.
  16. 복수개의 비트라인들과 워드라인들을 각각 구비하는 복수개의 메모리 셀 블록들과 상기 메모리 셀 블록들 사이에 배치되며 상기 비트라인들에 대응되는 센스 증폭 회로들을 구비하는 복수개의 센스 증폭 블록들 및 상기 센스 증폭 회로들과 대응되는 비트라인들을 연결시키거나 분리시키는 분리 트랜지스터들을 구비하는 반도체 메모리 장치의 데이터 쉬프팅 방법에 있어서,
    임의의 제 1 메모리 셀 블록의 소정의 워드라인을 인에이블 시키는 단계 ;
    상기 분리 트랜지스터들을 턴 온 시켜 상기 센스 증폭 회로들에 대응되는 비트라인들을 연결하는 단계 ;
    상기 워드라인에 연결된 비트라인들과 상기 제 1 메모리 셀 블록에 인접한 제 2 내지 제 n 메모리 셀 블록들의 대응되는 비트라인들을 연결하는 단계 ;
    상기 제 1 내지 제 n 메모리 셀 블록들 사이에 배치된 상기 센스 증폭 블록들의 센스 증폭 회로들을 활성화시켜 상기 워드라인에 연결된 메모리 셀들의 데이 터를 상기 제 n 메모리 셀 블록의 비트라인들까지 쉬프팅 시키는 단계 ; 및
    상기 제 n 메모리 셀 블록의 워드라인을 인에이블 시켜 상기 데이터를 상기 제 n 메모리 셀 블록의 메모리 셀들에 저장하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쉬프팅 방법.
  17. 제 16항에 있어서, 상기 센스 증폭 회로들은,
    상기 각각의 센스 증폭 회로에 상기 분리 트랜지스터들에 의하여 연결되는 비트라인과 반전 비트라인이 상기 센스 증폭 회로에 인접한 서로 다른 메모리 셀 블록들 중 한 곳에 배치되는 폴디드(folded) 타입인 것을 특징으로 하는 반도체 메모리 장치의 데이터 쉬프팅 방법.
  18. 제 16항에 있어서, 상기 비트라인들을 연결하는 단계는,
    소정의 쉬프트 신호를 게이트로 수신하는 엔모스 트랜지스터 또는 피모스 트랜지스터에 의하여 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쉬프팅 방법.
  19. 제 18항에 있어서, 상기 비트라인들을 연결하는 단계는,
    상기 쉬프트 신호에 응답하여 턴 온 또는 턴 오프 되는 전송 게이트에 의하여 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쉬프팅 방법.
  20. 제 19항에 있어서, 상기 쉬프트 신호는,
    MRS(Mode Register Set)에 의해서 발생되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쉬프팅 방법.
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