KR100313027B1

KR100313027B1 - 리프레쉬를 자동수행하는 반도체 메모리 장치

Info

Publication number: KR100313027B1
Application number: KR1019990018192A
Authority: KR
Inventors: 이현석; 정세진; 김태진
Original assignee: 김태진; 주식회사 더즈텍
Priority date: 1999-05-20
Filing date: 1999-05-20
Publication date: 2001-11-05
Also published as: KR19990064902A

Abstract

기존의 디램의 자발 리프레쉬 기능을 확대 적용하여, 디램에 파워가 들어왔을 경우 항상 리프레쉬를 수행하며, 외부로 부터 명령이 들어 왔을 경우, 기본적으로 수행중이던 리프레쉬 동작에 우월하여, 외부에서 들어온 명령에 대한 동작을 수행하게 함으로써, 디램 칩 외부로부터 리프레쉬 명령을 숨겨 에스램과 같이 리프레쉬가 필요하지 않으나 한개의 트랜지스터와 한개의 커패시턴스로 구성된 셀을 가진 메모리 소자를 제안하며, 그 구성회로를 예시하였다.

기본 동작은 비트라인 센스 앰프에 래치를 첨가하여 메모리 셀로 부터 데이터를 읽을때, 이 데이터를 래치로 옮겨 놓음으로써, 이후의 페이지 동작 동안 셀 어레이 영역에 리프레쉬를 수행할 수 있는 시간의 확보한다. 페이지 읽기 동작은 물론 쓰기 명령도 실제의 메모리 셀에 수행하는 것이 아니라, 이 래치를 대상으로 수행하며, 이후에 외부에서 들어오는 프리차지 명령시 래치의 데이터를 셀로 옮긴다.

또한 외부에서 들어오는 명령이 이미 수행중인 리프레쉬 동작에 의해 지연되는 것을 최소화하기 위하여, 비트라인 센스 앰프 바로 옆에, 더미셀을 위치시켜, 리프레쉬 동작시 일반 워드라인과 이 셀에 대한 워드라인이 중첩하여 동작하도록 설계하였으며, 이 더미셀을 이용하여, 리프레쉬의 동작을 센싱과 리스토아의 독립된 두 부분으로 분리 시켰다. 한편 본 발명에서 새롭게 위치 시킨 디램 셀에 대한 비트 라인을 다수개의 셀이 연결되어진 기존의 비트라인과 연결 및 분리 동작을 수행함으로써, 독립된 각각의 동작 시간을 최소화 시켰다.

Description

리프레쉬를 자동수행하는 반도체 메모리 장치 { Semiconductor Memory Device with Automatic Refresh Function and Circuitry }

비동기식 디램과 동기식 디램은 그 단일 소자에 관한 연구 뿐 아니라, 임베디드 메모리에 적용코자 많은 노력이 논문과 특허를 통하여 소개되어 왔다. 그러나 에스램과는 달리 리프레쉬를 수행하여 하는 디램의 특성상 사용자 인터페이스에서 많은 제약이 따르고 있어, 한개의 트랜지스터와 한개의 커패시터로 셀을 구성함으로써 에스램 보다 적은 면적을 차지하면서도 보다 개선된 형태와 사용자 인터페이스를 지닌 메모리 소자의 개발이 요구되고 있다.

이러한 디램에서 리프레쉬 명령을 제거하기 위한 노력은 PSRAM와 VSRAM의 형태로 제시되었다. 그러나 PSRAM은 롱 라이트 싸이클(Long Write Cycle)에서 Fail이 발생하며, 또한 외부에서 리프레쉬 명령을 제어해 주어야 하는 제약이 있었다. PSRAM의 발전된 형태인 VSRAM은 리프레쉬 제어는 칩의 내부로 옮겨진 반면 칩 외부로 리프레쉬 검출 신호를 내보내 메모리 제어기와 리프레쉬 관련한 정보 전송을 하고,또한 롱 라이트 싸이클에 관한 제약을 거의 풀지 못하였다. 이러한 단점들 때문에 이들은 극히 제한된 용도로만 사용되어왔으나 , 본 발명에서는 PSRAM과 VSRAM이 지니고 있던 롱 라이트 싸이클과 리프레쉬 명령의 외부 명령 처리에 관한 제약을 해결하여, 한 개의 트랜지스터와 한 개의 커패시턴스로 구성된 셀을 지니면서도 리프레쉬에 대한 외부 제한을 해결할 수 있는 새로운 메모리 소자를 제안 한다.

종래의 기술 명시 :

US patent Number 4,939,695 Jul. 3, 1990

'Virtual Type Static Semiconductor Memory Device including refresh detector circuitry'

종래의 기술에 관한 개략도를 <도 1>에 나타내었다.

메모리에 관한 보편적인 상식으로 메모리 소자의 외부 명령을 통해 동작하는 칩 제어 회로(62)와 행 어드레스 입력을 받아 해당 워드라인을 구동 시키는 회로(55,56,57)에 의해 선택된 셀(58)의 데이터는 비트라인 센스 앰프(59)에 의해 증폭되고, 이 중에서 컬럼 어드레스에 의해 활성화되는 컬럼 디코더(60)에 의해 일부가 선택되고, 이 데이터는 데이터 입출력 버퍼(61)을 통해 외부로 전달된다.

또한 자발 리프레쉬 동작시에는 리프레쉬 타이머(53)에 의해 정해진 주기에 따라, 리프레쉬 제어회로(52)에서 리프레쉬 명령(RFSH)이 발생되고 또한 리프레쉬용 어드레스가 발생(51)되어 리프레쉬용 워드라인이 활성화되고 이 워드라인에 연결된 메모리 셀(58)들은 비트라인 센스앰프에 의해 센싱/리스토아 동작을 거쳐 리프레쉬가 수행되며, 여기까지는 메모리에 대한 보편적인 상식으로 이해하는데 별다른 어려움이 없으리라 생각한다.

이러한 리프레쉬 동작중 외부에서 명령이 들어왔을 경우를 <도 2>에 나타내었다. 외부 명령에 의해 발생한 칩 제어 명령 CE**는 리프레쉬 검출 회로(54)에서 리프레쉬 제어회로(52)의 출력 신호인 RFSH와 조합하여 칩 외부(64)로 리프레쉬 검출 신호를 내보내고, 이 신호는 메모리 소자와 연결된 칩 외부의 제어 회로에서 대기 신호로 사용된다. 이 리프레쉬 검출 신호는 내부의 리프레쉬 동작이 완료 되었을 때 비활성화 되며, 이 신호가 활성화 중에는 외부로 부터의 명령이 지연되고, 비활성화 되었을 때, 메모리 소자는 외부의 명령을 수행한다. 종래의 기술은 이러한 자발 리프레쉬 제어 회로(51, 52, 53)과 리프레쉬 검출 회로(54)를 사용하여, 메모리 소자 외부로 부터의 리프레쉬 제어 명령을 제거 하였으나, 리프레쉬에 관한 신호가 메모리 소자의 외부(64)로 전달되어 리프레쉬가 완벽하게 외부로부터 자유롭지 못하며, <도 3>에 나타낸 바와 같은 롱 싸이클에서는 외부 명령에 의해 활성화된 워드라인이 긴 시간 동안 활성화 되어있어, 리프레쉬를 수행하지 못하여 리프레쉬 Fail이 발생하는 문제점을 안고 있다.

본 발명에서는 비트라인 센스 앰프 영역에 래치 및 더미 셀을 구비하고 새로운 비트라인 제어방식과 새로운 내부 억세스 방법을 수행하여, 종래의 디램의 구조에서 리프레쉬 제어 외부 명령을 완전히 삭제시킨 메모리 소자 구조를 제안하고자 한다.

상기 새로운 비트라인 제어 방식과 새로운 내부 억세스 방법이란 외부에서 읽기 명령이 들어왔을 경우 선택된 워드라인에 해당하는 메모리 셀들로부터 데이터를 읽어 래치에 저장하고, 이 래치를 비트라인으로부터 분리 시켜, 선택한 워드라인에 대한 페이지 읽기 동작이나 쓰기 동작을 이 래치가 담당하도록 하여, 리프레쉬를 수행할 수 있는 시간을 확보하며 롱 싸이클시 리프레쉬 Fail이 발생하던 문제를 해결하는 방법과, 또한 비트라인 센스 앰프의 근처에, 리프레쉬 카운터에 의해 선택된 리프레쉬용 워드라인과 이 메모리 셀 블록이 리프레쉬 동작을 수행할 때 리프레쉬용 워드라인과 함께 활성화되는 더미(Dummy) 워드라인에 연결된 리프레쉬용 더미(dummy) 셀을 위치 시켜, 리프레쉬 워드 라인에 해당하는 셀들로부터 데이터를 읽고 이 리프레쉬용 더미 셀이 연결된 비트라인을 노말(Normal) 셀들이 연결된 비트라인로부터 끊어 줌으로써, 비트라인 로딩(Loading)을 줄여 빠른 시간안에 노말 셀의 데이터를 리프레쉬용 더미 셀로 옮기는 리프레쉬 센싱 동작을 수행하고, 또한 리프레쉬 리스토아의 경우 이 리프레쉬용 더미 셀의 비트라인을 노말 셀의 비트라인과 분리한 상태에서 차지 쉐어링(Charge Sharing)을 수행하고, 이후에 이 비트라인들을 연결하여, 리프레쉬용 더미 셀의 데이터를 노말 셀로 옮겨 주는 동작이 가능하도록 구성하는 방법을 말한다.

이러한 구성을 통하여 1) 롱 싸이클시 리프레쉬 Fail문제를 해결하고, 2) 리프레쉬 동작을 두 구분 동작으로 분리함과 동시에 각각의 동작에 소요되는 시간을 최소화하여 리프레쉬 동작중 외부로부터 들어오는 명령에 대한 스피드 지연을 최소화하는, 개선된 사용자 인터페이스를 지니고, 한 개의 트랜지스터와 한 개의 커패시턴스로 메모리 셀을 구성하면서도 리프레쉬에 대해 외부로부터 완벽하게 자유로운 형태의 새로운 메모리 소자를 제안한다.

<도 1> 종래 기술의 개락도

<도 2> 종래 기술의 중요 신호도 1

<도 3> 종래 기술의 중요 신호도 2

<도 4> 본 발명의 개락도

<도 5> 본 발명의 중요 신호도 1

<도 6> 본 발명의 중요 신호도 2

<도 7> 본 발명의 상세도

<도 8> 본 발명의 구현 회로 및 타이밍도 1

<도 9> 본 발명의 구현 회로 및 타이밍도 2

<도 10> 본 발명의 구현 회로 및 타이밍도 3

<도 11> 본 발명의 구현 회로 및 타이밍도 4

<도 12> 본 발명의 구현 회로 및 타이밍도 5

본 발명의 개략도를 <도4>에 나타내었다.

본 발명은, 디램에 관한 보편적인 상식으로 그 동작을 이해할 수 있는 외부 어드레스의 입력을 받는 어드레스 버퍼(55)와, 이 어드레스 버퍼의 출력 혹은 리프레쉬 어드레스 카운터(65)의 출력을 받는 어드레스 멀티플렉스(56) 그리고 이 출력으로부터 워드라인을 선택하는 로우디코더(57), 선택된 워드라인에 해당하는 메모리 셀의 정보를 증폭하는 센스 앰프(59), 컬럼 어드레스를 받아 센스 앰프에 전송된 데이터로부터 특정 부분을 선택하여 내는 컬럼 디코더(60), 이 선택된 데이터를 외부로 전달하여 주는 데이터 입출력 버퍼(61) 그리고 전반적인 메모리 소자의 제어 명령을 발생시키는 침 제어 회로(71), 리프레쉬 주기를 결정하는 리프레쉬 타이머(67) 와 본 발명에서 새롭게 그 동작을 제안하는 리프레쉬 제어 회로(66) 그리고 메모리 셀로부터 읽은 데이터가 데이터 입출력 버퍼까지 전달되는 중간 단계와 관련된 회로 (68,69)로 구성되어 있다.

본 발명에서 제안하는 메모리 소자의 리프레쉬 동작은 종래의 기술에서 리프레쉬용 워드라인을 한번 활성화 시켜서 리프레쉬를 수행하는 메모리 셀에 대해 센싱/리스토아를 연달아 수행하던 것<도2>과는 달리 리프레쉬 동작중 외부 명령이 들어 왔을 경우의 지연 시간을 최소화 하기 위하여 센싱과 리스토아 동작을 구분하여 수행하므로 종래의 리프레쉬 타이머(53)과 그 동작 방법은 동일하나 주기가 반인 펄스를 만들어 내는 리프레쉬 타이머(67)를 사용하고 따라서 리프레쉬 어드레스 카운터 또한 종래(51)과는 달리 리프레쉬 타이머 출력 펄스의 두 주기 마다 한번씩 크기가 증가하는 것(65)을 사용한다.

리프레쉬 제어 및 동작선택회로(66)는 리프레쉬 수행중에 외부 명령이 들어 왔을 경우, 리프레쉬용 워드라인의 상태에 따라 다른 두가지 명령을 발생시킨다. 리프레쉬 명령은 수행 중이나 리프레쉬용 워드라인이 아직 활성화 되지 않은 상태라면, RFSH신호를 비활성화 상태로 만들어 리프레쉬를 중단하여 외부 명령에 대한 동작을 수행하고, 리프레쉬 명령 수행중 이미 리프레쉬용 워드라인이 활성화 된 상태에서 외부 명령이 들어오면 리프레쉬 구분동작이 완료된 후 리프레쉬 워드라인이 비활성화 될 때까지 외부 명령을 지연시키는 기능을 어드레스 멀티플렉서(56)을 통하여 수행한다.

본 발명에서 가장 중요한 부분을 차지하고 있는 메모리 코아 구성 부분(70)의 상세도를 <도7>에 나타내었다. 디램에 관한 보편적인 상식으로 그 구성과 동작을 이해할 수 있는 메모리 셀 어레이 부분과 센스 앰프 부분에 첨가하여, 본 발명에서 새롭게 적용한 이퀄라이저(CEQ (13))와 더미셀(DWL(15), DSN(16))로 구성된 더미셀어레이/컨트롤회로(68)와 스위치(SISO(22))와 래치(LBL(25),LBL(26))와 이 래치의 전원공급회로(PLC(5), PLS(6), VLC(7), VLS(8))로 구성된 래치(69)가 메모리 코아 부분(70)을 구성한다.

상기 메모리 코아 부분(70)은 외부 명령에 의한 읽기(<도8>), 외부명령에 의한 쓰기 (<도12>), 외부 명령에 의한 프리차지/리스토아(<도9>), 리프레쉬 센싱(<도10>), 리프레쉬 리스토아(<도11>)시 각기 다른 형태로 동작한다.

리프레쉬의 기본적인 동작은 리프레쉬 센싱과 리프레쉬 리스토아로 구분되는데먼저 리프레쉬 센싱은 리프레쉬 어드레스 카운터(65)에 의해 메모리 셀어레이(58)에 위치한 워드라인중 한 개(NWL(9))가 활성화되면, 종래의 기술과 동일하게 이 셀에 축적된 데이터(SN(10))가 비트라인(CBL(11), CBLB(12))을 통해 차지쉐어링되고 센스앰프를 통해 증폭 된다. 센스 앰프가 동작한 후 더미셀 어레이에 위치한 워드라인(DWL(15))을 활성화 시키고, CISO(14)를 비활성화 시키는데 이를 통하여 SN(10)의 데이터는 DSN(16)으로 옮겨지게 된다. CISO(14)를 비활성 시킴으로써 수반되는 비트라인 로딩을 감소는 빠른 시간안에 비트라인의 데이터가 셀을 구성하고 있는 커패시터에 기록되는 효과를 얻는다. DSN(16)에 SN(10)의 정보가 기록된후 보편적인 프리차지 과정을 수행한다.

리프레쉬 리스토아 동작시 CISO(14)가 비활성화된 상태에서 DWL(15)가 활성화시키면, 디램의 보편적인 상식에 의해 셀 커패시터와 비트라인 커패시터의 비가 증가함으로, 차지쉐어링의 사간을 단축할 수 있다. 이 과정으로 DSN(16)의 정보를 차지쉐어링하고, 센스앰프를 통해 증폭한 후 NWL(9)와 CISO(14)를 활성화 시켜 DSN(16)의 정보를 다시 SN(10)으로 옮긴다.

종래의 기술과 비교할 때, 위에서 언급한 바와 같이 리프레쉬 센싱/리스토아시 CISO(13)를 비활성화 시켜 수반되는 비트라인의 로딩의 감소를 이용함으로써, 각각의 동작시 소요되는 시간을 종래의 리프레쉬 및 리스토아를 한꺼번에 수행하던 것(<도2>)에 비교하여 감소시킬 수 있고, 이를 통해 리프레쉬 수행중 외부에서 랜덤 명령이 들어 왔을 경우 발생할 수 있는 지연 시간을 감소 시킬 수 있다(<도5>).

리프레쉬 센싱과 리프레쉬 리스토아 동작시에는 SISO(22)를 비활성화 상태에 놓음으로써 리프레쉬 동작시 LBL(25)와 LBLB<26)가 영향을 받지 않도록한다.

외부 명령에 의한 읽기는 CEQ(13), DWL(15)를 비활성화시키고, CISO(14)를 활성화 시킨 상태에서 디램의 보편적인 방법으로 메모리 셀어레이(58)와 센스앰프(59)를 동작시키고, 센스앰프(59)의 동작과 동시에 m개의 래치마다 한벌씩 구비된 래치의 전원 공급 회로(PLC(5),PLS(6))를 활성화시켜 래치를 동작시고 SISO(22)를 비활성화 시켜 SN(10)에 기록된 정보를 래치로 옮긴 후 래치를 고립 시키는 작업을 한다. 본 발명에서 이 래치의 전원은 외부의 프리차지 명령에 의해서만 비활성화 상태로 동작하도록 구비하여, 래치에 저장된 정보는 외부에서 프리차지 명령이 들어올때까지 유지된다.

그 후 메모리 코아 영역은 보편적인 프리차지의 수순을 밟는다. 종래의 경우, 외부에서 프리차지 명령이 들어오거나, 내부에서 프리차지의 명령이 발생한 경우에 NWL(9)을 비활성화 시키고, 프리차지를 수행하나 본 발명의 경우는 SN<10>의 데이터가 래치의 두 노드 LBL(25), LBLB(26)에 옮겨지고, SISO(22)가 비활성화 상태가 되면, 프리차지를 수행함으로써 NWL(9)가 활성화 되어 있는 구간을 줄여, 종래의 경우 롱 싸이클에서 리프레쉬를 수행할 수 있는 시간을 확보하지 못하며 FAIL이 발생(<도3>)하던 문제를 해결(<도6>)할 수 있다.

외부의 명령에 의해 위에서 기술한 방법으로 워드라인이 활성화되고, 메모리 셀의 정보가 래치로 전송된 후, 컬럼 어드레스에 의한 페이지 읽기 동작이나, 외부 명령에 의한 쓰기 동작은 모두 이 래치를 대상으로 수행한다.

외부 명령에 의한 프리차지는 비트라인에 대한 이퀄라이즈 신호가 비활성화된 상태에서 SISO(22)를 활성화시켜, LBL(25)/LBLB(26)에 표현된 래치의 정보를 SBL(20)/SBLB(21)로 전달하면서, NWL(9)와 센스앰프를 동작시키고, SBL(20)/SBLB(21)에 래치의 정보가 완전히 전달된후, CISO(14)를 활성화 시켜, 래치에 저장되었던 정보를 빠른 시간동안에 SN(10)으로 전달한다.

외부 명령에 의한 읽기 동작의 구현 예와 타이밍을 <도8>에 나타내었다.

31,32,PSC(1) 노드의 초기 신호는 하이레벨이고, 30의 초기 신호는 로우레벨이다. 보편적인 디램의 명령 처리에 의한 읽기 명령 처리와 어드레스입력에 의해 31에는 로우 펄스가 형성되고 이것이 낸드래치의 출력(30)을 하이레벨로 만든다. 낸드래치의 출력신호(30)에 의해 CEQ(13)과 SEQ(17)이 로우 레벨이 되어 이퀄라이즈 동작이 중단되고, CISO(14)와 SISO(22)가 활성화되어 CBL(11),SBL(20),LBL(25)가 연결되고 CBLB(12), SBLB(21), LBLB(26) 역시 연결된다. 이후 외부 어드레스에 의한 메모리 셀의 워드라인(NWL(9))이 동작한후, SN(10)과 비트라인( CBL(11),SBL(20),LBL(25) / CBLB(12), SBLB(21), LBLB(26)) 사이에서는 차지쉐어링이 발생하고, 이 정보를 n개의 센스앰프마다 구비된 센스앰프전원공급회로 제어신호(PSC(1),PSS(2))와 m개의 센스 앰프마다 구비한 래치전원공급회로 제어신호 (PLC(5),PLS(6)) 을 활성화 시켜 증폭한다.

센스앰프제어신호 PSC(1)이 활성화됨에 의해 낸드래치의 출력(30)은 다시 로우 레벨이 되고 이에 의해 제일 먼저 SISO(22)가 비활성화되어 래치를 비트라인으로부터 고립 시킨후 센스앰프를 비활성화 시키고, 비트라인에 대한 이퀄라이즈를 수행한다.

래치전원제어 신호는 낸드래치로 구성된 회로에 의해 구현되고, 이를 구성하는 낸드 래치의 초기 신호는 33 노드,34 노드,35 노드가 하이레벨이고, PLS(6)이 로우 레벨이다. 그러므로 외부프리차지 명령에 의해 34 노드가 로우레벨이 되지 않는 이상 래치전원제어회로는 비활성화되지 않는다.

외부명령에 의한 프리차지 동작에 대한 구현 예와 타이밍을 <도 9>에 나타내었다.

37,38,CISO(14) 노드의 초기값은 하이레벨이고 36 노드의 초기값은 로우 레벨이다. 보편적인 디램의 명령 처리 과정에 의해 프리차지 명령이 입력되면, 37 노드에는 로우 펼스가 발생하고 36 노드가 하이레벨이 된다. 이로인해 이퀄라이즈신호들(CEQ(13), SEQ(17))이 비활성화되고, 메모리셀의 워드라인(NWL(9))이 활성화 된다. 이퀄라이즈들이 비활성화된 후 SISO(22)신호가 활성화되어 래치의 양쪽 노드(LBL(25), LBLB(26))에 저장되어 있던 정보는 센스앰프가 연결되어 있는 비트라인 (SBL(20),SBLB(21))로 전송되고, 이후 센스 앰프를 동작시키고, CISO(14)를 활성화 시켜 SBL(20)/SBLB(21)의 정보를 CBL(11)/CBLB(12) 및 SN(10)으로 전송한다. CISO(14)의 활성화에 의해 36 노드는 로우 레벨을 띄게 되고, <도 9>에 기술한 프리차지의 동작이 개시된다.

래치전원제어신호 발생 회로를 구성하고 있는 낸드 래치의 초기 값은 읽기명령, 39, 40 노드가 하이 레벨이고, PLS(6)은 로우 레벨이었다.CISO(14)가 활성화 상태이고, 36 노드가 로우레벨이 구간동안 로우레벨을 가지는 펄스가 39 노드에 발생하고 이로인해 래치전원제어시호는 비활성화된다.

리프레쉬동작중 센싱 타이밍과 구현 예를 <도10>에 나타내었다.

이 동작 구간 동안 SISO(22)는 비활성화 상태이므로, 래치(69)의 동작은 전혀 영향을 받지 않는다. 리프레쉬명령을 받는 부분의 낸드 래치의 초기 상태는 42,43,44 노드가 하이 상태이고, 41노드는 로우 상태이다. 리프레쉬제어/동작선택회로(66)의 출력과 리프레쉬어드레스카운터(65)의 출력으로 리프레쉬센싱의 동작은 시작된다.이 신호에 의해 42 노드에는 로우 펄스가 발생하고, 41노드는 하이레벨이 된다.이후의 동작은 이퀄라이즈를 끊고, CBL(11)/CBLB(12)와 SBL(20)/SBLB(21)을 연결하고 리프레쉬 어드레스 카운터의(65) 출력에 해당하는 워드라인(NWL(9))을 활성화시키고, 셀커패시터와 비트라인 로딩사이에 차지쉐어링이 발생하고, 센스앰프가 동작한다.

센스앰프가 동작한 후 더미워드라인이 활성화되고, CISO(14)를 비활성화상태로 만들어 센스앰프가 바라보는 비트라인로딩을 감소시킨 상태에서 빠른 시간안에 DSN(16)으로 정보를 옮긴다.DWL(15)는 <도10>에서 나타낸 것과 같이 자발펄스의 형태로 구비하였다.

센스앰프의 동작은 지연되어 41노드를 로우 레벨로 만들고, 이 신호에 의해 워드라인(NWL(9))가 비활성화되고, 센스앰프가 비활성화되고, 이퀄라이즈가 동작하는프리차지 과정을 거친다.

이 과정에서 SN(10)의 정보는 DSN(15)으로 옮겨지므로, SN(10)의 정보가 손실되는 것에 무관하게 NWL(9)를 비활성화 시킬 수 있다.

리프레쉬동작중 프리차지의 타이밍과 구현 예를 <도11>에 나타내었다.

상기 리프레쉬 센싱 동작과 동일하게 SISO(22)가 비활성화 상태에 있으므로, 래치(69)와는 무관하게 동작이 수행된다. 먼저 더미셀을 구성하고 있는 커패시터와 비트라인로딩 사이에 차지세어링이 발생할 수 있는 타이밍을 <도11>과 같이 발생시킨다. 이때 비트라인로딩은 CISO(14), SISO(22)가 비활성화 상태이어 오로지 SBL(20)/SBLB(21)과 이것에 연결된 트랜지스터들의 정션커패시턴스로만 구성되며, 이 값은 종래의 경우에 CBL(11)/CBLB(12), SBL(20)/SBLB(21)와 이것에 연결된 수많은 트랜지스터의 정션 커패시턴스로 결정되는 로딩값에 비하여 작은 값을 나타낸다. 이러한 구성은 디램에 관한 보편적인 지식으로 빠른 시간안에 차지쉐어링 동작과 센싱을 가능하게 한다.

이후 CISO(14)를 활성화하여, DSN(16)으로부터 SBL(20)/SBLB(21)로 전달된 정보가 CBL(11)/CBLB(12) 및 SN(10)으로 다시 전달시킨다. CISO(14)의 지연된 신호에 의해 46 노드는 로우레벨이 되어 프리차지동작이 수반된다.

외부 명령에 의한 쓰기 동작의 예를 <도 12>에 나타내었다. 쓰기 동작을 위해 이미 메모리셀의 워드라인(NWL(9))이 활성화되어 SN(10)의 정보는 래치의 두노드(LBL(25), LBL(26))로 전달되어 있다. 또한 SISO(22)가 비활성화 상태이므로 메모리 코아 영역의 상태와는 무관하게 동작한다. 보편적인 디램에 관한 명령회로계통에 의해 발생한 쓰기 명령에 의해 입력데이터가 데이터입출력버퍼(61)를 통해 IO(28)/IOB(29)로 전달되는 한편 CSL(27)이 활성화 된다. 이 CSL(27)의 활성화에 의해 IO(28)/IOB(29)의 정보는 LBL(25)/LBLB(26)에 기록되며, 이 정보는 상기 외부명령에 의한 프리차지 동작시 SN(10)으로 전달된다.

본 발명은 기존의 비동기식 디램 및 동기식 디램등 한 개의 트랜지스터와 한 개의 커패시턴스를 이용하여 메모리 셀을 구성하는 메모리 소자에서, 완벽하게 외부로부터 리프레쉬 제어 명령을 제거 시키고, 나머지 명령은 종래의 소자와 호환성을 유지시킴으로써, 개선된 형태의 사용자 인터페이스를 지니도록 하여, 6개의 트랜지스터 혹은 4개의 트랜지스터를 사용하여 하나의 메모리 셀을 구성하는 에스램과 비교하여 적은 면적을 차지하여 생산 단가를 줄이면서도, 제어면에서는 에스램에 상응하는 용이성을 지니도록 하여, 기존의 에스램이 사용 편이성 때문에 이용되던 사용처를 대치할 수 있을 것으로 보이며, 또한 칩 외부로 부터의 리프레쉬 제어 명령을 삭제 시키기 위해 구비한 비트라인 센스앰프 부근의 래치의 캐쉬로의 활용이 가능하므로 임베디드 메모리용 메모리 코아로서 그 활용성이 극대화될 수 있을 것으로 사료된다.

Claims

다수개의 메모리셀과 셀이 연결되어있는 비트라인과 비트라인바와 셀의 데이타를 증폭시켜주는 비트라인 센스앰프를 가지고 있으며 비트라인 센스앰프와 연결된 래치를 가지며 리프레쉬를 수행하는 회로가 있는 일반적인 반도체 메모리소자에서, 소자에 전원이 공급되면 외부의 명령없이도 자동적으로 주기적인 리프레쉬를 수행하는 것을 특징으로하며 칩의 내부에 위치한 리프레쉬 회로를 통하여 자동적으로 리프레쉬를 수행하는 과정에서 리프레쉬용 워드라인이 활성화된 상태에서 외부 로우 (Row)억세스가 들어 왔을 경우에는 외부 로우 억세스를 리프레쉬 동작이 내부적으로 완료 될때까지 지연시키고, 상기 외부 로우 억세스가 리프레쉬용 워드라인이 활성화 되기 전 상태이면 내부적인 리프레쉬 동작을 중단하고 외부 로우 (Row) 억세스를 수행함을 특징으로 하는 반도체 메모리 장치
상기 1항의 내부적인 리프레쉬 수행방법중에 외부명령의 억세스의 주기가 100나노초이상인 경우에 자동으로 리프레쉬를 수행하기 위해서 펄스형태의 워드라인방식을 이용하고 이를 구현하기 위한 수단으로 비트라인 센스앰프에 래치를 위치시켜 외부 억세스에 의해 활성화된 워드라인에 해당하는 셀의 데이터를 래치로 이동시킨후,외부 억세스에 의해 활성화된 워드라인을 비활성화 시키고, 외부의 롱 싸이클 명령 중에도 리프레쉬 동작을 수행함을 특징으로하며, 상기 래치를 사용하여 선택된 메모리 셀 블록이 리프레쉬를 수행중에도 그 블록에 해당하는 워드라인에 대한 외부의 페이지 읽기 동작과 쓰기 동작을 수행하는 것으로 외부에서 프리차지 명령이 들어왔을 경우에는 래치의 데이터를 일반셀로 옮겨주는 방법의 일환으로 상기 래치를 다수개의 비트라인 센스 앰프 마다 파워를 제어하는 방법으로 동작시키는 것을 특징으로한다.
다수개의 메모리셀및 다수개의 더미셀이 있으며 셀과 연결되어있는 비트라인과 비트라인바를 가지고 있으며 셀의 데이타를 증폭시켜주는 비트라인 센스앰프와 리프레쉬를 위한 회로를 가지고 있는 일반적인 반도체 메모리소자에서,리프레쉬동작을 자동으로 수행하는 방법으로 비트라인 센스 앰프 부근에 더미셀을 위치 시켜 제1수단을 통한 어드레스 증가방법으로 일반 셀과 더미 셀에 해당하는 워드라인이 동시에 활성화되는 구간을 마련하여 일반 셀의 데이터를 더미셀로 옮기는 동작을 수행함으로서 일반셀의 센싱동작을 수행하며, 일반셀과 더미셀에 해당하는 워드라인이 동시에 활성화되는 구간을 마련하여 더미셀의 데이터를 일반셀로 옮기는 동작을 수행함으로서 일반셀의 리스토아를 수행함을 특징으로 하는 반도체 메모리 장치의 리프레쉬 수행방법
상기 3항의 제1수단은 리프레쉬를 수행하기 위한 어드레스 카운터로 두 주기마다 어드레스의 순차적 증가를 가져오며, 동일 어드레스 카운터의 한주기마다 일반 셀과 더미 셀에 해당하는 워드라인이 동시에 활성화되는 구간을 가져옴으로써 두번의 일반셀과 더미셀의 워드라인의 동시 활성화 구간을 만드는 것을 특징으로 한다.
다수개의 메모리셀및 다수개의 더미셀이 있으며 셀과 연결되어있는 비트라인과 비트라인바를 가지고 있으며 셀의 데이타를 증폭시켜주는 비트라인 센스앰프와 리프레쉬를 위한 회로를 가지고 있는 일반적인 반도체 메모리소자에서,리프레쉬를 수행시 일반셀과 비트라인 센스앰프를 구비한 더미셀 사이에 N-Tr.로 이뤄진 스위치를 구비하여 일반셀의 데이타를 더미셀로 이동후에는 상기 스위치를 비활성화시켜주고 더미셀의 데이타를 차지쉐어링할 경우에는 상기 스위치를 비활성화 시킨 상태에서비트라인 센스앰프를 활성화시킨후 스위치를 활성화시켜줌을 특징으로 리프레쉬동작을 수행하는 반도체 메모리 장치