KR0184375B1

KR0184375B1 - 반도체 기억장치

Info

Publication number: KR0184375B1
Application number: KR1019950040586A
Authority: KR
Inventors: 료 하가; 도모아키 야베; 신지 미야노; 겐지 누마타
Original assignee: 사토 후미오; 가부시키가이샤 도시바
Priority date: 1994-11-11
Filing date: 1995-11-10
Publication date: 1999-04-15
Also published as: JP3100849B2; US5555523A; JPH08138376A; KR960019712A

Abstract

본 발명은, 센스앰프가 오동작할 가능성을 저감할 수 있는 반도체 기억 장치를 제공하기 위한 것이다. 본 발명은, 비트선쌍(BL,BBL)과, 이퀄라이즈회로(4), 센스앰프(6), 행계 제어회로(5), 및 센스앰프 구동회로(7)를 구비하여 구성된다. 제어회로(5)는 이퀄라이즈회로(4)와, 구동회로(7)가 포함하는 프리챠져를 서로 독립시켜 제어한다. 그리고 구동회로(7)가 포함하는 드라이버가 구동신호선쌍(SAP,BSAN)으로 구동신호를 공급하기 직전까지 상기 프리챠져가 구동신호선쌍(SAP,BSAN)으로 프리챠지전위를 계속해서 공급하는 것을 특징으로 한다. 이 구성이면 센스앰프 활성화신호가 이퀄라이즈신호보다 늦게 출려되어도 구동신호선쌍(SAP,BSAN)의 전위가 부정으로 되지 않고, 센스앰프가 오동작할 가능성도 낮아지게 된다.

Description

반도체 기억장치

제1도는 본 발명의 제1실시예에 따른 DRAM의 블록구성을 나타낸 블록도.

제2도는 제1도에 나타난 센스앰프 구동회로의 회로도.

제3도는 본 발명의 제1실시예에 따른 DRAM의 동작을 나타낸 동작파형도.

제4도는 본 발명의 제2실시예에 따른 DRAM이 구비하는 센스앰프 구동회로의 회로도.

제5도는 제4도에 나타난 제어신호 발생회로의 회로도.

제6도는 본 발명의 제2실시예에 따른 DRAM의 동작을 나타낸 동작파형도.

제7도는 제5도에 나타난 지연회로의 지연시간(τ1)을 지연시간 (τ2)보다 짧게 설정한 때의 DRAM의 동작을 나타낸 동작파형도.

제8도는 본 발명이 이용되어지는 특수 DRAM의 블록구성을 나타낸 블록도.

제9도는 제8도에 나타난 열에 부속되는 회로의 회로도.

제10도는 제8도에 나타난 주변회로부를 상세하게 나타낸 도면으로, a도는 주변회로부의 블록구성을 나타낸 블록도, b도는 a도에 나타난 전송게이트 셀렉터의 회로도.

제11도는 본 발명이 이용되어지는 특수 DRAM의 동작을 나타낸 동작파형도.

제12도는 특수한 DRAM에 있어서의 발생한 문제를 설명하기 위한 도.

제13도는 특수한 DRAM에 있어서의 문제가 발생한 때의 동작을 나타낸 동작파형도.

제14도는 종래 DRAM의 회로도.

제15도는 제14도에 나타난 센스앰프 구동회로의 회로도.

제16도는 종래 DRAM의 동작을 나타낸 동작 파형도

* 도면의 주요부분에 대한 부호의 설명

1 : 메모리셀 어레이 2 : DQ 버스

3, 3-2 : I/O 버퍼 4 : 비트선 이퀄라이즈회로

5 : 행계 제어회로 6 : 비트선 센스앰프

7, 7-2 : 센스앰프 구동회로 8 : PMOS센스앰프부

9 : NMOS 센스앰프부 14 : 드라이버부

15 : 프리챠져부 20 : 제어신호 발생회로

21 : SANG 변환회로 22 : BSANG 변환회로

23 : 지연회로 24 : 분기부

25 : 지연회로 26 : NOR 게이트회로

31 : 외부 I/O 버스

32 : 비트선 이퀼라이져 및 비트선 센스앰프부

33 : 전송게이트부 34 : 데이터래치회로

35 : 열게이트 36 : 주변회로부

37-1∼37-n : 비트선 이퀄라이져 및 비트선 센스앰프

38-1∼38-n : 데이터래치회로 39-1∼39-n : 전송게이트

40-1∼40-n : 열게이트 41 : 열어드레스버퍼

42 : 열디코더 43 : 기록플래그 레지스터

44 : 행어드레스 버퍼 45 : 행디코더

46 : 전송게이트 셀렉터

[산업상의 이용분야]

본 발명은 반도체 기억장치에 관한 것으로, 특히 오동작이 적고, 비트선쌍간의 전위차를 증폭하기 위한 센스앰프를 구비하는 반도체 기억장치에 관한 것이다.

[종래의 기술 및 문제점]

제14도는 종래의 다이나믹형 RAM의 비트선쌍과, 이퀄라이즈회로 및, 센스앰프의 회로도이다.

제14도에 나타낸 바와 같이, 메모리셀 어레이(100)내의 도시되지 않은 메모리 셀에 접속된 비트선(BL) 및 , 도시되지 않은 다른 메모리셀에 접속된 비트선(BL)과 쌍을 이루는 비트선(BBL)이 설치되어 있다. 비트선(BL,BBL)은 메모리셀과 DQ버스(101)를 서로 접속한다. DQ 버스(101)는 I/O 버퍼(102)에 접속되어 있다. I/O 버퍼(102)는 장치외부로부터 DQ 버스(101)로, DQ 버스(101)로부터 장치외부로 데이터의 교환을 행한다. 비트선(BL)과 비트선 (BBL)사이에는 비트선(BL)의 전위와 비트선(BBL)의 전위간의 전위차를 이퀄라이즈 하기 위한 비트선 이퀄라이즈회로(103)가 설치되어 있다. 이퀄라이즈회로(103)는 행계 제어회로(104)로부터의 이퀄라이즈신호(BEQ)에 의해 온/오프 제어된다. 또한, 비트선(BL)과 비트선(BBL) 간에는 비트선(BL)의 전위와 비트선(BBL)의 전위간의 전위차를 증폭하기 위한 센스앰프(105)가 설치되어 있다. 센스앰프(105)는 행계 제어회로(104)로부터의 활성화신호(SEN)에 의해 활성화 되는 센스앰프 구동회로(106)에 의해 구동된다. 센스앰프(105)는 PMOS 센스앰프부(107)와 NMOS 센스앰프부(108)를 갖는다. PMOS 센스앰프부(107)에는 구동신호선(SAR)이 접속되고 NMOS 센스앰프부(108)에는 구동신호선(SAN)이 접속되어 있다. 제15도는 제14도에 나타난 센스앰프 구동회로(106)의 회로도이다. 제15도에 나타난 바와 같이 센스앰프 구동회로(106)에는 구동신호로서 VCC 레벨의 전위를 구동신호선(SAP)에 공급하는 PMOS(110), 구동신호로서 VSS 레벨(GND)의 전위를 구동신호선(BSAN)에 공급하는 NMOS(113), 프리챠지 전위로서 VBL(혹은, VCC/2레벨) 레벨의 전위를 구동신호선(SAP)에 공급하는 NMOS(111) 및, 프리챠지 전위로서 혹은 VBL레벨의 전위를 구동신호선(BSAN)에 공급하는 NMOS(112)를 각각 포함하고 있다. 그런데, 종래의 센스앰프 구동회로(106)에서는 구동신호선쌍(SAP, BSAN)의 프리챠지가 센스앰프를 이퀄라이즈하는 이퀄라이즈신호(BEQ)를 사용하여 행해진다. 그러나 ,활성화신호(SEN)는 이퀄라이즈신호(BEQ)보다 지연되어 출력되기 때문에 종래의 센스앰프 구동회로(106)에서는 제16도에 나타난 바와 같이, 구동신호(SAP, BSA N)의 전위가 부정(플로팅)으로 되는 시기가 발생해 버린다. 전위가 부정으로 되는 시기에 노이즈 등이 구동신호선(SAP 또는 BSAN)으로 입력되면, 구동신호선의 전위가 H 레벨 또는L레벨로 이동하는 것이 있다. 특히, L레벨로 이동하기 쉽다. 구동신호선의 전위가 H 레벨 또는L레벨로 이동하면, 센스앰프(105)로 전위가 공급되는 것으로 되기 때문에 오동작할 가능성이 있다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 센스앰프가 오동작할 가능성을 저감할 수 있는 반도체 기억장치를 제공함을 그 목적으로 한다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명의 제1형태로는 제1메모리셀에 접속된 제1비트선과, 제2메모리셀에 접속되고, 상기 제1비트선과 쌍을 이루는 제2비트선, 상기 제1비트선과 상기 제2비트선의 사이에 접속되고, 상기 제1비트선의 전위와 상기 제2비트선의 전위 사이의 전위차를 이퀄라이즈 하기 위한 이퀄라이즈수단, 상기 제1비트선과 상기 제2비트선의 사이에 접속되고, 상기 제1비트선의 전위와 상기 제2비트선의 전위의 전위차를 증폭하기 위한 증폭수단, 상기 증폭수단에 접속된 제1구동신호선, 상기 증폭수단에 접속되고, 상기 제1구동신호선과 쌍을 이루는 제2구동신호선, 상기 제1구동신호선과 상기 제2구동신호선에 접속되고, 상기 제1구동신호선의 전위 및 상기 제2구동신호선의 전위를 프리챠지하기 위한 프리챠지수단과, 상기 제1구동신호선 및 상기 제2구동신호선에 구동신호를 공급하는 공급수단을 포함하며, 상기 증폭수단을 구동하는 구동수단 및, 상기 이퀄라이즈수단 및 상기 구동수단을 제어하기 위한 제어수단을 구비하여 구성된다. 그리고 상기 제어수단이 상기 이퀄라이즈수단과 상기 구동수단이 포함하는 상기 프리챠지수단을 서로 독립시켜 제어함과 더불어, 상기 구동수단이 포함하는 상기 공급수단이 상기 제1구동신호선 및 상기 제2구동신호선에 구동신호를 공급하는 실질적인 직전까지, 상기 구동수단이 포함하는 상기프리챠지 수단이 상기 제1구동신호선의 전위 및 상기 제2구동신호선에 프리챠지전위를 계속해서 공급하는 것을 특징으로 한다. 또한,, 상기 제어수단은 상기 이퀄라이즈수단을 오프시키는 타이밍보다도 상기 구동수단이 포함하는 프리챠지수단을 오프시키는 타이밍을 지연시켜 제어하는 것을 특징으로 한다. 또한, 상기 제어수단은 상기 이퀄라이즈수단을 활성상태로 하는 제1활성화신호와, 상기 구동수단을 활성상태로 하는 제2 활성화신호를 출력하고, 상기 제2활성화신호만을 이용하여 상기 구동수단이 포함하는 상기 프리챠지수단 및 상기 구동수단이 포함하는 상기공급수단을 제어하는 것을 특징으로 한다. 또한, 상기 제어수단은 제1활성화신호를 출력한 후, 소정의 시간경과 후에 상기 제2활성화신호를 출력하는 것을 특징으로 한다. 또한,, 본 발명의 제2형태로는 상기 구동수단이 상기 제2활성화신호로부터 상기 공급수단을 제어하는 제1신호 및, 상기 프리챠지수단을 제어하는 제2신호를 발생시키기 위한 발생수단을 더 포함하는 것을 특징으로 한다. 또한,, 상기 발생수단은 상기 프리챠지수단 및 상기 공급수단이 각각 동시에 오프되지 않도록 상기 제1신호 및 상기 제2신호를 서로 겹치지 않게 출력하는 것을 특징으로 한다. 또한,, 상기 발생수단은 상기 제1신호를 상기 제2신호보다도 지연시켜 출력하는 것을 특징으로 한다. 또한,, 상기 발생수단(20)은 제1지연수단을 매개로 상기 제2활성화신호를 상기 제1활성화신호로 변환하는 제1변환수단과, 상기 제2활성화신호와 제2지연수단을 매개로 상기 제2활성화신호를 변환한 지연활성화신호를 수신하고, 이 제2활성화신호와 지연활성화신호를 논리합성하여 상기 제2활성화신호를 상기 제2신호로 변환하는 제2 변환수단을 포함하는 것을 특징으로 한다. 또한,, 상기 제1 지연수단의 지연시간은 제2지연수단의 지연시간보다 짧게 설정되어지는 것을 특징으로 한다. 또한,, 본 발명의 제3형태로는, 상기 제1비트선 및 상기 제2비트선으로 이루어지는 비트선쌍으로 이루어지는 열을 복수개 갖추고, 상기 열마다 설치된, 적어도 내부데이터버스로부터 공급되는 데이터를 일시적으로 기억하여 두기 위한 기억수단을 더 구비하여 구성된다. 그리고, 상기 제어수단이 제1활성화신호를 출력한 후, 상기 소정의 시간이 경과하는 사이에 적어도 갱신데이터가 입력된 때, 이 갱신데이터를 상기 기억수단에 기억시키는 동작을 반복하면서 데이터를 재기록하고 이 데이터의 재기록이 종료한 후에 상기 제어수단이 상기 제2활성화신호를 출력하고, 상기 증폭수단이 활성화하는 실질적인 직전까지 상기 제1구동신호선 및 상기 제2구동신호선을 프리챠지전위로 고정하여 두는 것을 특징으로 한다. 또한,, 상기 데이터의 재기록이 종료한 후에 데이터를 상기 기억수단으로부터 상기 증폭수단에 대해 데이터를 일괄하여 전송시키는 전송수단을 더 구비하고, 상기 데이터 일괄전송후 상기 증폭수단이 활성화하는 실질적인 직전까지 상기 제1구동신호선 및 상기 제2구동신호선을 프리챠지전위로 고정하여 두는 것을 특징으로 한다.

[작용]

상기와 같은 구성을 갖춘 제1∼제3형태에 따른 반도체 기억장치는, 이퀄라이즈수단과, 구동수단이 포함하는 프리챠지수단이 서로 독립하여 제어 되는 것에 의해 이퀄라이즈수단의 이퀄라이즈가 해제된 때에서도 구동신호선쌍의 프리챠지(이퀄라이즈)가 해제되지 않도록 할 수 있고, 구동신호선쌍의 전위가 부정으로 되는 상태를 없게할 수 있다. 이 때문에 구동신호선쌍의 전위가 부정인 때에 염려되는 노이즈 등에 의한 구동신호선쌍의 의외의 전위결정이 방지된다. 따라서, 증포수단을 오동작하기 어렵게 할 수 있다. 또한,, 제2형태에 따른 반도체 기억장치는, 공급수단의 온과 프리챠지수단의 온이 같은 다이나믹으로 행하지 않기 때문에, 프리챠지전위로부터 전원전위로 향해 흐르게 되는 관통전류를 또한, 방지할 수 있다. 또한, 제3형태에 따른 반도체 기억장치는, 증폭수단을 활성화시키는 실질적인 직전까지 제1,제2구동신호선을 각각 프리챠지전위(VBL)로 고정하기 때문에, 증폭수단을 활성화시키기 이전에, 특히 구동신호선이 낮은 전위로 떨어지는 것을 방지 할 수 있다. 이 때문에, 증폭수단을 활성화시키기 이전에 증폭수단이 의외로 활성화, 즉 오동작할 가능성을 저감할 수 있고, 이와 같은 증폭수단의 오동작에 관련된 데이터의 오기록 등을 또한, 방지할 수 있다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다. 또한, 본 발명에 있어서 모든 도면에 걸쳐 공통부분에는 공통의 참조부호를 붙이고, 중복되는 설명은 피하는 것으로 한다. 제1도는 본 발명의 제1실시예에 따른 반도체 기억장치의 개략적인 블록구성을 나타낸 블록도이고, 제2도는 제1도에 나타난 센스앰프 구동회로(7)의 회로도이다. 제1도에 나타낸 바와 같이, 메모리셀 어레이(1)내의 도시되지 않은 메모리셀에는 비트선(BL)이 접속되고, 도시되지 않은 다른 메모리셀에는 비트선(BL)과 쌍을 이루는 비트선(BBL)이 접속되어 있다. 비트선쌍(BL, BBL)은 메모리셀과 DQ 버스(2)를 서로 접속한다. DQ 버스(2)는 I/O 버퍼(3)에 접속되어 있다. I/O버퍼(3)는 장치외부로부터 DQ 버스(2)로, DQ 버스(2)로부터 장치외부로 데이터의 교환을 행한다. 비트선(BL)과 비트선(BBL) 간에는 비트선(BL)의 전위와 비트선(BBL)의 전위간의 전위차를 이퀄라이즈하기 위한 비트선 이퀄라이즈회로(4)가 설치되어 있다. 이퀄라이즈회로(4)는 행계 제어회(5)로부터의 이퀄라이즈신호(BEQ)에 의해 온/오프 제어된다. 또한, 비트선(BL)과 비트선(BBL) 간에는 비트선(BL)의 전위와 비트선(BBL)의 전위간의 전위차를 증폭하기 위한 센스앰프(6)가 설치되어 있다. 센스앰프(6)는 행계 제어회(5)로부터의 활성화신호(SEN)에 의해 활성화되는 센스앰프 구동회로(7)에 의해 구동된다. 또한, 행계 제어회로(5)는 행어드레스 스트로브신호(BRAS)를 수신한 후, 이퀄라이즈신호(BEQ)를 출력한다. 활성화신호(SEN)는 이퀄라이즈신호(BEQ)가 출력된 후 지연되어 출력된다. 센스앰프(6)는 PMOS 센스앰프부(8)와 NMOS 센스앰프부(9)를 갖는다. PMOS 센스앰프부(8)에는 구동에는 구동신호선(SAP)이 접속되고, NMOS 센스앰프부(9)에는 구동신호선(BSAN)이 접속되어 있다. 제1도에 나타난 DRAM이 갖는 센스앰프 구동회로(7)는 제2도에 나타낸 회로에 의해 구성되어 있다. 제2도에 나타난 바와 같이, 센스앰프 구동회로(7)에는 구동신호로서 VCC 레벨의 전위를 구동신호선(SAP)에 공급하는 PMOS(10)와, 구동신호로서 VSS 레벨(GND)의 전위를 구동신호선(BSAN)에 공급하는 NMOS(13), 프리챠지전위로서 VBL(또는 , VCC/2레벨)레벨의 전위를 구동신호선(SAP)에 공급하는 NMOS(11) 및 프리챠지전위로서 또는 VBL레벨의 전위를 구동신호선(BSAN)에 공급하는 NMOS(12)를 각각 포함하고 있다. 여기서 PMOS(10) 및 NMOS(13)는 센스앰프 드라이버부(14)를 구성하고, NMOS(11) 및 NMOS(12)는 센스앰프 프리챠져부(15)를 구성하고 있다. 드라이버부(14)에는 행계 제어회로(5)에서 출려되는 활성화신호(SEN)와, 이 활성화신호(SEN)를 인버터부(6)에 의해 레벨반전시킨 신호(BSEN)가 공급된다. 구체적으로는, 활성화신호(SEN)는 NMOS(13)의 게이트에 공급되고, 반전활성화신호(BSEN)는 PMOS(10)의 게이트에 공급된다. 프리챠저부(15)에는 반전활성화신호(BSEN)가 공급된다. 구체적으로는, 반전활성화신호(BSEN)는 NMOS(11) 및 NMOS(12)의 게이트에 각각 공급된다. 이로 인해, 센스엠프(6)의 비활성화기간에 있어서는 PMOS(11) 와 NMOS(12)로부터 VBL 레벨의 전위가 구동신호선(SAP, BSAN)에 각각 공급된다. 한편, 센스앰프(6)의 활성화기간에 있어서는 PMOS(10)로부터 VCC레벨의 전위가 구동신호선(SAP)에 공급되고, NMOS(13) 로부터 VSS레벨의 전위가 구동신호선(BSAN)에 공급된다. 제3도는 제1도 및 제2도에 나타낸 DRAM 의 동작을 나타낸 동작파형도이다. 제1도 및 제2도에 나타낸 DRAM은 구동신호선쌍(SAP, BSAN)의 전위를 프리챠지하기 위한 제어가 이퀄라이즈신호(BEQ)로는 안되고, 반전활성화신호(BSEN)로 행해진다. 즉 행계 제어회로(5)에 의해 아퀼라이즈회로(4)와 프리챠져부(15)가 서로 독립하여 제어되고 있다. 이 때문에 제3도에 나타낸 바와 같이 이퀄라이즈신호(BEQ)가 L레벨로 떨어지는 기간, 특히 이퀄라이즈신호(BEQ) 및 활성화신호(SEN)가 동시에 L레벨로 되어지는 기간(T)에 있어서, 구동신호선쌍(SAP, BSAN)의 전위가 부정으로 되지 않는다. 따라서, 활성화신호(SEN)가 이퀄라이즈신호(BEQ) 보다도 지연되어 출력되어도 센스앰프(6)가 오동작하지 않는다. 다음에, 본 발명의 제2실시예에 따른 DRAM에 관해 설명한다. 제4도는 본 발명의 제2 실시예에 따른 DRAM이 구비하는 센스앰프 구동회로(7-2)의 회로도이다. 제4도에 나타낸 바와 같이, 센스앰프 구동회(7-2)는 프리쳐져·드라이버 제어신호 발생회로(20)를 갖추고 있다. 발생회로(20)는 활성화신호(SEN)를 수신하고, 이 활성화신호(SEN)로부터 드라이버부(14)를 제어하기 위한 제어신호(SANG)와 프리챠져부(15)를 제어하기 위한 제어신호(BSANG)를 발생시킨다. 발생회로(20)는 제어신호(SANG) 및 제어신호(BSANG)를 각각 활성화신호(SEN)로부터 만들기 때문에 제1실시예와 마찬가지로 이퀄라이즈회로(4)와 프리챠져부(15)가 서로 독립하여 제어되는 것으로 된다. 더우기, 이 실시예에 개시되는 발생회로(20)는 제어신호(SANG)와 제어신호(BSANG)를 서로 겹치지 않게 발생시킨다. 드라이버부(14)의 온과 프리챠저부(15)의 오프가 같은 타이밍에서 행해지면, BSAN 프리챠져(예컨대, 제2도에 나타난 NMOS(12)) 및 BSAN 드라이버(예컨대, 제2도에 나타난 NMOS(13))를 매개로 전위(VBL)로부터 전위(VSS)로 향해 관통전류가 흐르는 것이 있다. 그러나 발생회로(20)는 제어신호(SANG)와 제어신호(BSANG)를 서로 겹치지 않게 발생시켜, 이런 제어신호(SANG, BSANG)에 의해 드라이버부(14)와 프리챠져부(15)를 제어하기 때문에, 상기 관통전류를 방지할 수 있다. 제5도는 제4도에 나타난 제어신호 발생회로(20)의 회로도이다. 제5도에 나타낸 바와 같이, 발생회로(20)는 활성화신호(SEN)를 수신하고, 이 활성화신호(SEN)를 제어신호(SANG)로 변환하여 출력하는 SANG 변환회로(21)와, 활성화신호(SEN)를 수신하고, 이 활성화신호(SEN)를 제어신호(BSANG)로 변환하여 출력하는 BSABG 변환회로(22)를 갖는다. SANG 변환회로(21)는 일단에서 활성화신호(SEN)를 수신하고, 다른 단에서 제어신호(SANG)를 출력하는, 지연시간(τ1)을 갖는 지연회로(23)를 포함하고 있다. 활성화신호(SEN)는 지연회로(23)에 의해 시간지연(τ1)되는 것으로부터 제어신호(SANG)로 변환된다. BSANG 변환회로(22)는 1개의 활성화신호(SEN)를 2개로 분기하는 분기부(24)와, 분기된 한쪽의 활성화신호(SEN)를 일단에서 수신하고, 다른 단에서 지연활성화신호(SEN')를 출력하는, 지연시간(τ2)을 갖는 지연회로(25), 분기된 다른 쪽의 활성화신호(SEN)를 1입력단에서 수신함과 더불어 지연활성화신호(SEN')를 다른 입력단에서 수신하고, 이런 활성화신호(SEN 및 SEN')를 논리합성하고, 출력단에서 제어신호(BSANG)를 출력하는 논리회로(26)를 포함하고 있다. 이 실시예에서는, 논리회로(26)가 NOR게이트회로로 되어 있다. 제 6도는 제5도에 나타낸 발생회로(20)를 구비하는 DRAM의 동작을 나타낸 동작파 형도이다. 제 6도에 나타낸 바와 같이 제어신호(SANG)는 활성화신호(SEN)의 상승으로부터 시간(τ1) 지연되어 상승한다. 드라이버부(14)는 제어신호(SANG)의 상승을 수신하여 온된다. 또한, 제어신호(BSANG)는 활성화신호(SEN)의 상승을 수신하여 상승한다. 제5도에 나타낸 바와 같은 논리회로(25)가 NOR논리를 포함하기 때문이다. 프리챠져부(15)는 제어신호(SANG)의 상승을 수신하여 오프된다. 이와 같이, 프리챠져부(15)가 드라이버부(14)가 온되는 시각보다 이전에 오프되는 것에 의해, 전위(VBL)에서 전위(VSS)로 향해 관통전류가 흐르지 않게 된다. 또한, 제5도에 나타낸 지연회로(23)의 지연시간(τ1)을 지연회로(25)의 지연시간(τ1)보다 짧게 설정하는 것으로, 드라이버부(14)의 오프와 프리챠저부(15)의 온이 동시에 행하지 않도록 할 수 있다. 제 7도는 지연시간(τ1)을 지연시간(τ1)보다 짧게 설정한 때의 DRAM의 동작을 나타낸 동작파형도이다. 제 7도에 나타낸 바와 같이, 드라이버부(14)의 온과 프리챠저부(15)의 오프 타이밍은 제 6도에 나타낸 타이밍과 변함이 없다. 제어신호(SANG)는 활성화신호(SEN)의 상승으로부터 시간지연(τ1)되어 상승된다. 드라이버부(14)는 제어신호(SANG)의 상승을 수신하여 오프된다. 또한, 지연된 활성화신호(SEN')는 활성화신호(SEN)가 상승하는 것으로부터 시간(τ2) 지연되어 상승한다. 제어신호(BSANG)는 지연된 활성화신호(SEN')의 상승을 수신하여 상승한다. 프리챠져(15)부는 제어신호(BSANG)의 상승을 수신하여 온된다. 이와 같이, 프리챠저부(15)가 드라이버부(14)가 오프되는 시각보다 이 후에 온되는 것에 의해 상기와 마찬가지로 전위(VBL)에서 전위(VSS)로 향해 관통전류가 흐르지 않게 된다. 또한, 제1실시예 및 제2실시예에 따른 DRAM은 이퀄라이즈회로(4)와 센스앰프(6)가 서로 떨어져 있지만, 센스앰프(6)의 PMOS 부(8)와 센스앰프(6)의 NMOS부(9) 사이에 이퀄라이즈회로(4)를 삽입하여 설치한 형태의 DRAM으로도 상기 설명한 효과와 마찬가지인 효과를 얻게 되는 것은 물론이다. 또한, 드라이버부(14)는 도시한 회로구성에 한정되는 것은 아니고, 전원전위(VCC 및 VSS)를 구동신호선(SAP, BSA N)에 각각 공급하기 위한 PMOS10 및 NMOS13를 각각 적어도 가지고 있으면, 다른 회로가 부속되어 있어도 상관없다. 마찬가지로, 프리챠져부(15)에 있어서도, 프리챠지전위(VBL)를 구동신호선(SAP, BSAN)에 공급하기 위한 NMOS11 및 NMOS12를 적어도 가지고 있으면, 또한, 다른 회로가 부속되어 있어도 상관없다. 다음에, 본 발명의 제3실시예로서, 본 발명을 보다 적절하게 이용할 수 있는 특수한 DRAM에 관해 설명한다. 제8도는 본 발명이 이용되고 있는 특수 DDRAM의 개략적인 블록구성을 나타낸 블록도이고, 제9도는 제8도에 나타낸 열에 부속되는 회로의 회로도이다. 제8도 및 제9도에 나타낸 바와 같이, 칩내에는 복수의 메모리셀(MC11-MCmn)이 집적되어 있고, m행×n열의 메모리셀 어레이(1)가 설치되어 있다. 메모리셀 어레이(1)에는 비트선쌍(COL1-COLn)이 설치되고, 이 비트선쌍(COL1-COLn)은 메모리셀(MC11-MCmn)과 DQ 버스(2)를 서로 접속한다. DQ 버스(2)는 I/O 버퍼(3-2)에 접속되어 있다. I/O 버퍼(3-2)는 장치외부에 설치된 외부 I/O버스(31)에서 DQ 버스(2)로, DQ 버스(2)에서 외부 I/O버스(31)로 데이터의 교환을 행한다. 메모리셀 어레이(1)와 DQ 버스 사이에는 이퀄라이저 및 센스앰프군(32), 전송게이트군(33), 데이터래치군(34), 열게이트군(35)이 각각 설치되어 있다. 이퀄라이저 및 센스앰프군(32)은 각 비트선쌍(COL1-COLn)마다 설치된 n 개의 이퀄라이저 및 센스앰프(37-1∼37-n)를 포함하고 있다.이퀄라이저 및 센스앰프(37-1∼37-n)2는 조절회로부(36)에서 출력되는 구동신호(SAN, BSAN) 및 이퀄라이즈신호(BEQ)에 의해 제어된다. 제9도에 나타낸 바와 같이, 이퀄라이저 및 센스앰프(37-1)의 회로구성은 센스앰프(37-1)의 PMOS부와 NMOS 부 사이에 이퀄라이즈회로(4)를 끼운 형태의 것이지만, 그 기능은 제1도에 나타낸 DR AM의 이퀄라이즈회로(4) 및 센스앰프(6)와 다르지 않다. 데이터래치군(34)은 각 비트선쌍(COL1-COLn)마다 설치된 n개의 데이터래치(38-1∼38-n)를 포함하고 있다. 제9도에 나타낸 바와 같이, 데이터채리(38-1~38-n)는 각각 일반적인 크로스커플 CMOS형의 래치회로로 구성되어 있다. 데이터래치(38-1~38-n)는 DQ 버스(2)로부터 공급되는 데이터를 일반적으로 기억하는 기능을 갖는다. 전송게이트군(33)은 각 비트선쌍 (COL1-COLn)마다 설치된 n개의 전송게이트(39-1∼39-n)를 포함하고 있다. 전송게이트(39-1∼39-n)는 조절회로부(36)에서 출력되는 전송게이트 선택신호(S1-Sn)에 의해 데이터의 재기록이 요구된 열에 따라 도통하도록 제어된다. 그리고, 전송게이트(39-1∼39-n)는 도통하는 것에 의해 데이터래치(38-1∼38-n)에 일시적으로 기억된 데이터군을 데이터래치(38-1∼38-n)에서 이퀼라이져 및 센스앰프(37-1∼37-n)로 일괄해서 전송시킨다. 열게이트군(35)은 각 비트선쌍(COL1-COLn)마다 설치된 n개의 열게이트(40-1∼40-n)를 포함하고 있다. 열게이트는 조절회로부(36)에서 출력되는 열선택신호(CSL1-CSL1)에 의해 제어된다. 열게이트(40-1∼40-n)의 구성 및 그 기능은 일반적인 DRAM과 마찬가지이다. 다음에, 제8도에 나타난 DRAM에 있어서의 기록동작을 제8도-제11도를 참조하여 설명한다. 제10도 (a)는 제8도에 나타낸 조절회로부(36)의 개략적인 블럭구성을 나타낸 블록도이고, 제10도 (b)는 제10도(a)에 나타낸 전송게이트 셀렉터의 회로도, 제11도는 제8도-제10도에 나타낸 DRAM의 동작을 나타낸 동작파형도이다. 먼저 외부 I/O 버스(31)로부터 I/O 버퍼(3-2)를 매개로 DQ 버스(2)에 데이터가 입력된다. 이와 동시에 또는 전후에서 외부로부터 열어드레스(CADD)가 제10도 (a)에 나타낸 열어드레스버퍼(41)에 입력되고, 열선택신호(CSL1-CSL1)중, 입력된 열어드레스(CADD)에 대응한 것이 열디코더(40)에서 출력된다. 제8도에 나타낸 열게이트(40-1~40-n)는 열선택신호(CSL)의 공급을 수신한 것이 활성화된다. 활성화된 열게이트(40)에 접속되어 있는 데이터래치(38)에는 상기 DQ 버스(2)에 입력된 데이터가 기록된다. 이와 같은 동작을 기록데이터 및 입력 열어드레스(CADD)를 바꾸면서 반복하여 소정 회수를 행한다. 이때, 반드시 n개의 데이터래치(38-1∼38-n) 전부의 데이터가 기록되는 것은 아니다. 이 때문에, 이 실시예에서 설명하는 DRAM에서는 n개의 데이터래치(38-1∼38-n)중, 어느 데이터래치, 즉 어느 열에 데이터기록이 행해 졌는가라는 정보를 기록플래그 레지스터(43)에 기억한다. 기록플래그 레지스터(43)는 각 열(COL1-COLn)에 대응하여 설정된 n 개의 플래그신호(F1-Fn)를 출력한다. 이 플래그신호(F1-Fn)는 그 전위레벨을 기록이 행해진 열을 H 레벨, 기록이 행해지지 않은 열을 L레벨로 하는 것으로 각 열(COL1-COLn)마다 데이터기록의 유무를 구별한다. 데이터래치로(38-1∼38-n)의 데이터기록은 전송게이 활성화신호(WW)를 L레벨 , 결국 데이터 전송게이트를 모두 오프시킨 상태에서 행해진다. 이 상태에서, 1행분의 데이터에 대해 DQ 버퍼(2)로부터 데이터래치(38-1∼38-n)로의 기록이 종료되면, 기록된 데이터를 데이터래치(38-1∼38-n)로부터 이퀄라이저 및 센스앰프(37-1∼37-n) 및, 메모리셀 어레이(1)에 설치된 메모리셀(MC11-MCmn)로 전송시키는 동작으로 이행한다. 이 동작은 아래와 같이 행해진다. 제11도에 나타낸 바와 같이 1행분의 데이터를 메모리셀 어레이(1)의 어느 행에 전송하는가를 정하기 위해 행어드레스·스트로브신호(BRAS)의 상승에 동기시키고, 행어드레스입력(RADD)을 제10도 (a)에 나타낸 행어드레스 버퍼(44)를 매개로 행디코더(45)에 입력한다. 이후, 워드선(WL1 -WLm)중 입력된 행어드레스(RADD)에 대응한 워드선(WL)이 행디코더(45)에 의해 활성화된다. 또한, 워드선(WL)을 활성화하기 이전에, 신호(BRAS)의 상승에 동기시키고, 이퀄라이즈신호(BEQ)를 하강시켜 비트선쌍 이퀼라이졀를 오프시켜 둔다. 이 때, 구동신호선쌍(SAP, BSAN)의 전위는 프리챠져부(15)가 온되어 있기 때문에 프리챠지전위(VBL)로 고정되어 있다. 따라서, 비트선쌍 센스앰프는 비활성이다. 이 상태에서, 워드선(WL)이 활성화되는 것에 의해 1행분의 데이터가 메모리셀(MC)로부터 각 열(COL1-COLn)에 나타난다. 제11도에는 열(COL1)과 열(COL2)의 2개 열이 도시되어 있다. 또한, 제11도에는 메모리셀(MC)에 기억되어 있는 데이터가 열에 나타나는 시기가 참조부호(A)에 의해 도시되어 있다. 1행분의 재기록이 종료되면, 이 상태에서 전송케이트 활성화신호(WW)를 H레벨로 한다. 이로 인해, 제10도 (b)에 나타낸 회로를 갖는 전송게이트셀렉터(46)는 전송게이트 제어신호(S1-Sn)중 기록플래그가 일어나 있는(신호(F)가 H레벨) 열에 대응한 것만을 H레벨로 한다. 제11도에서는 제어신호(S1)가 H레벨로 되어 있다. 이와 같이 하여, n개의 데이터래치(38-1∼38-n)중, 데이터의 기록이 행해진 데이터래치(38)로부터 새로운 데이터가 전송게이트(39-1∼39-n)중 도통한 것(이 예에서는 전송게이트 (39-1)만 설명)을 매개로 선택된 열(이예에서는 CDL1만 설명)에 일괄하여 전송된다. 선택된 열은 원래 기억되어 있는 데이터가 새 데이터로 재기록된다. 제11도에는 데이터가 재기록되어 있는 시기가 참조부호(B)에 의해 도시되어 있다. 이 후, 이퀄라이즈신호(BEQ)의 하강으로 지연되고 센스엠프 활성화신호(SEN)를 상승시킨다. 또한, 활성화신호(SEN)는 워드선(WL)의 상승에 동기시켜 워드선(WL)의 상승으로 지연되어 상승하도록 제어되어도 된다. 활성화신호(WL)가 상승하는 것으로 프리챠져부(15)는 오프되고, 대신에 드라이버부(14)가 온된다. 이로 인해, 비트선쌍 센스앰프가 활성화되고, 열(COL1-COLn)에 비트선쌍 전위로서 나타나고 있는 데이터가 증폭된다. 제11도에는 데이터가 증폭되고 있는 시기가 참조부호(C)에 의해 도시되어 있다. 센스앰프가 활성화하는 것으로, 증폭된 데이터가 제11도 중 열(COL1)에 나타낸 선택열에서는 갱신된 데이터가 메모리셀에 기록된다. 또한, 제11도 중 열(COL2)에 나타난 비선택열에서는 일반적인 DRAM의 데이터 리프레쉬동작과 마찬가지인 동작이 행해지고, 메모리셀(MC)에 원래 기억되어 있는 데이터가 메모리셀(MC)에 재차 기록된다. 상기한 바와 같이 , 상기 DRAM에서는 데이터의 재기록을 열마다 행하지 않고서 재기록데이터를 데이터래치(38-1∼38-n)에 일시적으로 기억하고, 재기록해야 할 테이터가 1행분 모두 갖춘 시점에서 일괄하여 이퀄라이저 및 센스앰프(37)로 전송하고, 이퀄라이저 및 센스앰프(37)에서 증폭된 데이터를 메모리셀(MC)에 기록한다. 제8도-제9도에 나타낸 구성을 갖추고, 제11도에 나타낸 동작시퀸스를 갖춘 특수한 DRAM의 센스앰프 구동회로에 제1실시예에서 설명한 구성을 갖춘 센스앰프구동회로(7), 또는 제2실시예에서 설명한 구성을 갖춘 센스앰프구동회로(7-2)를 이용하는 것으로 비트선 쌍 센스앰프의 오동작을 없게 할 수 있다. 또한, 제8도-제10도에 나타낸 구성을 갖추고, 제11도에 나타낸 동작시퀸스를 갖춘 특수 DRAM에 본 발명에 따른 센스앰프 구동회로를 이용한 때, 다음과 같은 문제도 동시에 해결할 수 있다. 제12도는 특수 DRAM에 있어서의 발생한 문제를 설명하기 위한 도면이고, 제13도는 문제가 발생한 때의 동작을 나타낸 동작파형도이다. 제12도에 나타낸 바와 같이, 열(COL2)을 제외하고, 다른 모든 열(COL1, COL3-COLn)에서 데이터를 전송할 때, 즉 데이터 전송수가 많은 때, 데이터 전송을 행하지 않은 열(COL2)에 있어서의 데이터가 반전하는 현상이 발생하는 것이 있다. 이는 제12도에 나타낸 바와 같이, 데이터래치(38-1∼38-n)에는 각각 크로스커플형 CMOS 래치회로이다. 이 종류의 래치회로에서는 재기록 데이터를 예컨대, 비트선(BL)을 접지하고, 반전비트선(BBL)을 고전위(VCC)로 끌어올려 유지한다.(또한, 비트선(BL)을 고전위(VCC)로 끌어올리고, 반전비트선(BBL)을 접지하여 유지하는 것도 있다.) 이 상태에서 전송케이트(39-1, 39-3∼39-n)를 온시키면, 센스앰프의 NMOS부(9-1,9-3~9-n) 부근의 비트선(BL)의 전위는 접지전위(VSS)의 방향으로 하강되고, 반전비트선(BBL)의 전위는 고전위(VCC)의 방향으로 상승된다. 이와 같은 상태에서는 NMOS부(9-1,9-3~9-n)에 포함되어 있다. 반전비트선(BBL)에 게이트를 접속한 NMOS가 온되는 것이 있다. 이 NMOS가 온되어 버리면, 프리챠지전위(VBL)일 때만 구동신호선(BSAN)의 전위가 접지전위(VSS)로 떨어져 버린다. 특히 제15도에 나타낸 바와 같은 센스앰프 구동회로(106)를 이용하고 있으면, 제13도에 나타낸 바와 같이, 구동신호선(SAP)과 구동신호선(BSAN)의 전위가 부정(플로팅)으로 되어 버리기 때문에, 구동신호선(BSAN)의 전위가 접지전위(VSS)로 떨어지기 쉽다. 센스앰프를 활성화시키기 이전에 구동신호선(BSAN)의 전위가 접지전위(VSS)로 떨어져 버리면, 제13도 중 참주부호(D)에 의해 나타낸 바와 같이, 열(COL2)에 있어서는 반전비트선(BBL2)보다 높은전위로 되어야만 하는 비트선(BL2)의 전위가 구동신호선(BSAN)의 접지전위(VSS)로 끌어 내려져 반전비트선(BBL2)의 전위보다 낮게 되고, 데이터가 반전되어 버린다. 이 상태에서 센스앰프를 활성화시키고, 참조부호(C)로 나타낸 바와 같이 데이터의 증폭을 행하면, 열(COL2)에 있어서는 반전되어 버린 데이터가 메모리셀(MC)에 기록되어 버린다. 즉 센스앰프의 오동작을 원인으로 한 데이터의 오기록이 발생한다. 그러나, 제1 및 제2실시예에 의해 설명된 센스앰프 구동회로(7,7-2)를 이용하면, 제11도에 나타난 바와 같이 , 센스앰프를 활성화시키기 직전, 즉 드라비어(14)를 온시키기 직전까지 구동신호선쌍(SAP, BSAN)을 프리챠지전위(VBL)로 고정할 수 있다. 이 때문에, 센스앰프를 활성화시키기 이전에, 특히 구동신호선쌍(BSAN)이 접지전위(VSS)로 떨어지는 것을 방지할 수 있다. 따라서, 1행분의 데이터를 한꺼번에 이퀼라이저 및 센스앰프로 전송하는 것과 같은 특수한 DRAM 에 본 발명을 이용하는 것으로, 예컨대 제12도 및 제13도를 참조하여 설명한 센스앰프의 오동작 가능성을 저감할 수 있고, 센스앰프의 오동작에 관련된 데이터의 오기록 등을 방지 할 수 있다. 또한, 본원 청구범위의 각 구성요건에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로 , 본 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

상기한 바와 같이 본 발명에 의하면, 센스앰프가 오동작 할 가능성을 저감할 수 있는 반도체 기억장치를 제공할 수 있다.

Claims

제1메모리셀에 접속된 제1비트선(BL)과, 제2메모리셀에 접속되고, 상기 제1비트선(BL)과 쌍을 이루는 제2비트선(BBL), 상기 제1비트선(BL)과 상기 제2비트선(BBL)의 사이에 접속되고, 상기 제1비트선(BL)의 전위와 상기 제2비트선(BBL)의 전위간의 전위차를 이퀄라이즈하기 위한 이퀄라이즈수단(4), 상기 제1비트선(BL)과 상기 제2비트선(BBL)의 사이에 접속되고, 상기 제1비트선(BL)의 전위와 상기 제2비트선(BBL)의 전위간의 전위차를 증폭하기 위한 증폭수단(6), 상기 증폭수단(6)에 접속된 제1구동신호선(SAP), 상기 증폭수단(6)에 접속되고, 상기 제1구동신호선(SAP)과 쌍을 이루는 제2구동신호선(BSAN), 상기 제1구동신호선(SAP)과 상기제2구동신호선 (BSAN)에 접속되고 ,상기 제1구동신호선(SAP)의 전위 및 제2구동신호선(BSAN)의 전위를 프리챠지하기 위한 프리챠지수단(15)과, 상기 제1구동신호선(SAP) 및 제2구동신호선(BSAN)에 구동신호를 공급하는 공급수단(14)을 포함하며, 상기 증폭수단(6)을 구동하는 구동수단(7,7-2) 및 , 상기 이퀄라이즈수단(4) 및 상기 구동수단(7,7-2)을 제어하기 위한 제어수단(5)을 구비하고, 상기 제어수단이 상기 이퀄라이즈수단(4)과 상기 구동수단(7,7-2)이 포함하는 상기 프리챠지수단을 서로 독립시켜 제어함과 더불어, 상기 구동수단(7,7-2)이 포함하는 상기 공급수단(14)이 상기 제1구동신호선(SAP) 및 상기 제2구동신호선(BSAN)에 구동신호를 공급하는 실질적인 직전까지,상기 구동수단(7,7-2)이 포함하는 상기 프리챠지수단(15)이 상기 제1구동신호선(SAP)의 전위 및 상기 제2구동신호선(BSAN)에 프리챠지전위를 계속해서 공급하는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기제어수단(5)이 상기 이퀄라이즈수단(4)을 오프시키는 타이밍보다도 상기 구동수단(7,7-2)이 포함하는 프리챠지수단(15)을 오프시키는 타이밍을 지연시켜 제어하고, 상기 구동수단(7,7-2)이 포함하는 공급수단(14)이 상기 제1구동신호선(SAP) 및 상기 제2구동신호선(BSAN)에 구동신호를 공급하는 실질적인 직전까지, 상기 구동수단(7,7-2)이 포함하는 상기 프리챠지수단(15)이 상기 제1구동신호선(SAP)및 제2구동신호선(BSAN)에 프리챠지전위를 계속해서 공급하는 것을 특징으로 하는 반도체 기억장치
제1항 또는 제2항 중 어느 한 항에 있어서, 상기 제어수단(5)이 상기 이퀄라이즈수단(4)을 활성상태로 하는 제1활성화신호(BEQ)와, 상기 구동수단(7,7-2)을 활성상태로 하는 제2활성화신호(SEN)를 출력하고, 상기 제2활성화신호(SEN)만을 이용하여 상기 구동수단(7,7-2)이 포함하는 상기 프리챠지수단(15) 및 상기 구동수단(7,7-2)이 포함하는 상기 공급수단(14)을 제어하는 것을 특징으로 하는 반도체 기억장치.
제3항에 있어서, 상기 제어수단(5)이 제1활성화신호(BEQ)를 출력한 후, 소정의 시간경과 후에 상기 제2활성활신호(SEN)를 출력하는 것을 특징으로 하는 반도체 기억장치.
제3항에 있어서, 상기 구동수단(7,7-2)이 상기 제2활성화신호(SEN)로부터 상기 공급수단(14)을 제어하는 제1신호(SANG) 및, 상기 프리챠지수단(15)을 제어하는 제2신호(BSAN)를 발생시키기 위한 발생수단(20)을 더 포함하는 것을 특징으로 하는 반도체 기억장치.
제5항에 있어서, 상기 발생수단(20)이 상기 프리챠지수단(15) 및 상기 공급수단(14)이 각각 동시에 오프되지 않도록 상기 제1신호(SANG) 및 상기 제2신호(BSAN)를 서로 겹치지 않게 출력하는 것을 특징으로 하는 반도체 기억장치.
제 6항에 있어서, 상기 발생수단(20)이 상기 제1신호(SAN)를 상기 제2신호(BSAN)보다도 지연시켜 출력하는 것을 특징으로 하는 반도체 기억장치.
제 7항에있어서, 상기 발생수단(20)이 제1지연수단(23)을 매개로 상기 제2활성화신호(BSANG)를 상기 제1활성활신호(BEQ)로 변환하는 제1변환수단(21)과, 상기 제2활성화신호(SEN)와 제2지연수단(25)을 매개로 상기 제2활성화 신호(BSAN)를 변환한 지연활성화신호(SEN')를 수신하고, 이러한 2개의 신호를 논리합성하여 상기 제2활성화신호(SEN)를 상기 제2신호(BSABG)로 변환하는 제2변환수단(22)을 포함하는 것을 특징으로 하는 반도체 기억장치.
제8항에 있어서, 상기 제1지연수단(23)의 지연지산이 상기 제2지연수단(25)의 지연시간보다 짧게 설정되어 지는 것을 특징으로 하는 반도체 기억장치.
제3항에 있어서, 상기 제1비트선(BL) 및 상기 제2비트선(BBL)으로 이루어지는 비트선쌍으로 이루어지는 열을 복수개 갖추고, 상기 열마다 설치된, 적어도 내부데이터버스로부터 공급되는 데이터를 일시적으로 기억하여 두기 위한 기억수단(34,38-1~38-n)을 더 구비하며, 상기 제어수단(5)이 제1활성화신호(BEQ)를 출력한 후, 상기 소정의 시간이 경과하는 사이에, 적어도 갱신데이터가 입력된 때, 이 갱신데이터를 상기 기억수단(34,38-1~38-n)에 기억시키는 동작을 반복하면서 데이터를 재기록하고, 이 데이터의 재기록이 종료한 후에 상기 제어수단(5)이 상기 제2활성화신호(SEN)를 출력하고, 상기 증폭수단(6)이 활성화하는 실질적인 직전까지 상기 제1구동신호선(SAP) 및 상기 제2구동신호선(BSAN)을 프리챠지전위로 고정하여 두는 것을 특징으로 하는 반도체 기억장치.
제10항에 있어서, 상기 데이터의 재기록이 종료한 후에 데이터를 상기 기억수단(34,38-1~38-n)으로부터 상기 증폭수단(6)에 대해 데이터를 일괄하여 전송시키는 전송수단(33,39-1~39-n)을 더 구비하고, 상기 데이터의 일괄전송 후, 상기 증폭수단(6)이 활성화하는 실질적인 직전까지 상기 제1구동신호선(SAP) 및 상기 제2구동신호선(BSAN)을 프리챠지전위로 고정하여 두는 것을 특징으로 하는 반도체 기억장치.
제5항에 있어서, 상기 제1비트선(BL) 및 상기 제2비트선(BBL)으로 이루어지는 비트선쌍으로 이루어지는 열을 복수개 갖추고, 상기 열마다 설치된, 적어도 내부데이터버스로부터 공급되는 데이터를 일시적으로 기억하여 두기 위한 기억수단(34,38-1~38-n)을 더 구비하며 , 상기 제어수단(5)이 제1활성화신호(BEQ)를 출력한 후, 상기 소정의 시간이 경과하는 사이에, 적어도 갱신데이터가 입력된 때, 이 갱신데이터를 상기 기억수단(34,38-1~38-n)에 기억시키는 동작을 반복하면서 데이터를 재기록하고, 이 데이터의 재기록이 종료한 후에 상기 제어수단(5)이 상기 제2활성화신호(SEN)를 출력하고, 상기 증폭수단(6)이 활성화하는 실질적인 직전까지 상기 제1구동신호선(SAP) 및 상기 제2구동신호선(BSAN)을 프리챠지전위로 고정하여 두는 것을 특징으로 하는 반도체 기억장치.
제12항에 있어서, 상기 데이터의 재기록이 종료한 후에 데이터를 상기 기억수단(34,38-1~38-n)으로부터 상기 증폭수단(6)에 대해 데이터를 일괄하여 전송시키는 전송수단(33,39-1~39-n)을 더 구비하고 상기 데이터의 일괄전송 후, 상기 증폭수단(6)이 활성화하는 실질적인 직전까지 상기 제1구동신호선(SAP) 및 상기 제2구동신호선(BSAN)을 프리챠지전위로 고정하여 두는 것을 특징으로 하는 반도체 기억장치.