KR20100042072A - 반도체 메모리 장치 - Google Patents

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KR20100042072A
KR20100042072A KR1020080101196A KR20080101196A KR20100042072A KR 20100042072 A KR20100042072 A KR 20100042072A KR 1020080101196 A KR1020080101196 A KR 1020080101196A KR 20080101196 A KR20080101196 A KR 20080101196A KR 20100042072 A KR20100042072 A KR 20100042072A
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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 장치는 제1 방향으로 신장된 제1 및 제2 워드 라인들과 상기 제1 방향과 직교하는 제2 방향으로 신장된 비트 라인들 각각의 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 블록, 상기 서브 메모리 셀 어레이 블록의 상기 제1 방향의 일측에 배치되고, 상기 제1 워드 라인들을 구동하는 제1 워드 라인 구동부, 상기 서브 메모리 셀 어레이 블록의 상기 제1 방향의 타측에 배치되고, 상기 제2 워드 라인들을 구동하는 제2 워드 라인 구동부, 상기 서브 메모리 셀 어레이 블록의 상기 제2 방향의 일측에 배치되고, 제1 구동 신호 라인으로 전송되는 신호에 응답하여 상기 비트 라인을 제어하는 센싱부, 상기 제1 워드 라인 구동부와 상기 센싱부의 교차점에 배치되고, 상기 제1 워드 라인 구동부가 상기 제1 워드 라인을 구동하는 경우에 제1 제어 신호 라인들로 전송되는 신호에 응답하여 상기 제1 구동 신호 라인을 구동하는 제1 구동 신호 드라이버를 구비하는 제1 접합부, 및 상기 제2 워드 라인 구동부와 상기 센싱부의 교차점에 배치되고, 상기 제2 워드 라인 구동부가 상기 제2 워드 라인을 구동하는 경우에 상기 제1 제어 신호 라인들로 전송되는 신호에 응답하여 상기 제1 구동 신호 라인을 구동하는 제2 구동 신호 드라이버를 구비하는 제2 접합부를 구비하는 것을 특징으로 한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 워드 라인과 센스 앰프 제어 신호 라인이 동일한 방향으로 구동되는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 비트 라인으로 전송되는 메모리 셀에 저장된 데이터를 감지하고 증폭하기 위한 센싱부를 구비하고 있다. 즉, 워드 라인이 활성화되면 워드 라인과 연결된 메모리 셀의 데이터는 비트 라인을 통해 센싱부로 전송되고, 센싱부는 비트 라인을 통해 전송된 데이터를 감지하고 증폭하여 출력한다. 상기 센싱부는 이퀄라이저, NMOS 센스 앰프, 및 PMOS 센스 앰프 등을 구비할 수 있으며, 각각은 워드 라인 방향으로 배치된 구동 신호 라인으로 전송되는 신호에 응답하여 동작한다.
본 발명의 목적은 워드 라인과 구동 신호 라인이 동일한 방향으로 구동되는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 제1 방향으로 신장된 제1 및 제2 워드 라인들과 상기 제1 방향과 직교하는 제2 방향으로 신장된 비트 라인들 각각의 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 블록, 상기 서브 메모리 셀 어레이 블록의 상기 제1 방향의 일측에 배치되고, 상기 제1 워드 라인들을 구동하는 제1 워드 라인 구동부, 상기 서브 메모리 셀 어레이 블록의 상기 제1 방향의 타측에 배치되고, 상기 제2 워드 라인들을 구동하는 제2 워드 라인 구동부, 상기 서브 메모리 셀 어레이 블록의 상기 제2 방향의 일측에 배치되고, 제1 구동 신호 라인으로 전송되는 신호에 응답하여 상기 비트 라인을 제어하는 센싱부, 상기 제1 워드 라인 구동부와 상기 센싱부의 교차점에 배치되고, 상기 제1 워드 라인 구동부가 상기 제1 워드 라인을 구동하는 경우에 제1 제어 신호 라인들로 전송되는 신호에 응답하여 상기 제1 구동 신호 라인을 구동하는 제1 구동 신호 드라이버를 구비하는 제1 접합부, 및 상기 제2 워드 라인 구동부와 상기 센싱부의 교차점에 배치되고, 상기 제2 워드 라인 구동부가 상기 제2 워드 라인을 구동하는 경우에 상기 제1 제어 신호 라인들로 전송되는 신호에 응답하여 상기 제1 구동 신호 라인을 구동하는 제2 구동 신호 드라이버를 구비하는 제2 접합부를 구비하 는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 형태의 상기 센싱부는 상기 제1 구동 신호 라인으로 전송되는 신호에 응답하여 상기 비트 라인을 프리차지 하는 이퀄라이저를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 형태의 상기 제1 제어 신호 라인들은 이퀄라이저 제어 신호가 전송되는 이퀄라이저 제어 신호 라인, 최하위 로우 어드레스 정보가 제1 상태이면 제2 상태인 신호가 전송되고, 상기 최하위 로우 어드레스 정보가 제2 상태이면 제1 상태인 제1 로우 어드레스 정보신호가 전송되는 제1 로우 어드레스 정보신호 라인, 및 상기 최하위 로우 어드레스 정보가 제1 상태이면 제1 상태인 신호가 전송되고, 상기 최하위 로우 어드레스 정보가 제2 상태이면 제2 상태인 제2 로우 어드레스 정보신호가 전송되는 제2 로우 어드레스 정보신호 라인을 구비하고, 상기 제1 구동 신호 드라이버는 상기 이퀄라이저 제어 신호 라인과 상기 제1 구동 신호 라인 사이에 연결되고, 상기 이퀄라이저 제어 신호를 반전시켜 출력하는 제1 구동부, 및 상기 제1 구동부와 전원 전압 및 접지 전압 사이에 연결되고, 상기 제1 로우 어드레스 정보신호에 응답하여 온 오프되는 제1 스위치부를 구비하고, 상기 제2 구동 신호 드라이버는 상기 이퀄라이저 제어 신호 라인과 상기 제1 구동 신호 라인 사이에 연결되고, 상기 이퀄라이저 제어 신호를 반전시켜 출력하는 제2 구동부, 및 상기 제2 구동부와 전원 전압 및 접지 전압 사이에 연결되고, 상기 제2 로우 어드레스 정보신호에 응답하여 온 오프되는 제2 스위치부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 형태의 상기 센싱부는 접지 전압과 연결되고, 상기 제1 구동 신호 라인으로 전송되는 신호에 응답하여 온 오프되는 NMOS 구동부, 및 상기 NMOS 구동부와 연결되고, 상기 비트 라인에서 전송되는 데이터에 따라 상기 비트 라인의 전압을 상기 접지 전압 레벨로 증폭하는 NMOS 센스 앰프를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 형태의 상기 제1 제어 신호 라인들은 NMOS 인에이블 신호가 전송되는 NMOS 인에이블 신호 라인, 최하위 로우 어드레스 정보가 제1 상태이면 제2 상태인 신호가 전송되고, 상기 최하위 로우 어드레스 정보가 제2 상태이면 제1 상태인 제1 로우 어드레스 정보신호가 전송되는 제1 로우 어드레스 정보신호 라인, 및 상기 최하위 로우 어드레스 정보가 제1 상태이면 제1 상태인 신호가 전송되고, 상기 최하위 로우 어드레스 정보가 제2 상태이면 제2 상태인 제2 로우 어드레스 정보신호가 전송되는 제2 로우 어드레스 정보신호 라인을 구비하고, 상기 제1 구동 신호 드라이버는 상기 NMOS 인에이블 신호 라인과 상기 제1 구동 신호 라인 사이에 연결되고, 상기 NMOS 인에이블 신호를 반전시켜 출력하는 제1 구동부, 및 상기 제1 구동부와 전원 전압 및 접지 전압 사이에 연결되고, 상기 제1 로우 어드레스 정보신호에 응답하여 온 오프되는 제1 스위치부를 구비하고, 상기 제2 구동 신호 드라이버는 상기 NMOS 인에이블 신호 라인과 상기 제1 구동 신호 라인 사이에 연결되고, 상기 NMOS 인에이블 신호를 반전시켜 출력하는 제2 구동부, 및 상기 제2 구동부와 전원 전압 및 접지 전압 사이에 연결되고, 상기 제2 로우 어드레스 정보신호에 응답하여 온 오프되는 제2 스위치부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제3 형태의 상기 센싱부는 전원 전압과 연결되고, 상기 제1 구동 신호 라인으로 전송되는 신호에 응답하여 온 오프되는 PMOS 구동부, 및 상기 PMOS 구동부와 연결되고, 상기 비트 라인에서 전송되는 데이터에 따라 상기 비트 라인의 전압을 상기 전원 전압 레벨로 증폭하는 PMOS 센스 앰프를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제3 형태의 상기 제1 제어 신호 라인들은 PMOS 인에이블 신호가 전송되는 PMOS 인에이블 신호 라인, 최하위 로우 어드레스 정보가 제1 상태이면 제2 상태인 신호가 전송되고, 상기 최하위 로우 어드레스 정보가 제2 상태이면 제1 상태인 제1 로우 어드레스 정보신호가 전송되는 제1 로우 어드레스 정보신호 라인, 및 상기 최하위 로우 어드레스 정보가 제1 상태이면 제1 상태인 신호가 전송되고, 상기 최하위 로우 어드레스 정보가 제2 상태이면 제2 상태인 제2 로우 어드레스 정보신호가 전송되는 제2 로우 어드레스 정보신호 라인을 구비하고, 상기 제1 구동 신호 드라이버는 상기 PMOS 인에이블 신호 라인과 상기 제1 구동 신호 라인 사이에 연결되고, 상기 PMOS 인에이블 신호를 반전시켜 출력하는 제1 구동부, 및 상기 제1 구동부와 전원 전압 및 접지 전압 사이에 연결되고, 상기 제1 로우 어드레스 정보신호에 응답하여 온 오프되는 제1 스위치부를 구비하고, 상기 제2 구동 신호 드라이버는 상기 PMOS 인에이블 신호 라인과 상기 제1 구동 신호 라인 사이에 연결되고, 상기 PMOS 인에이블 신호를 반전시켜 출력하는 제2 구동부, 및 상기 제2 구동부와 전원 전압 및 접지 전압 사이에 연결되고, 상기 제2 로우 어드레스 정보신호에 응답하여 온 오프되는 제2 스위치부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 내지 제3 형태의 상기 제1 구동 신호 라인은 상기 제1 및 제2 워드 라인들과 동일한 재질로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 내지 제3 형태는 상기 제1 워드 라인 구동부에서 최하위 로우 어드레스 정보가 제1 상태인 로우 어드레스에 대응하는 메인 워드 라인이 상기 제1 워드 라인과 스트랩되고, 상기 제2 워드 라인 구동부에서 최하위 로우 어드레스 정보가 제2 상태인 로우 어드레스에 대응하는 메인 워드 라인이 상기 제2 워드 라인과 스트랩되는 것을 특징으로 하거나, 상기 제1 워드 라인 구동부는 메인 워드 라인 및 워드 라인 선택신호 라인으로 전송되는 신호에 응답하여 최하위 로우 어드레스 정보가 제1 상태일 때 상기 제1 워드 라인을 구동하는 제1 서브 워드 라인 드라이버를 구비하고, 상기 제2 워드 라인 구동부는 상기 메인 워드 라인 및 상기 워드 라인 선택신호 라인으로 전송되는 신호에 응답하여 최하위 로우 어드레스 정보가 제2 상태일 때 상기 제2 워드 라인을 구동하는 제2 서브 워드 라인 드라이버를 구비하는 것을 특징으로 한다.
따라서, 본 발명의 반도체 메모리 장치는 워드 라인과 구동 신호 라인이 동일한 방향으로 구동하여 반도체 메모리 장치의 동작 특성을 개선할 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 본 발명의 반도체 메모리 장치의 일실시예의 구성을 나타내는 것으로, 10은 메모리 셀 어레이를, CJ는 접합부를, SWD는 서브 워드 라인 드라이버 영역을, SMCA는 서브 메모리 셀 어레이 영역을, SA는 센싱부를 각각 나타낸다. 그리고, PX는 워드 선택신호 라인들을, NWL은 메인 워드 라인들을, con은 제어 신호 라인을 각각 나타낸다. 제어 신호 라인(con)은 이퀄라이저 제어 신호 라인, NMOS 인에이블 신호 라인, PMOS 인에이블 신호 라인 등으로 구성될 수 있다.
도 1에 나타낸 메모리 셀 어레이(10)는 접합부(CJ), 서브 워드 라인 드라이버 영역(SWD), 센싱부(SA), 및 서브 메모리 셀 어레이 영역(SMCA)으로 구성된 블록이 가로 방향과 세로 방향으로 반복적으로 배치된다. 그리고, 센싱부(SA)에는 비트 라인 이퀄라이저, 및 NMOS 센스 앰프와 PMOS 센스 앰프로 구성된 센스 앰프가 배치되고, 서브 워드 라인 드라이버 영역(SWD)에는 서브 워드 라인 드라이버들이 배치되고, 접합부(CJ)에는 서브 워드 라인 드라이버를 제어하기 위한 제어신호 발생회로 및 이퀄라이저와 센스 앰프를 구동하는 구동 신호 라인을 구동하는 구동 신호 드라이버가 배치된다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
서브 메모리 셀 어레이 영역(SMCA)은 워드 라인과 비트 라인 사이에 연결된 메모리 셀을 구비하고, 선택된 메모리 셀로/로부터 데이터를 라이트/리드 한다. 센 싱부(SA)의 이퀄라이저는 비트 라인을 프리차지하고, 센스 앰프는 비트 라인의 데이터를 증폭한다.
서브 워드 라인 드라이버 영역(SWD)의 서브 워드 라인 드라이버는 워드 선택신호 라인(PX) 및 메인 워드 라인(NWL)으로 전송되는 신호를 조합하여 워드 라인을 선택하여 구동한다. 접합부(CJ)의 구동 신호 드라이버는 제어 신호 라인(con)으로 전송되는 신호를 조합하여 구동 신호 라인을 구동한다.
도 1에서는 반도체 메모리 장치가 워드 선택신호 라인(PX) 및 메인 워드 라인(NWL)으로 전송되는 신호를 조합하여 워드 라인(WL)을 구동하는 서브 워드 라인 드라이버를 구비하는 서브 워드 라인 드라이버 영역(SWD)을 구비하는 경우를 예시하였으나, 서브 워드 라인 드라이버 영역(SWD) 대신 메인 워드 라인과 워드 라인이 스트랩(strap)되는 콘택 영역을 구비하도록 구성될 수도 있다. 이 경우에도 인접한 워드 라인들 각각은 서로 다른 콘택 영역에서 서로 다른 메인 워드 라인(NWL)과 스트랩된다.
또한, 도시하지는 않았지만, 상기 메인 워드 라인(NWL), 워드 선택신호 라인(PX), 및 제어 신호 라인(con)들은 로우 제어부(미도시)에 의해 제어될 수 있다.
도 2는 본 발명의 반도체 메모리 장치의 일실시예의 일부분의 구성을 상세하게 나타낸 것으로서, SMCA는 서브 메모리 셀 어레이 블록을, SWD1은 제1 워드 라인 구동부를, SWD2는 제2 워드 라인 구동부를, SA는 센싱부를, CJ1은 제1 접합부를, CJ2는 제2 접합부를 각각 나타낸다. 제1 워드 라인 구동부(SWD1)는 서브 메모리 셀 어레이 블록(SMCA)의 워드 라인 방향의 일측에 배치되고, 제2 워드 라인 구동 부(SWD2)는 서브 메모리 셀 어레이 블록(SMCA)의 워드 라인 방향의 타측에 배치되고, 센싱부(SA)는 서브 메모리 셀 어레이 블록(SMCA)의 비트 라인 방향의 일측에 배치되고, 제1 접합부(CJ1)는 제1 워드 라인 구동부(SWD1)와 센싱부(SA)의 교차점에 배치되고, 제2 접합부(CJ2)는 제2 워드 라인 구동부(SWD2)와 센싱부(SA)의 교차점에 배치된다.
또한, 도 2에서 NWL은 메인 워드 라인을, WL1은 제1 워드 라인을, WL2는 제2 워드 라인을, BL은 비트 라인을, BLB는 반전 비트 라인을, PEQIJ는 이퀄라이저 제어 신호 라인을, PEQIJB는 이퀄라이저 구동 신호 라인을, LANGB는 NMOS 인에이블 신호 라인을, LANG는 NMOS 구동 신호 라인을, LAPGB는 PMOS 인에이블 신호 라인을, LAPG는 PMOS 구동 신호 라인을, ODD는 제1 로우 어드레스 정보신호 라인을, EVEN은 제2 로우 어드레스 정보신호 라인을 각각 나타낸다. 이퀄라이저 구동 신호 라인(PEQIJB), NMOS 구동 신호 라인(LANG), 및 PMOS 구동 신호 라인(LAPG)들은 제1 및 제2 워드 라인(WL1, WL2)과 동일한 재질(예를 들면, 게이트 폴리)로 동일한 폭을 가지도록 형성될 수 있다.
또한, 이퀄라이저 제어 신호 라인(PEQIJ)으로는 소정의 시점부터 소정의 시간동안 하이 레벨로 활성화되는 이퀄라이저 제어 신호가 전송되고, NMOS 인에이블 신호 라인(LANGB)으로는 소정의 시점부터 소정의 시간동안 로우 레벨로 활성화되는 NMOS 인에이블 신호가 전송되고, PMOS 인에이블 신호 라인(LAPGB)으로는 소정의 시점부터 소정의 시간동안 로우 레벨로 활성화되는 PMOS 인에이블 신호가 전송된다. 제1 로우 어드레스 정보신호 라인(ODD)으로는 최하위 로우 어드레스 정보가 제1 상 태(예를 들면, 로우 레벨, 즉, "0")이면 제1 상태(예를 들면, 로우 레벨)이고, 최하위 로우 어드레스 정보가 제2 상태(예를 들면, 하이 레벨, 즉, "1")이면 제2 상태(예를 들면, 하이 레벨)인 제1 로우 어드레스 정보신호가 전송되고, 제2 로우 어드레스 정보신호 라인(EVEN)으로는 최하위 로우 어드레스 정보가 제1 상태(예를 들면, 로우 레벨, 즉, "0")이면 제2 상태(예를 들면, 하이 레벨)이고, 최하위 로우 어드레스 정보가 제2 상태(예를 들면, 하이 레벨, 즉, "1")이면 제1 상태(예를 들면, 로우 레벨)인 제2 로우 어드레스 정보신호가 전송된다.
상술한 바와 같이, 이퀄라이저 제어 신호, NMOS 인에이블 신호, PMOS 인에이블 신호, 제1 로우 어드레스 정보신호, 및 제2 로우 어드레스 정보 신호는 로우 제어부(미도시)로부터 출력되도록 구성될 수 있다.
또한, 도 2에서 SWDe는 제1 서브 워드 라인 드라이버를, SWDo는 제2 서브 워드 라인 드라이버를, EDe는 제1 이퀄라이저 드라이버를, EDo는 제2 이퀄라이저 드라이버를, NDe는 제1 NMOS 센스 앰프 드라이버를, NDo는 제2 NMOS 센스 앰프 드라이버를, PDe는 제1 PMOS 센스 앰프 드라이버를, PDo는 제2 PMOS 센스 앰프 드라이버를, EQ는 이퀄라이저를, BLSA는 센스 앰프를 각각 나타낸다.
도 2에 나타낸 본 발명의 반도체 메모리 장치의 일 실시예의 블록들 각각의 기능을 설명하면 다음과 같다.
제1 서브 워드 라인 드라이버(SWDe)는 제1 워드 라인 구동부(SWD1)에 배치되고, 메인 워드 라인(NWL) 및 워드 선택신호 라인(PX)으로 전송된 신호를 조합하여 제1 워드 라인(WL1)을 선택하여 구동하고, 제2 서브 워드 라인 드라이버(SWDo)는 제2 워드 라인 구동부(SWD2)에 배치되고, 메인 워드 라인(NWL) 및 워드 선택신호 라인(PX)으로 전송된 신호를 조합하여 제2 워드 라인(WL2)을 선택하여 구동한다. 워드 선택신호 라인(PX)으로 전송되는 신호는 로우 어드레스 중 최하위 비트의 정보에 따라 결정된다. 즉, 제1 서브 워드 라인 드라이버(SWDe)는 최하위 로우 어드레스 정보가 제1 상태(예를 들면, "0")일 때, 제1 워드 라인(WL1)을 구동하고, 제2 서브 워드 라인 드라이버(SWDo)는 최하위 로우 어드레스 정보가 제2 상태(예를 들면, "1")일 때 제2 워드 라인(WL2)을 구동한다.
제1 이퀄라이저 드라이버(EDe)는 제1 접합부(CJ1)에 배치되고, 이퀄라이저 제어 신호 라인(PEQIJ)으로 전송되는 이퀄라이저 제어 신호 및 제1 로우 어드레스 정보신호 라인(ODD)으로 전송되는 제1 로우 어드레스 정보신호에 응답하여 제1 서브 워드 라인 드라이버(SWDe)가 제1 워드 라인(WL1)을 구동할 때 이퀄라이저 구동 신호 라인(PEQIJB)을 구동한다. 제2 이퀄라이저 드라이버(EDo)는 제2 접합부(CJ2)에 배치되고, 이퀄라이저 제어 신호 라인(PEQIJ)으로 전송되는 이퀄라이저 제어 신호 및 제2 로우 어드레스 정보신호 라인(EVEN)으로 전송되는 제2 로우 어드레스 정보신호에 응답하여 제2 서브 워드 라인 드라이버(SWDo)가 제2 워드 라인(WL2)을 구동할 때 이퀄라이저 구동 신호 라인(PEQIJB)을 구동한다. 제1 이퀄라이저 드라이버(EDe)의 출력 단자는 제2 서브 워드 라인 드라이버(SWDo)가 제2 워드 라인(WL2)을 구동할 때 플로팅 되고, 제2 이퀄라이저 드라이버(EDo)의 출력 단자는 제1 서브 워드 라인 드라이버(SWDe)가 제1 워드 라인(WL1)을 구동할 때 플로팅 되도록 구성될 수 있다.
이퀄라이저(EQ)는 센싱부(SA)에 배치되고, 상기 이퀄라이저 구동 신호 라인(PEQIJB)으로 전송되는 신호에 응답하여 비트 라인(BL) 및 반전 비트 라인(BLB)을 소정의 전압 레벨로 프리차지 한다.
센스 앰프(BLSA)는 센싱부에 배치되고, NMOS 구동 신호 라인(LANG)으로 전송되는 신호에 응답하여 온 오프되는 NMOS 트랜지스터(N3) 및 PMOS 구동 신호 라인(LAPG)으로 전송된 신호에 응답하여 온 오프되는 NMOS 트랜지스터(N4)에 의해 구동되어 비트 라인(BL) 및 반전 비트 라인(BLB)에서 전송되는 데이터에 따라 비트 라인(BL) 및 반전 비트 라인(BLB)의 전압을 증폭한다. 센스 앰프(BLSA)는 두 개의 NMOS 트랜지스터들(N1, N2)로 구성된 NMOS 센스 앰프 및 두 개의 PMOS 트랜지스터들(P1, P2)로 구성된 PMOS 센스 앰프로 구성될 수 있다.
제1 NMOS 센스 앰프 드라이버(NDe)는 제1 접합부(CJ1)에 배치되고, NMOS 인에이블 신호 라인(LANGB)으로 전송되는 NMOS 인에이블 신호 및 제1 로우 어드레스 정보신호 라인(ODD)으로 전송되는 제1 로우 어드레스 정보신호에 응답하여 제1 서브 워드 라인 드라이버(SWDe)가 제1 워드 라인(WL1)을 구동할 때 NMOS 구동 신호 라인(LANG)을 구동하고, 제2 NMOS 센스 앰프 드라이버(NDo)는 NMOS 인에이블 신호 라인(LANGB)으로 전송되는 NMOS 인에이블 신호 및 제2 로우 어드레스 정보신호 라인(ODD)으로 전송되는 신호에 응답하여 제2 서브 워드 라인 드라이버(SWDo)가 제2 워드 라인(WL2)을 구동할 때 NMOS 구동 신호 라인(LANG)을 구동한다. 제1 NMOS 센스 앰프 드라이버(NDe)의 출력 단자는 제2 서브 워드 라인 드라이버(SWDo)가 제2 워드 라인(WL2)을 구동할 때 플로팅 되고, 제2 NMOS 센스 앰프 드라이버(NDo)의 출 력 단자는 제1 서브 워드 라인 드라이버(SWDe)가 제1 워드 라인(WL1)을 구동할 때 플로팅 되도록 구성될 수 있다.
NMOS 트랜지스터(N3) 및 두 개의 NMOS 트랜지스터들(N1, N2)로 구성된 NMOS 센스 앰프는 센싱부에 배치된다. NMOS 트랜지스터(N3)는 접지 전압과 두 개의 NMOS 트랜지스터들(N1, N2)로 구성된 NMOS 센스 앰프 사이에 연결되고, NMOS 구동 신호 라인(LANG)으로 전송되는 신호에 응답하여 온 오프 된다. NMOS 트랜지스터들(N1, N2)로 구성된 NMOS 센스 앰프는 NMOS 트랜지스터(N3)에 의해 구동되고, 비트 라인(BL) 및 반전 비트 라인(BLB)으로 전송되는 데이터에 따라 비트 라인(BL) 및 반전 비트 라인(BLB) 중 하나를 접지 전압 레벨로 증폭한다.
또한, 제1 PMOS 센스 앰프 드라이버(PDe)는 제1 접합부(CJ1)에 배치되고, PMOS 인에이블 신호 라인(LAPGB)으로 전송되는 PMOS 인에이블 신호 및 제1 로우 어드레스 정보신호 라인(EVEN)으로 전송되는 제1 로우 어드레스 정보신호에 응답하여 제1 서브 워드 라인 드라이버(SWDe)가 제1 워드 라인(WL1)을 구동할 때 PMOS 구동 신호 라인(LAPG)을 구동하고, 제2 PMOS 센스 앰프 드라이버(NDo)는 제2 접합부(CJ2)에 배치되고, PMOS 인에이블 신호 라인(LAPGB)으로 전송되는 PMOS 인에이블 신호 및 제2 로우 어드레스 정보신호 라인(ODD)으로 전송되는 신호에 응답하여 제2 서브 워드 라인 드라이버(SWDo)가 제2 워드 라인(WL2)을 구동할 때 PMOS 구동 신호 라인(LAPG)을 구동한다. 제1 PMOS 센스 앰프 드라이버(PDe)의 출력 단자는 제2 서브 워드 라인 드라이버(SWDo)가 제2 워드 라인(WL2)을 구동할 때 플로팅 되고, 제2 PMOS 센스 앰프 드라이버(PDo)의 출력 단자는 제1 서브 워드 라인 드라이버(SWDe) 가 제1 워드 라인(WL1)을 구동할 때 플로팅 되도록 구성될 수 있다.
NMOS 트랜지스터(N4) 및 두 개의 PMOS 트랜지스터들(P1, P2)로 구성된 PMOS 센스 앰프는 센싱부에 배치된다. NMOS 트랜지스터(N4)는 전원 전압과 두 개의 PMOS 트랜지스터들(P1, P2)로 구성된 PMOS 센스 앰프 사이에 연결되고, PMOS 구동 신호 라인(LAPG)으로 전송되는 신호에 응답하여 온 오프 된다. 두 개의 PMOS 트랜지스터들(P1, P2)로 구성된 PMOS 센스 앰프는 NMOS 트랜지스터(N4)에 의해 구동되고, 비트 라인(BL) 및 반전 비트 라인(BLB)에서 전송되는 데이터에 따라 비트 라인(BL) 및 반전 비트 라인(BLB) 중 하나를 전원 전압 레벨로 증폭한다.
즉, 도 2에 나타낸 본 발명의 반도체 메모리 장치의 일실시예의 경우, 제1 이퀄라이저 드라이버(EDe), 제1 NMOS 센스 앰프 드라이버(NDe) 및 제1 PMOS 센스 앰프 드라이버(PDe)는 제1 서브 워드 라인 드라이버(SWDe)와 동일한 컬럼 상에 배치되어 제1 서브 워드 라인 드라이버(SWDe)가 제1 워드 라인(WL1)을 구동하면 각각 이퀄라이저 구동 신호 라인(PEQIJB), NMOS 구동 신호 라인(LANG), 및 PMOS 구동 신호 라인(LAPG)을 구동하고, 제1 서브 워드 라인 드라이버(SWDe)가 제1 워드 라인(WL1)을 구동하지 않으면 출력 단자를 플로팅 시키도록 구성될 수 있다. 또한, 제2 이퀄라이저 드라이버(EDo), 제2 NMOS 센스 앰프 드라이버(NDo) 및 제2 PMOS 센스 앰프 드라이버(PDo)는 제2 서브 워드 라인 드라이버(SWDo)와 동일한 컬럼 상에 배치되어 제2 서브 워드 라인 드라이버(SWDo)가 제2 워드 라인(WL2)을 구동하면 각각 이퀄라이저 구동 신호 라인(PEQIJB), NMOS 구동 신호 라인(LANG), 및 PMOS 구동 신호 라인(LAPG)을 구동하고, 제2 서브 워드 라인 드라이버(SWDo)가 제2 워드 라 인(WL2)을 구동하지 않으면 출력 단자를 플로팅 시키도록 구성될 수 있다.
도 3은 본 발명의 반도체 메모리 장치의 다른 실시예의 일부분의 구성을 상세하게 나타낸 것으로서, 도 2에서 제1 워드 라인 구동부(SWD1)에 제1 서브 워드 라인 드라이버(SWDe)가 배치되는 대신, 제1 워드 라인 구동부(SWD1)에서 메인 워드 라인(NWL)과 제1 워드 라인(WL1)이 연결(strap)되고, 제2 워드 라인 구동부(SWD2)에 제2 서브 워드 라인 드라이버(SWDo)가 배치되는 대신, 제2 워드 라인 구동부(SWD2)에서 메인 워드 라인(NWL)과 제2 워드 라인(WL2)이 연결(strap)되는 것을 제외하면 도 2에 나타낸 구성과 동일하다.
도 3에 나타낸 본 발명의 반도체 메모리 장치의 다른 실시예의 동작을 설명하면 다음과 같다.
제1 워드 라인 구동부(SWD1)에서는 최하위 로우 어드레스 정보가 제1 상태(예를 들면, 로우 레벨, 즉, "0")인 로우 어드레스에 대응하는 메인 워드 라인(NWL)이 제1 워드 라인(WL1)과 연결되고, 제2 워드 라인 구동부(SWD2)에서는 최하위 로우 어드레스 정보가 제2 상태(예를 들면, 하이 레벨, 즉, "1")인 로우 어드레스에 대응하는 메인 워드 라인(NWL)이 제2 워드 라인(WL2)과 연결된다. 즉, 최하위 로우 어드레스 정보가 제1 상태(예를 들면, "0")인 경우에는 제1 워드 라인 구동부(SWD1)로부터 제1 워드 라인(WL1)이 구동되고, 최하위 로우 어드레스 정보가 제2 상태(예를 들면, "1")인 경우에는 제2 워드 라인 구동부(SWD2)로부터 제2 워드 라인(WL2)이 구동된다.
제1 및 제2 접합 영역(CJ1, CJ2) 및 센스 앰프 영역(SA)의 구성 및 동작은 도 2에서 설명한 것과 동일하다. 즉, 최하위 로우 어드레스 정보가 제1 상태(예를 들면, "0")인 경우에는 제1 이퀄라이저 드라이버(EDe), 제1 NMOS 센스 앰프 드라이버(NDe), 및 제1 PMOS 센스 앰프 드라이버(PDe)가 이퀄라이저 구동 신호 라인(PEQIJB), NMOS 구동 신호 라인(LANG), 및 PMOS 구동 신호 라인(LAPG)을 구동하고, 최하위 로우 어드레스 정보가 제2 상태(예를 들면, "1")인 경우에는 제2 이퀄라이저 드라이버(EDo), 제2 NMOS 센스 앰프 드라이버(NDo), 및 제2 PMOS 센스 앰프 드라이버(PDo)가 이퀄라이저 구동 신호 라인(PEQIJB), NMOS 구동 신호 라인(LANG), 및 PMOS 구동 신호 라인(LAPG)을 구동하도록 구성될 수 있다.
도 4는 도 2 및 도 3에 나타낸 본 발명의 일실시예 및 다른 실시예의 제1 및 제2 이퀄라이저 드라이버(EDe, EDo), 제1 및 제2 NMOS 센스 앰프 드라이버(NDe, NDo), 및 제1 및 제2 PMOS 센스 앰프 드라이버(PDe, PDo)의 실시예를 나타낸 것으로서, 도 4(a)는 제1 및 제2 이퀄라이저 드라이버(EDe, EDo)를 도 4(b)는 제1 및 제2 NMOS 센스 앰프 드라이버(NDe, NDo)를 각각 나타낸 것이다. 제1 및 제2 PMOS 센스 앰프 드라이버(PDe, PDo)는 도 4(b)에 나타낸 제1 및 제2 NMOS 센스 앰프 드라이버(NDe, NDo)와 동일한 구성을 가질 수 있다.
도 4에 나타낸 블록들 각각의 기능 및 동작을 설명하면 다음과 같다.
먼저, 도 4(a)를 참고하면, 제1 및 제2 이퀄라이저 드라이버(EDe, EDo) 각각은 제1 또는 제2 로우 어드레스 정보신호 라인(ODD, EVEN)으로 전송되는 제1 또는 제2 로우 어드레스 정보신호와 이퀄라이저 제어 신호 라인(PEQIJ)으로 전송되는 이퀄라이저 제어 신호에 응답하여 이퀄라이저 구동 신호 라인(PEQIJB)을 구동한다.
제1 이퀄라이저 드라이버(EDe)는 제1 구동부(21) 및 제1 스위치부(22)로 구성된다. 제1 구동부(21)는 이퀄라이저 제어 신호 라인(PEQIJ)과 이퀄라이저 구동 신호 라인(PEQIJB) 사이에 연결되고, 이퀄라이저 제어 신호 라인(PEQIJ)으로 전송되는 이퀄라이저 제어 신호를 반전시켜 출력함으로써 이퀄라이저 구동 신호 라인(PEQIJB)을 구동한다. 제1 스위치부(22)는 제1 구동부(21)와 전원 전압 및 접지 전압 사이에 연결되고, 제1 로우 어드레스 정보신호 라인(ODD)으로 전송되는 제1 로우 어드레스 정보신호에 응답하여 온 오프된다.
제2 이퀄라이저 드라이버(EDo)는 제2 구동부(23) 및 제2 스위치부(24)로 구성된다. 제2 구동부(23)는 이퀄라이저 제어 신호 라인(PEQIJ)과 이퀄라이저 구동 신호 라인(PEQIJB) 사이에 연결되고, 이퀄라이저 제어 신호 라인(PEQIJ)으로 전송되는 이퀄라이저 제어 신호를 반전시켜 출력함으로써 이퀄라이저 구동 신호 라인(PEQIJB)을 구동한다. 제2 스위치부(24)는 제2 구동부(23)와 전원 전압 및 접지 전압 사이에 연결되고, 제2 로우 어드레스 정보신호 라인(EVEN)으로 전송되는 제2 로우 어드레스 정보신호에 응답하여 온 오프된다.
즉, 상술한 바와 같이, 최하위 로우 어드레스 정보가 제1 상태(예를 들면, "0")인 경우, 제1 서브 워드 라인 드라이버(SWDe)가 제1 워드 라인(WL1)을 구동하거나, 제1 워드 라인(WL1)과 연결된 메인 워드 라인(NWL)이 선택됨에 의해 제1 워드 라인 구동부(SWD1)로부터 제1 워드 라인(WL1)이 구동된다. 또한, 최하위 로우 어드레스 정보가 제1 상태(예를 들면, "0")인 경우, 제1 로우 어드레스 정보신호는 제1 상태(예를 들면, 로우 레벨)이고, 제2 로우 어드레스 정보신호는 제2 상태(예 를 들면, 하이 레벨)이므로, 제1 스위치부(22)를 구성하는 PMOS 트랜지스터(P22) 및 NMOS 트랜지스터(N22)는 모두 온 되어 제1 이퀄라이저 드라이버(EDe)가 이퀄라이저 구동 신호 라인(PEQIJB)을 구동하고, 제2 스위치부(24)를 구성하는 PMOS 트랜지스터(P24) 및 NMOS 트랜지스터(N24)는 모두 오프 되어 제2 이퀄라이저 드라이버(EDo)의 출력 단자는 플로팅 된다.
최하위 로우 어드레스 정보가 제2 상태(예를 들면, "1")인 경우, 제2 서브 워드 라인 드라이버(SWDe)가 제2 워드 라인(WL2)을 구동하거나, 제2 워드 라인(WL2)과 연결된 메인 워드 라인(NWL)이 선택됨에 의해 제2 워드 라인 구동부(SWD2)로부터 제2 워드 라인(WL2)이 구동된다. 또한, 최하위 로우 어드레스 정보가 제2 상태(예를 들면, "1")인 경우, 제1 로우 어드레스 정보신호는 제2 상태(예를 들면, 하이 레벨)이고, 제2 로우 어드레스 정보신호는 제1 상태(예를 들면, 로우 레벨)이므로, 제1 스위치부(22)를 구성하는 PMOS 트랜지스터(P22) 및 NMOS 트랜지스터(N22)는 모두 오프 되어 제1 이퀄라이저 드라이버(EDe)의 출력 단자는 플로팅 되고, 제2 스위치부(24)를 구성하는 PMOS 트랜지스터(P24) 및 NMOS 트랜지스터(N24)는 모두 온 되어 제2 이퀄라이저 드리아버(EDo)가 이퀄라이저 구동 신호 라인(PEQIJB)을 구동한다.
다음으로 도 4(b)를 참고하면, 제1 및 제2 NMOS 센스 앰프 드라이버(NDe, NDo) 각각은 제1 또는 제2 로우 어드레스 정보신호 라인(ODD, EVEN)으로 전송되는 제1 또는 제2 로우 어드레스 정보신호와 NMOS 인에이블 신호 라인(LANGB)으로 전송되는 NMOS 인에이블 신호에 응답하여 NMOS 구동 신호 라인(LANG)을 구동한다.
제1 NMOS 센스 앰프 드라이버(NDe)는 제1 구동부(31) 및 제1 스위치부(32)로 구성된다. 제1 구동부(31)는 NMOS 인에이블 신호 라인(LANGB)과 NMOS 구동 신호 라인(LANG) 사이에 연결되고, NMOS 인에이블 신호 라인(LANGB)으로 전송되는 NMOS 인에이블 신호를 반전시켜 출력함으로써 NMOS 구동 신호 라인(LANG)을 구동한다. 제1 스위치부(32)는 제1 구동부(31)와 전원 전압 및 접지 전압 사이에 연결되고, 제1 로우 어드레스 정보신호 라인(ODD)으로 전송되는 제1 로우 어드레스 정보신호에 응답하여 온 오프된다.
제2 NMOS 센스 앰프 드라이버(NDo)는 제2 구동부(33) 및 제2 스위치부(34)로 구성된다. 제2 구동부(33)는 NMOS 인에이블 신호 라인(LANGB)과 NMOS 구동 신호 라인(LANG) 사이에 연결되고, NMOS 인에이블 신호 라인(LANGB)으로 전송되는 NMOS 인에이블 신호를 반전시켜 출력함으로써 NMOS 구동 신호 라인(LANG)을 구동한다. 제2 스위치부(34)는 제2 구동부(33)와 전원 전압 및 접지 전압 사이에 연결되고, 제2 로우 어드레스 정보신호 라인(EVEN)으로 전송되는 제2 로우 어드레스 정보신호에 응답하여 온 오프된다.
즉, 도 4(b)에 나타낸 제1 및 제2 NMOS 센스 앰프 드라이버(NDe, NDo)는 도 4(a)에 나타낸 제1 및 제2 이퀄라이저 드라이버(EDe, EDo)와 유사하게 동작한다.
구체적으로, 최하위 로우 어드레스 정보가 제1 상태(예를 들면, "0")일 때, 제1 워드 라인 구동부(SWD1)로부터 제1 워드 라인(WL1)이 구동되고, 제1 스위치부(32)를 구성하는 PMOS 트랜지스터(P32) 및 NMOS 트랜지스터(N32)는 온 되어 제1 NMOS 센스 앰프 드라이버(NDe)가 NMOS 구동 신호 라인(LANG)을 구동하고, 제2 스위 치부(34)를 구성하는 PMOS 트랜지스터(P34) 및 NMOS 트랜지스터(N34)는 오프 되어 제2 NMOS 센스 앰프 드라이버(NDo)의 출력 단자는 플로팅 된다.
최하위 로우 어드레스 정보가 제2 상태(예를 들면, "1")일 때, 제2 워드 라인 구동부(SWD2)로부터 제2 워드 라인(WL2)이 구동되고, 제1 스위치부(32)를 구성하는 PMOS 트랜지스터(P32) 및 NMOS 트랜지스터(N32)는 오프 되어 제1 NMOS 센스 앰프 드라이버(NDe)의 출력 단자는 플로팅 되고, 제2 스위치부(34)를 구성하는 PMOS 트랜지스터(P34) 및 NMOS 트랜지스터(N34)는 오프 되어 제2 NMOS 센스 앰프 드라이버(NDo)가 NMOS 구동 신호 라인(LANG)을 구동한다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 것이다.
도 2는 본 발명의 반도체 메모리 장치의 일실시예의 구성을 상세하게 나타내는 것이다.
도 3은 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 것이다.
도 4는 도 2 및 도 3에 나타낸 본 발명의 반도체 메모리 장치의 일실시예 및 다른 실시예의 이퀄라이저 드라이버 및 NMOS 센스 앰프 드라이버의 실시예의 구성을 나타내는 것이다.

Claims (10)

  1. 제1 방향으로 신장된 제1 및 제2 워드 라인들과 상기 제1 방향과 직교하는 제2 방향으로 신장된 비트 라인들 각각의 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 블록;
    상기 서브 메모리 셀 어레이 블록의 상기 제1 방향의 일측에 배치되고, 상기 제1 워드 라인들을 구동하는 제1 워드 라인 구동부;
    상기 서브 메모리 셀 어레이 블록의 상기 제1 방향의 타측에 배치되고, 상기 제2 워드 라인들을 구동하는 제2 워드 라인 구동부;
    상기 서브 메모리 셀 어레이 블록의 상기 제2 방향의 일측에 배치되고, 제1 구동 신호 라인으로 전송되는 신호에 응답하여 상기 비트 라인을 제어하는 센싱부;
    상기 제1 워드 라인 구동부와 상기 센싱부의 교차점에 배치되고, 상기 제1 워드 라인 구동부가 상기 제1 워드 라인을 구동하는 경우에 제1 제어 신호 라인들로 전송되는 신호에 응답하여 상기 제1 구동 신호 라인을 구동하는 제1 구동 신호 드라이버를 구비하는 제1 접합부; 및
    상기 제2 워드 라인 구동부와 상기 센싱부의 교차점에 배치되고, 상기 제2 워드 라인 구동부가 상기 제2 워드 라인을 구동하는 경우에 상기 제1 제어 신호 라인들로 전송되는 신호에 응답하여 상기 제1 구동 신호 라인을 구동하는 제2 구동 신호 드라이버를 구비하는 제2 접합부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 센싱부는
    상기 제1 구동 신호 라인으로 전송되는 신호에 응답하여 상기 비트 라인을 프리차지 하는 이퀄라이저를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제1 제어 신호 라인들은
    이퀄라이저 제어 신호가 전송되는 이퀄라이저 제어 신호 라인;
    최하위 로우 어드레스 정보가 제1 상태이면 제2 상태인 신호가 전송되고, 상기 최하위 로우 어드레스 정보가 제2 상태이면 제1 상태인 제1 로우 어드레스 정보신호가 전송되는 제1 로우 어드레스 정보신호 라인; 및
    상기 최하위 로우 어드레스 정보가 제1 상태이면 제1 상태인 신호가 전송되고, 상기 최하위 로우 어드레스 정보가 제2 상태이면 제2 상태인 제2 로우 어드레스 정보신호가 전송되는 제2 로우 어드레스 정보신호 라인을 구비하고,
    상기 제1 구동 신호 드라이버는 상기 이퀄라이저 제어 신호 라인과 상기 제1 구동 신호 라인 사이에 연결되고, 상기 이퀄라이저 제어 신호를 반전시켜 출력하는 제1 구동부, 및 상기 제1 구동부와 전원 전압 및 접지 전압 사이에 연결되고, 상기 제1 로우 어드레스 정보신호에 응답하여 온 오프되는 제1 스위치부를 구비하고,
    상기 제2 구동 신호 드라이버는 상기 이퀄라이저 제어 신호 라인과 상기 제1 구동 신호 라인 사이에 연결되고, 상기 이퀄라이저 제어 신호를 반전시켜 출력하는 제2 구동부, 및 상기 제2 구동부와 전원 전압 및 접지 전압 사이에 연결되고, 상기 제2 로우 어드레스 정보신호에 응답하여 온 오프되는 제2 스위치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 센싱부는
    접지 전압과 연결되고, 상기 제1 구동 신호 라인으로 전송되는 신호에 응답하여 온 오프되는 NMOS 구동부; 및
    상기 NMOS 구동부와 연결되고, 상기 비트 라인에서 전송되는 데이터에 따라 상기 비트 라인의 전압을 상기 접지 전압 레벨로 증폭하는 NMOS 센스 앰프를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1 제어 신호 라인들은
    NMOS 인에이블 신호가 전송되는 NMOS 인에이블 신호 라인;
    최하위 로우 어드레스 정보가 제1 상태이면 제2 상태인 신호가 전송되고, 상기 최하위 로우 어드레스 정보가 제2 상태이면 제1 상태인 제1 로우 어드레스 정보신호가 전송되는 제1 로우 어드레스 정보신호 라인; 및
    상기 최하위 로우 어드레스 정보가 제1 상태이면 제1 상태인 신호가 전송되고, 상기 최하위 로우 어드레스 정보가 제2 상태이면 제2 상태인 제2 로우 어드레스 정보신호가 전송되는 제2 로우 어드레스 정보신호 라인을 구비하고,
    상기 제1 구동 신호 드라이버는 상기 NMOS 인에이블 신호 라인과 상기 제1 구동 신호 라인 사이에 연결되고, 상기 NMOS 인에이블 신호를 반전시켜 출력하는 제1 구동부, 및 상기 제1 구동부와 전원 전압 및 접지 전압 사이에 연결되고, 상기 제1 로우 어드레스 정보신호에 응답하여 온 오프되는 제1 스위치부를 구비하고,
    상기 제2 구동 신호 드라이버는 상기 NMOS 인에이블 신호 라인과 상기 제1 구동 신호 라인 사이에 연결되고, 상기 NMOS 인에이블 신호를 반전시켜 출력하는 제2 구동부, 및 상기 제2 구동부와 전원 전압 및 접지 전압 사이에 연결되고, 상기 제2 로우 어드레스 정보신호에 응답하여 온 오프되는 제2 스위치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 센싱부는
    전원 전압과 연결되고, 상기 제1 구동 신호 라인으로 전송되는 신호에 응답하여 온 오프되는 PMOS 구동부; 및
    상기 PMOS 구동부와 연결되고, 상기 비트 라인에서 전송되는 데이터에 따라 상기 비트 라인의 전압을 상기 전원 전압 레벨로 증폭하는 PMOS 센스 앰프를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제1 제어 신호 라인들은
    PMOS 인에이블 신호가 전송되는 PMOS 인에이블 신호 라인;
    최하위 로우 어드레스 정보가 제1 상태이면 제2 상태인 신호가 전송되고, 상기 최하위 로우 어드레스 정보가 제2 상태이면 제1 상태인 제1 로우 어드레스 정보신호가 전송되는 제1 로우 어드레스 정보신호 라인; 및
    상기 최하위 로우 어드레스 정보가 제1 상태이면 제1 상태인 신호가 전송되고, 상기 최하위 로우 어드레스 정보가 제2 상태이면 제2 상태인 제2 로우 어드레스 정보신호가 전송되는 제2 로우 어드레스 정보신호 라인을 구비하고,
    상기 제1 구동 신호 드라이버는 상기 PMOS 인에이블 신호 라인과 상기 제1 구동 신호 라인 사이에 연결되고, 상기 PMOS 인에이블 신호를 반전시켜 출력하는 제1 구동부, 및 상기 제1 구동부와 전원 전압 및 접지 전압 사이에 연결되고, 상기 제1 로우 어드레스 정보신호에 응답하여 온 오프되는 제1 스위치부를 구비하고,
    상기 제2 구동 신호 드라이버는 상기 PMOS 인에이블 신호 라인과 상기 제1 구동 신호 라인 사이에 연결되고, 상기 PMOS 인에이블 신호를 반전시켜 출력하는 제2 구동부, 및 상기 제2 구동부와 전원 전압 및 접지 전압 사이에 연결되고, 상기 제2 로우 어드레스 정보신호에 응답하여 온 오프되는 제2 스위치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 제1 구동 신호 라인은
    상기 제1 및 제2 워드 라인들과 동일한 재질로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 워드 라인 구동부에서 최하위 로우 어드레스 정보가 제1 상태인 로우 어드레스에 대응하는 메인 워드 라인이 상기 제1 워드 라인과 스트랩되고, 상기 제2 워드 라인 구동부에서 최하위 로우 어드레스 정보가 제2 상태인 로우 어드레스에 대응하는 메인 워드 라인이 상기 제2 워드 라인과 스트랩되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 워드 라인 구동부는 메인 워드 라인 및 워드 라인 선택신호 라인으로 전송되는 신호에 응답하여 최하위 로우 어드레스 정보가 제1 상태일 때 상기 제1 워드 라인을 구동하는 제1 서브 워드 라인 드라이버를 구비하고, 상기 제2 워드 라인 구동부는 상기 메인 워드 라인 및 상기 워드 라인 선택신호 라인으로 전송되는 신호에 응답하여 최하위 로우 어드레스 정보가 제2 상태일 때 상기 제2 워드 라인을 구동하는 제2 서브 워드 라인 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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