KR20080014370A - 오픈 비트라인 구조를 갖는 반도체 메모리 장치 - Google Patents

오픈 비트라인 구조를 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치는, 비트 라인을 센싱하는 메인 센스 앰프; 및 상기 메인 센스 앰프와 메탈 라인으로 연결되어 상기 비트 라인을 동시에 센싱하는 서브 센스 앰프;를 포함한다.
오픈 비트 라인, 메인 센스 앰프, 서브 센스 앰프, 메탈 라인

Description

오픈 비트라인 구조를 갖는 반도체 메모리 장치{Semiconductor Memory Device Having Open Bit Line Structure}
도 1은 종래의 오픈 비트 라인 구조를 갖는 반도체 메모리 장치를 나타내는 개념도,
도 2는 본 발명에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치의 개념을 설명하기 위한 개념도,
도 3은 본 발명에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치를 나타내는 회로도,
도 4는 본 발명에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 메인 센스 앰프 200 : 서브 센스 앰프
본 발명은 반도체 메모리 장치에 관한 것으로, 센스 앰프의 특성을 가변하여 성능을 개선하거나 비트 라인 디벨롭 워스트 컨디션(Develop Worst Condition)을 테스트 하기 위한 오픈 비트 라인 구조를 갖는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 다수의 메모리 셀(cell)에 데이터를 저장하거나 저장된 데이터를 읽기 위한 것으로서, 다수의 비트 라인(Bit Line, 이하 BL), 다수의 워드라인(wordline, 이하 WL), 상기 비트 라인(BL)과 상기 워드라인(WL)을 선택하는 회로 및 다수의 센스 앰프(Sense Amplifier, 이하 SA) 등의 주변 회로를 포함한다.
특히, 다수의 센스 앰프(SA) 중 비트 라인 센스 앰프(BLSA)는 비트 라인(BL)에 실린 데이터를 센싱(sensing) 및 증폭하여 데이터 버스에 출력하고, 데이터 버스 센스 앰프는 비트 라인 센스 앰프(BLSA)에 의해 증폭된 데이터를 다시 센싱 및 증폭하여 데이터 출력 버퍼로 출력한다.
반도체 메모리 장치는 이러한 센스 앰프(SA)와 비트 라인 구조에 따라 오픈(open) 비트 라인 구조와 폴디드(folded) 비트 라인 구조로 구분된다.
이하, 종래의 오픈 비트 라인 구조를 갖는 반도체 메모리 장치를 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래의 오픈 비트 라인 구조를 갖는 반도체 메모리 장치를 나타내는 개념도이다.
종래의 오픈 비트 라인 구조를 갖는 반도체 메모리 장치는 복수 개의 제 1 센스 앰프(10); 상기 제 1 센스 앰프(10) 각각에 연결된 비트 라인(BL)과 복수 개의 워드라인(WL)을 구비하는 제 1 셀 매트(20); 및 상기 제 1 센스 앰프(10) 각각에 연결된 반전 비트 라인(BLb)과 복수 개의 워드라인(WL)을 구비하는 제 2 셀 매 트(30)를 포함한다.
상기 제 1 셀 매트(20) 및 상기 제 2 셀 매트(30)에서, 상기 비트 라인(BL)과 상기 워드라인(WL) 사이에 복수 개의 셀(cell)을 구비하고, 상기 반전 비트 라인(BLb)과 상기 워드라인(WL) 사이에 복수 개의 셀(cell)을 구비한다.
상기 제 1 셀 매트(20)는 상기 제 1 센스 앰프(10)와 다른 영역에 위치하는 복수 개의 제 2 센스 앰프(40) 각각에 연결된 반전 비트 라인(BLb)을 포함한다.
상기 제 2 셀 매트(30)는 상기 제 1 센스 앰프(10)와 다른 영역에 위치하는 복수개의 제 3 센스 앰프(50) 각각에 연결된 비트 라인(BL)을 포함한다.
도 1에 도시된 바와 같이, 종래의 오픈 비트 라인 구조를 갖는 반도체 메모리 장치는 비트 라인(BL)과 반전 비트 라인(BLb)이 상기 제 1 센스 앰프(10)를 기준으로 서로 반대편에 위치하고, 워드라인(WL)이 액티브(active) 되면 상기 워드라인(WL)에 연결된 상기 비트 라인(BL) 또는 상기 반전 비트 라인(BLb)에 대해 각각 하나의 센스 앰프(SA)가 센싱 동작을 하게 된다.
종래의 오픈 비트라인 구조를 갖는 반도체 메모리 장치는 비트 라인 디벨롭(develop) 자체를 가변하여 컨트롤하는 방식이 없고, 하나의 비트 라인(BL)을 하나의 센스 앰프(SA)가 구동하도록 고정되어 있어, 노이즈(noise)를 유발하는 디벨롭(Develop) 속도를 변화시킬 수가 없는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 액티브된 워드라인에 응답하여 선택되어지는 비트 라인에 대해, 두개의 센스 앰프가 동시에 상기 비트 라인을 디벨롭(Develop) 함으로써, 비트 라인 디벨롭 성능의 개선 및 디벨롭 스피드를 가변 할 수 있는 반도체 메모리 장치를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치는, 비트 라인을 센싱하는 메인 센스 앰프; 및 상기 메인 센스 앰프와 메탈 라인으로 연결되어 상기 비트 라인을 동시에 센싱하는 서브 센스 앰프;를 포함한다.
또한, 본 발명의 다른 실시예에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치는, 제 1 셀 매트에 연결된 비트 라인; 제 2 셀 매트에 연결된 반전 비트 라인; 상기 비트 라인 및 상기 반전 비트 라인의 전위를 센싱하는 메인 센스 앰프; 상기 비트 라인에 연결된 제 1 메탈 라인; 상기 반전 비트 라인에 연결된 제 2 메탈 라인; 및 상기 제 1 메탈 라인 또는 상기 제 2 메탈 라인에 연결된 서브 센스 앰프;를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치를 첨부된 도면을 참조하여 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치의 개념을 설명하기 위한 개념도이다.
본 발명에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치는 비트 라인(BL) 또는 반전 비트 라인(BLb)을 센싱하는 메인 센스 앰프(100); 상기 메인 센 스 앰프(100)의 활성화 구간내에서 상기 비트 라인(BL) 또는 상기 반전 비트 라인(BLb)을 센싱하는 서브 센스 앰프(200); 및 상기 메인 센스 앰프(100)와 상기 서브 센스 앰프(200)를 연결하는 메탈 라인(60);을 포함한다.
또한, 본 발명에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치는 상기 메인 센스 앰프(100)의 상기 비트 라인(BL)과 복수 개의 워드라인(WL) 사이에 복수 개의 셀을 구비하는 제 1 셀 매트(300); 상기 메인 센스 앰프(100)의 상기 반전 비트 라인(BLb)과 상기 워드라인(WL) 사이에 복수 개의 셀을 구비하고, 상기 서브 센스 앰프(200)의 상기 비트 라인(BL)과 상기 워드라인(WL) 사이에 복수 개의 셀을 구비하는 제 2 셀 매트(400); 및 상기 서브 센스 앰프(200)의 상기 반전 비트 라인(BLb)과 상기 워드라인(WL) 사이에 복수 개의 셀을 구비하는 제 3 셀 매트(500);를 추가로 포함한다.
즉, 본 발명에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치는 상기 메인 센스 앰프(100) 또는 상기 서브 센스 앰프(200)를 기준으로 하여 상기 비트 라인(BL)과 상기 반전 비트 라인(BLb)이 서로 다른 셀 매트에 위치한다.
또한, 상기 메인 센스 앰프(100)가 상기 비트 라인(BL) 또는 상기 반전 비트 라인(BLb)을 센싱(sensing)하면 상기 메인 센스 앰프(100)의 활성화 구간 중에 상기 메인 센스 앰프(100)와 상기 메탈 라인(60)으로 연결된 상기 서브 센스 앰프(200)가 활성화 되어 상기 메인 센스 앰프(100)가 센싱하는 상기 비트 라인(BL) 또는 상기 반전 비트 라인(BLb)을 센싱(sensing)하게 되어, 비트 라인 쌍이 디벨롭(Develop) 되는 시간을 줄일 수 있어, 디벨롭(Develop) 속도가 빨라진다.
도 3은 본 발명에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치를 나타내는 회로도이다.
본 발명에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치는 제 1 셀 매트(300)에 연결된 비트 라인(BL1); 제 2 셀 매트(400)에 연결된 반전 비트 라인(BLb1); 상기 비트 라인(BL1) 및 상기 반전 비트 라인(BLb1)의 전위를 센싱(sensing)하는 메인 센스 앰프(100); 상기 비트 라인(BL1)에 연결된 제 1 메탈 라인(BL1_ML); 상기 반전 비트 라인(BLb1)에 연결된 제 2 메탈 라인(BLb1_ML); 및 상기 제 1 메탈 라인(BL1_ML) 또는 상기 제 2 메탈 라인(BLb1_ML)에 연결된 서브 센스 앰프(200);를 포함한다.
또한, 본 발명에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치는 제 1 제어 신호(SW_D1)에 응답하여 상기 비트 라인(BL1)의 연결 상태를 제어하는 제 1 스위칭부(110); 제 2 제어 신호(SW_U1)에 응답하여 상기 반전 비트 라인(BLb1)의 연결 상태를 제어하는 제 2 스위칭부(120); 제 3 제어 신호(SW_U2)에 응답하여 상기 제 1 메탈 라인(BL1_ML)의 연결 상태를 제어하는 제어하는 제 3 스위칭부(130); 및 제 4 제어 신호(SW_D2)에 응답하여 상기 제 2 메탈 라인(BLb1_ML)의 연결 상태를 제어하는 제 4 스위칭부(140);를 추가로 포함한다.
상기 제 1 내지 상기 제 4 스위칭부(110 ~ 140)는 엔모스 트랜지스터(N1 ~ N4)를 포함한다.
도 4는 본 발명에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 4에 도시된 (a)는 입력 신호에 대한 상기 메인 센스 앰프(100)의 동작 타이밍을 나타내고, (b)는 입력 신호에 대한 상기 서브 센스 앰프(200)의 동작 타이밍을 나타낸다.
본 발명에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치의 동작을 도 3 및 도 4를 참조하여 설명하면 다음과 같다.
상기 제 1 셀 매트(300)에서 상기 메인 센스 앰프(100)의 상기 비트 라인(BL1)과 연결된 상기 워드라인(WL)이 액티브 된다고 가정하면, 본 발명에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치는 상기 제 1 제어 신호(SW_D1)에 응답하여 상기 제 1 엔모스 트랜지스터(N1)를 턴-온(turn-on) 시켜 상기 메인 센스 앰프(100)가 상기 비트 라인(BL1)을 센싱(sensing) 한다.
상기 제 2 제어 신호(SW_U1) 및 상기 제 4 제어 신호(SW_D2)가 비활성화 되어 상기 제 2 엔모스 트랜지스터(N2)에 의해 상기 메인 센스 앰프(100)와 상기 제 2 셀 매트(400)의 연결이 끊기게 되고, 상기 제 4 엔모스 트랜지스터(N4)에 의해 상기 제 2 메탈 라인(BLb1_ML)의 연결이 끊기게 된다.
상기 제 3 제어 신호(SW_D2) 및 제 8 제어 신호(SW_D4)가 활성화 되어 상기 제 3 엔모스 트랜지스터(N3) 및 제 8 엔모스 트랜지스터(N8)를 통해 상기 메인 센스 앰프(100)와 상기 서브 센스 앰프(200)가 연결된다. 즉, 상기 제 1 메탈 라인(BL1_ML)과 제 4 메탈 라인(BLb2_ML)이 연결된다.
이때, 제 5 제어 신호(SW_D3) 및 제 6 제어 신호(SW_U3)에 응답하여 제 5 엔모스 트랜지스터(N5) 및 제 6 엔모스 트랜지스터(N6)는 턴-오프(turn-off) 되어 상 기 서브 센스 앰프(200)와 상기 제 2 셀 매트(400) 및 상기 제 3 셀 매트(500)의 연결을 끊게 되고, 제 3 메탈 라인(BL2_ML) 역시 제 7 제어 신호(SW_U4)에 응답하여 연결이 끊기게 된다.
상기 메인 센스 앰프(100)가 상기 비트 라인(BL1)을 센싱 할 때, 상기 제 1 메탈 라인(BL1_ML) 및 상기 제 4 메탈 라인(BLb2_ML)을 통해 상기 메인 센스 앰프(100)와 연결되는 상기 서브 센스 앰프(200)는 상기 메인 센스 앰프(100)가 타겟 비트 라인(Target Bit Line)을 디벨롭(develop) 시키는 시점에만 같이 동작하여 성능 개선 및 컨디션 변경을 통해 가변 테스트가 가능하도록 하고, 상기 메인 센스 앰프(100)와는 다른 타이밍에 상기 서브 센스 앰프(200)에 연결된 비트 라인 쌍(BL2, BLb2)이 원래의 프리차지(precharge) 상태로 돌아가도록 제어 한다.
상기 서브 센스 앰프(200)의 동작 타이밍은 상기 메인 센스 앰프(100)의 동작 타이밍과 같거나 또는 다르게 변경하여 비트 라인 디벨롭(Bit Line Develop) 성능 개선 및 디벨롭 스피드(Develop Speed)를 조절하여 워스트(worst) 및 베스트(best) 조건을 찾는 마진 테스트(margin test)로 활용할 수 있다.
또한, 상기 메인 센스 앰프(100) 및 상기 서브 센스 앰프(200)의 구동 전원(CSP1, CSN1 or CSP2, CSN2)을 분리하여 사용하고, 인접한 센스 앰프(SA)가 다른 구동 전원(CSP1, CSN1 or CSP2, CSN2)을 사용하도록 함으로써 오픈 비트 라인 구조가 갖는 특유의 노이즈 문제에 대한 마진이나 최적치를 위한 테스트에 활용할 수 있다.
상기 설명한 바와 같이, 본 발명에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치는, 두개의 센스 앰프가 동시에 같은 비트 라인(BL)을 센싱(sensing) 함으로써, 상기 서브 센스 앰프(200)를 제어 하여 비트 라인 디벨롭 성능의 개선 및 디벨롭 스피드(Develop Speed)를 가변 할 수 있고, 인접한 센스 앰프(SA)들간의 구동 전원을 다르게 사용함으로써 노이즈를 줄일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치는 메인 센스 앰프 및 서브 센스 앰프가 하나의 비트 라인(Bit Line)을 동시에 구동함으로써 상기 비트 라인 디벨롭 스피드(Bit Line Develop Speed)를 개선할 수 있다. 또한, 상기 서브 센스 앰프를 이용하여 다양한 테스트 조건을 구현하여 오픈 비트라인의 약점인 노이즈 이뮤너티(Noise Immunity)를 최적화 할 수 있는 효과를 수반한다.

Claims (9)

  1. 비트 라인을 센싱하는 메인 센스 앰프; 및
    상기 메인 센스 앰프와 메탈 라인으로 연결되어 상기 비트 라인을 동시에 센싱하는 서브 센스 앰프;
    를 포함하는 것을 특징으로 하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메탈 라인은 상기 비트 라인에 연결되는 것을 특징으로 하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    제어 신호에 응답하여 상기 비트 라인 및 상기 메탈 라인의 연결 상태를 제어하는 스위칭부를 추가로 포함하는 것을 특징으로 하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어 신호에 응답하는 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  5. 제 1 셀 매트에 연결된 비트 라인;
    제 2 셀 매트에 연결된 반전 비트 라인;
    상기 비트 라인 및 상기 반전 비트 라인의 전위를 센싱하는 메인 센스 앰프;
    상기 비트 라인에 연결된 제 1 메탈 라인;
    상기 반전 비트 라인에 연결된 제 2 메탈 라인; 및
    상기 제 1 메탈 라인 또는 상기 제 2 메탈 라인에 연결된 서브 센스 앰프;를 포함하는 것을 특징으로 하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 메인 센스 앰프 및 상기 서브 센스 앰프가 서로 다른 레벨의 전압을 인가받는 것을 특징으로 하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    제 1 제어 신호에 응답하여 상기 비트 라인의 연결 상태를 제어하는 제 1 스위칭부;
    제 2 제어 신호에 응답하여 상기 반전 비트 라인의 연결 상태를 제어하는 제 2 스위칭부;
    제 3 제어 신호에 응답하여 상기 제 1 메탈 라인의 연결 상태를 제어하는 제어하는 제 3 스위칭부; 및
    제 4 제어 신호에 응답하여 상기 제 2 메탈 라인의 연결 상태를 제어하는 제 4 스위칭부;
    를 추가로 포함하는 것을 특징으로 하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제 1 내지 상기 제 4 스위칭부는 상기 제 1 내지 상기 제 4 제어 신호 각각에 응답하는 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  9. 제 5 항에 있어서,
    상기 제 1 셀 매트 및 상기 제 2 셀 매트와 연결된 복수 개의 상기 메인 센스 앰프 각각이 같은 레벨의 전압을 인가받거나 서로 다른 레벨의 전압을 인가받는 것을 특징으로 하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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