JP2002117678A - 電流センスアンプのセンシング利得の調節可能な半導体メモリ装置 - Google Patents

電流センスアンプのセンシング利得の調節可能な半導体メモリ装置

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JP2002117678A JP2001215054A JP2001215054A JP2002117678A JP 2002117678 A JP2002117678 A JP 2002117678A JP 2001215054 A JP2001215054 A JP 2001215054A JP 2001215054 A JP2001215054 A JP 2001215054A JP 2002117678 A JP2002117678 A JP 2002117678A
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Abstract

(57)【要約】 （修正有） 【課題】 電流センスアンプのセンシング利得を調節可
能な半導体メモリ装置を提供する。 【解決手段】 データ入出力ライン及び相補データ入出
力ラインの電流差を感知増幅する電流センスアンプは、
センシングトランジスタ、ロード抵抗、付加抵抗及びス
イッチングトランジスタを含む。センシングトランジス
タはデータ入出力ラインと相補データ入出力ラインとの
それぞれにそのソースが連結され、そのゲートとドレイ
ンとが互いに交差接続され、データ入出力ラインと相補
データ入出力ラインとの電流差を感知増幅する。ロード
抵抗はセンシングトランジスタのドレインに各々連結さ
れ、付加抵抗はロード抵抗の両端に並列に連結され、セ
ンシング信号に応答して電流経路を形成する。スイッチ
ングトランジスタはセンシングイネーブル信号に応答し
てデータ入出力ラインと相補データ入出力ラインとの電
流を接地に流す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特にデータ入出力ラインに連結された電流センス
アンプの利得を調節可能な半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置は複数のメモリセルを
備え、これらメモリセルにデータを貯蔵したり、貯蔵さ
れたデータを読出す動作を行う。メモリセルのデータは
ビットラインを介してビットラインセンスアンプに伝送
され、その電圧レベルが感知増幅される。
【０００３】通常、ラス(/RAS)アクティブ命令によって
１本のワードラインがイネーブルされると、これに連結
された全てのメモリセルのデータが該当ビットラインに
伝送される。イネーブルされたワードラインに連結され
たメモリセルのデータはビットラインにチャージシェア
リングされつつビットラインの電圧レベルを徐々に上昇
/下降させる。これらビットラインに各々隣接したメモ
リセルのビットラインはいわゆる“相補ビットライン”
と称されるが、相補ビットラインは初期ビットライン電
圧としてプリチャージングされた電圧レベルを保つ。
【０００４】したがって、ビットラインと相補ビットラ
インとは所定の電圧差を有してビットラインセンスアン
プに連結され、ビットラインセンスアンプの動作によっ
てその電圧差はさらに大きくなる。ビットラインセンス
アンプの出力ライン、すなわちビットラインはカス(/CA
S)アクティブ命令により活性化されるコラム選択回路に
よって選択され、データ入出力ラインと連結される。こ
こで、ラス(/RAS)アクティブ命令とカス(/CAS)アクティ
ブ命令との間の時間をtRCD(/RAS to /CAS delay time)
と称する。データ入出力ラインに伝送されたビットライ
ンセンスアンプの出力はデータラインセンスアンプ、例
えば、電流センスアンプによって再び感知増幅された
後、出力バッファを介してパッドに出力される。
【０００５】図６はこのような従来の半導体メモリ装置
の一部を示す図である。これを参照すれば、ビットライ
ンセンスアンプ１１０によってセンシングされたビット
ラインBLと相補ビットライン/BLのデータはコラム選択
信号CSLに応答してデータ入出力ライン対DIO、/DIOに各
々伝送される。データ入出力ライン対DIO、/DIOは入出
力MUX部１４０を介して電流センスアンプ１５０に連結
される。電流センスアンプ１５０はデータラインセンス
アンプの一種であって、データ入出力ライン対DIO、/DI
Oの電流を感知増幅してデータ入出力ライン対の電圧レ
ベルを決定する。入出力MUX部１４０は電流センスアン
プ１５０が２以上のメモリブロックに共有される場合、
電流センスアンプ１５０を何れのメモリブロックに連結
させるかを決定する。
【０００６】データ入出力ライン対DIO、/DIOには電流
源であるロードトランジスタ部１３０によって所定の電
流i１、i２が各々供給される。例えば、ビットラインセ
ンスアンプ１１０の動作結果、ビットラインBLの電圧レ
ベルが論理ハイであり、相補ビットライン/BLの電圧レ
ベルは論理ローである場合、ローディング信号LOADに応
答して第１ロードトランジスタ１３１を介して流れる電
流は第２ロードトランジスタ１３２のそれよりも小さ
い。なぜなら、第１ロードトランジスタ１３１のドレイ
ン・ソース間電圧Vdsが第２ロードトランジスタ１３２
のVdsより小さいために第１ロードトランジスタ１３１
のドレイン・ソース間電圧Idsが第２ロードトランジス
タ１３２のIdsより小さいからである。第１ロードトラ
ンジスタ１３１を介して流れる電流と第２ロードトラン
ジスタ１３２を介して流れる電流とは、データ入出力ラ
インDIOと相補データ入出力ライン/DIOとに各々流れる
ことになる。
【０００７】図７は図６の電流センスアンプを具体的に
示す回路図である。これを参照すれば、電流センスアン
プ１５０はセンシングトランジスタ２０１、２０２とロ
ード抵抗２０３、２０４及びスイッチングトランジスタ
２０５を具備する。センシングトランジスタ２０１、２
０２は同じ電気的特性を有し、ソースはデータ入出力ラ
インDIO、/DIOに各々連結され、そのゲートとドレイン
とは互いに交差接続されている。そして、それぞれのド
レインは電流センスアンプ１５０の出力V１、V２とな
る。ロード抵抗２０３、２０４はダイオード接続された
トランジスタで構成され、同じ電気的特性、特に同じ抵
抗値を有する。スイッチングトランジスタ２０５はセン
シングイネーブル信号PIOSEの活性化に応答して、前述
した図６のロードトランジスタ１３１、１３２によって
供給される一定量の電流を接地に流す電流経路を提供す
る。
【０００８】このような電流センスアンプ１５０の動作
は次の通りである。まず、スイッチングトランジスタ２
０５はセンシングイネーブル信号に応答してターンオン
された状態である。第１ロードトランジスタ１３１と第
２ロードトランジスタ１３２とによって流れるデータ入
出力ラインDIOの電流i１と相補データ入出力ライン/DIO
の電流i２とは前述したようにビットラインセンスアン
プの動作結果のビットラインBLと相補ビットライン/BL
の電圧差によって相異なる。データ入出力ラインDIOの
電流i１が相補データ入出力ライン/DIOの電流i２より小
さい場合、第１出力電圧V１は下降し、第２出力電圧V２
は上昇する。これはローディング抵抗２０３、２０４に
かかる電圧値となり、電流センスアンプ１５０のセンシ
ング結果となる。次いで、電流センスアンプ１５０の第
１出力電圧V１と第２出力電圧V２とはラッチ型センスア
ンプに伝送され、その電圧レベルがラッチされることに
なる。
【０００９】
【発明が解決しようとする課題】ところが、このような
電流センスアンプ１５０は、tRCDの間にビットラインセ
ンスアンプによってビットラインと相補ビットラインと
の電圧差がある程度大きくなった後、その動作上安定化
される。すなわち、図８に示すように、t２時間のビッ
トラインと相補ビットラインとの電圧差が電流センスア
ンプ１５０のセンシングマージンのために適切である。
もし、ビットラインと相補ビットラインとの電圧差がtR
CDの間に大きくならない状態、すなわち、図８のt１時
間で電流センスアンプ１５０が動作すると、電流センス
アンプ１５０はデータ入出力ラインDIOと相補データラ
イン/DIOとの電流差を感知増幅するのに長時間かかる。
また、第１及び第２出力電圧V１、V２の差も小さくてラ
ッチ型センスアンプの誤動作を誘発する恐れがある。
【００１０】したがって、tRCDの間にビットラインと相
補ビットラインとの電圧差が小さくても電流センスアン
プの利得を調整してこの電圧差を安定的に感知増幅しう
る半導体メモリ装置が必要とされる。本発明の目的は、
ビットラインと相補ビットラインとの電圧差が小さくて
もこれを感知増幅しうる電流センスアンプを有する半導
体メモリ装置を提供することである。
【００１１】
【課題を解決するための手段】前記目的を達成するため
の本発明の半導体メモリ装置は、複数のメモリセルが配
列される多数のメモリバンクと、メモリセルのビットラ
イン及び相補ビットラインのデータを感知増幅するビッ
トラインセンスアンプと、ビットラインセンスアンプの
出力を選択してデータ入出力ライン及び相補データ入出
力ラインに伝送するコラム選択回路と、データ入出力ラ
イン及び相補データ入出力ラインの電圧レベルによって
データ入出力ライン及び相補データ入出力ラインに電流
を供給するロードトランジスタ部と、データ入出力ライ
ン及び相補データ入出力ラインの電流差を感知増幅する
電流センスアンプを具備する。
【００１２】前記電流センスアンプは、データ入出力ラ
インと相補データ入出力ラインのそれぞれにそのソース
が連結され、そのゲートとドレインとが互いに交差接続
され、データ入出力ラインと相補データ入出力ラインと
の電流差を感知増幅するセンシングトランジスタと、セ
ンシングトランジスタのドレインに各々連結されるロー
ド抵抗と、ロード抵抗の両端に並列に連結され、センシ
ング信号に応答して電流経路を形成する付加抵抗と、セ
ンシングイネーブル信号に応答してデータ入出力ライン
と相補データ入出力ラインとの電流を接地に流すスイッ
チングトランジスタを具備する。
【００１３】他の形態の電流センスアンプは、データ入
出力ラインと相補データ入出力ラインのそれぞれにその
ソースが連結され、そのゲートとドレインとが互いに交
差接続され、データ入出力ラインと相補データ入出力ラ
インとの電流差を感知増幅するセンシングトランジスタ
と、センシングトランジスタのドレインに各々連結され
るロード抵抗と、センシングトランジスタのドレインと
接地との間に各々連結され、第１センシング信号及び第
２センシング信号に応答する利得制御部と、ロード抵抗
の両端に並列に連結され、利得制御部の出力に応答して
電流経路を形成する付加抵抗と、センシングイネーブル
信号に応答してデータ入出力ラインと相補データ入出力
ラインの電流を接地に流すスイッチングトランジスタと
を具備する。
【００１４】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るためには、本発明の望ましい実施の形態を例示する添
付図面及び添付図面に記載された内容を参照しなければ
ならない。以下、添付した図面に基づいて本発明の望ま
しい実施の形態を説明することによって、本発明を詳し
く説明する。各図面において、同じ部材番号は同じ部材
であることを示す。
【００１５】図１は本発明の第１の実施の形態に係る電
流センスアンプ４００を示す図面である。これを参照す
れば、電流センスアンプ４００は図７の電流センスアン
プ１５０とは異なって、第１ロード抵抗４０３の両端に
第１付加抵抗４０５を、そして第２ロード抵抗４０４の
両端に第２付加抵抗４０６をさらに具備する。第１及び
第２付加抵抗４０５、４０６はセンシング信号SE１に応
答するNMOSトランジスタで構成される。センシング信号
SE１はビットラインセンスアンプの活性化時に、論理ハ
イレベルに活性化されて所定のパルス幅を有する信号で
ある。
【００１６】第１及び第２付加抵抗４０５、４０６は第
１出力電圧V１と第２出力電圧V２のレベルによってその
抵抗値が変化する。例えば、前述した第１出力電圧V１
が下降し、第２出力電圧V２が上昇する場合に、低い第
１出力電圧V１により第１付加抵抗４０５のVdsは小さく
なり、高い第２出力電圧V２により第２付加抵抗４０６
のVdsは大きくなる。図２に示すように、NMOSトランジ
スタの電気的特性は線形領域と飽和領域との境界でVds
が高くなると、ドレイン・ソース間の抵抗値rdsは大き
くなり、Vdsが低くなるとrdsは小さくなる。したがっ
て、低い第１出力電圧V１により第１付加抵抗４０５の
抵抗値は小さくなり、高い第２出力電圧V２により第２
付加抵抗４０６の抵抗値は大きくなる。
【００１７】したがって、低い第１出力電圧V１は、第
１ロード抵抗４０３と小さな抵抗値の第１付加抵抗４０
５の並列接続関係によってその抵抗値がさらに低くな
る。高い第２出力電圧V２は、第２ロード抵抗４０４と
大きな抵抗値の第２付加抵抗４０６との並列関係により
その抵抗値がさらに高くなる。したがって、電流センス
アンプ４００はその利得がさらに大きくなる。
【００１８】本実施の形態の電流センスアンプ４００
は、ビットラインセンスアンプが活性化される時、セン
シング信号ＳＥ１に応答する付加抵抗４０５、４０６を
介する電流経路をさらに有する。これはビットラインセ
ンスアンプによりビットラインと相補ビットラインとの
電圧差がある程度大きくならない状態でも、付加抵抗４
０５、４０６を介する電流経路によって電流センスアン
プの利得が大きくなるということを意味する。したがっ
て、電流センスアンプ４００は、たとえビットラインと
相補ビットラインとの電圧差がある程度大きくならない
状態でもその電圧差を感知増幅しうることを意味する。
【００１９】図３は本発明の他の実施の形態に係る電流
センスアンプ６００を示す図である。これを参照すれ
ば、電流センスアンプ６００はセンシングトランジスタ
６０１、６０２と、ロード抵抗６０３、６０４と、スイ
ッチングトランジスタ６１３とを具備するという点で図
７の電流センスアンプ１５０と同一である。但し、利得
制御部６０５、６０９と付加抵抗６０８、６１２とをさ
らに具備するという点では異なる。
【００２０】第１利得制御部６０５は第１制御トランジ
スタ６０６と第２制御トランジスタ６０７とを含む。第
１制御トランジスタ６０６は第１センシング信号ＳＥ２
に応答し、第２制御トランジスタ６０７は第２センシン
グ信号ＳＥ３に応答して、第１付加抵抗６０８の抵抗値
を調節する。第１センシング信号ＳＥ２はビットライン
センスアンプの活性化時に、論理ハイレベルに活性化さ
れて所定のパルス幅を有する。第２センシング信号ＳＥ
３は第１センシング信号の反転信号であって、第１セン
シング信号ＳＥ２が論理ハイレベルのパルス信号である
とき、第２センシング信号ＳＥ３は論理ローレベルのパ
ルス信号である。
【００２１】論理ハイレベルの第１センシング信号ＳＥ
２に応答して第１制御トランジスタ６０６がターンオン
され、論理ローレベルの第２センシング信号ＳＥ３に応
答して第２制御トランジスタ６０７がターンオフされ
る。ターンオンされた第１制御トランジスタ６０６は第
１付加抵抗６０８を第１ロード抵抗６０３と同一のダイ
オード接続型トランジスタとして形成する。
【００２２】次いで、電流センスアンプ６００はビット
ラインセンスアンプが活性化される時、ロード抵抗６０
３と第１センシング信号ＳＥ２に応答した付加抵抗６０
８とを介する２つの電流経路を有するが、この時、付加
抵抗６０８を流れる電流は第１の実施の形態における図
１の付加抵抗４０５を流れる電流に比べて小さい。これ
により、電流センスアンプ６００でスイッチングトラン
ジスタ６１３を流れる全体電流量は図１のスイッチング
トランジスタ４０７を流れる全体電流量より小さい。し
たがって、電流センスアンプ６００はより大きな利得を
有することになって、ビットラインセンスアンプにより
ビットラインと相補ビットラインとの電圧差がある程度
大きくならない状態でもビットラインと相補ビットライ
ンとの電圧差を感知増幅しうる。
【００２３】図４は図１及び図３のセンシング信号ＳＥ
１、ＳＥ２が発生するタイミングを概略的に示す図であ
る。これを参照すれば、ラス信号/RASのローレベルへの
活性化とカス信号/CASのローレベルへの活性化後に、所
定のバンク選択パルス信号が一定のパルス幅で発生す
る。このパルス幅はビットラインと相補ビットラインと
がビットラインセンスアンプの動作によって完全には行
われない区間、例えば図８のt１区間に該当する。選択
されたバンクの読出し信号が論理ハイレベルに活性化さ
れると所定のパルス幅、すなわちバンク選択パルス信号
のパルス幅に該当するセンシング信号ＳＥ１、ＳＥ２が
発生する。特に、センシング信号ＳＥ１、ＳＥ２は図５
に示すセンシング信号発生回路によって発生する。
【００２４】図５のセンシング信号発生回路８００は多
数のバンクに共有される電流センスアンプを前提とす
る。Aバンク選択パルス信号とAバンク読出し信号とに応
答する２-入力ANDゲート８０１の出力、Bバンク選択パ
ルス信号とBバンク読出し信号とに応答する２-入力AND
ゲート８０２の出力及びCバンク選択パルス信号とCバン
ク読出し信号とに応答する２-入力ANDゲート８０３の出
力が３-入力ORゲート８０４に入力される。すなわち、
各バンクに関する選択信号と読出し信号に対して生じる
３-入力ORゲート８０４の出力がセンシング信号ＳＥ１
又はＳＥ２となる。センシング信号ＳＥ１は図１のセン
シング信号となり、センシング信号ＳＥ２は図３の第１
センシング信号となる。
【００２５】
【発明の効果】以上説明したように、本発明の電流セン
スアンプによれば、ビットラインセンスアンプの動作に
よりビットラインと相補ビットラインとの電圧差が完全
に広がっていない区間でも、電流利得を調節してビット
ラインと相補ビットラインとの電圧差を感知増幅しう
る。本発明は図面に示された実施の形態に基づいて説明
したが、これは例示的なものに過ぎず、当業者ならばこ
れより多様な変形及び均等な他の実施の形態が可能であ
ることを理解しうる。したがって、本発明の真の保護範
囲は特許請求の範囲の技術的思想によってのみ決まるべ
きである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る電流センスア
ンプを示す図である。
【図２】トランジスタの一般の電気的特性を示す図であ
る。
【図３】本発明の第２の実施の形態に係る電流センスア
ンプを示す図である。
【図４】図１及び図３のセンシング信号が発生するタイ
ミング図である。
【図５】図４のセンシング信号を発生させるセンシング
信号発生回路を示す図である。
【図６】従来の電流センスアンプを含む半導体メモリ装
置の一部を示す図である。
【図７】図６の電流センスアンプを示す図である。
【図８】図６のビットラインセンスアンプを示す動作波
形図である。
【符号の説明】
４００ 電流センスアンプ ４０３ 第１ロード抵抗 ４０４ 第２ロード抵抗 ４０５ 第１付加抵抗 ４０６ 第２付加抵抗

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 データ入出力ラインに伝達されたメモリ
    セルデータを感知増幅する電流センスアンプにおいて、 前記データ入出力ラインと相補データ入出力ラインのそ
    れぞれにそのソースが連結され、そのゲートとドレイン
    とが互いに交差接続され、前記データ入出力ラインと前
    記相補データ入出力ラインとの電流差を感知増幅するセ
    ンシングトランジスタと、 前記センシングトランジスタの前記ドレインに各々連結
    されるロード抵抗と、 前記ロード抵抗の両端に並列に連結され、センシング信
    号に応答して電流経路を形成する付加抵抗と、 センシングイネーブル信号に応答して前記データ入出力
    ラインと前記相補データ入出力ラインの電流を接地に流
    すスイッチングトランジスタを備えることを特徴とする
    電流センスアンプ。
  2. 【請求項２】 前記ロード抵抗は、 ダイオード接続されたトランジスタであることを特徴と
    する請求項１に記載の電流センスアンプ。
  3. 【請求項３】 前記付加抵抗は、 前記センシング信号がそのゲートに供給されるトランジ
    スタであることを特徴とする請求項１に記載の電流セン
    スアンプ。
  4. 【請求項４】 前記センシング信号は、 ビットラインセンスアンプの活性化時に活性化され、所
    定のパルス幅を有する信号であることを特徴とする請求
    項１に記載の電流センスアンプ。
  5. 【請求項５】 データ入出力ラインに伝達されたメモリ
    セルデータを感知増幅する電流センスアンプにおいて、 前記データ入出力ラインと相補データ入出力ラインのそ
    れぞれにそのソースが連結され、そのゲートとドレイン
    とが互いに交差接続され、前記データ入出力ラインと前
    記相補データ入出力ラインとの電流差を感知増幅するセ
    ンシングトランジスタと、 前記センシングトランジスタの前記ドレインに各々連結
    されるロード抵抗と、 前記センシングトランジスタの前記ドレインと接地との
    間に各々連結され、第１センシング信号及び第２センシ
    ング信号に応答する利得制御部と、 前記ロード抵抗の両端に並列連結され、前記利得制御部
    の出力に応答して電流経路を形成する付加抵抗と、 センシングイネーブル信号に応答して前記データ入出力
    ラインと前記相補データ入出力ラインの電流を接地に流
    すスイッチングトランジスタとを具備することを特徴と
    する電流センスアンプ。
  6. 【請求項６】 前記利得制御部は、 前記第１センシング信号がそのゲートに供給され、前記
    センシングトランジスタのドレインにそのドレインが連
    結される第１トランジスタと、 前記第２センシング信号がそのゲートに供給され、前記
    第１トランジスタのソースにそのドレインが連結され、
    そのソースは前記接地に連結される第２トランジスタと
    を具備することを特徴とする請求項５に記載の電流セン
    スアンプ。
  7. 【請求項７】 前記第１センシング信号は、 ビットラインセンスアンプの活性化時に活性化され、所
    定のパルス幅を有する信号であり、 前記第２センシング信号は、 前記第１センシング信号の反転信号であることを特徴と
    する請求項５に記載の電流センスアンプ。
  8. 【請求項８】 前記ロード抵抗は、 ダイオード接続されたトランジスタであることを特徴と
    する請求項５に記載の電流センスアンプ。
  9. 【請求項９】 前記付加抵抗は、 前記利得制御部の出力がそのゲートに供給されるトラン
    ジスタであることを特徴とする請求項５に記載の電流セ
    ンスアンプ。
  10. 【請求項１０】 複数個のメモリセルが配列される多数
    のメモリバンクと、前記メモリセルのビットライン及び
    相補ビットラインのデータを感知増幅するビットライン
    センスアンプと、 前記ビットラインセンスアンプの出力を選択してデータ
    入出力ライン及び相補データ入出力ラインに伝送するコ
    ラム選択回路と、 前記データ入出力ライン及び前記相補データ入出力ライ
    ンの電圧レベルによって前記データ入出力ライン及び前
    記相補データ入出力ラインに電流を供給するロードトラ
    ンジスタ部と、 前記データ入出力ライン及び前記相補データ入出力ライ
    ンの電流差を感知増幅する電流センスアンプとを備え、 前記電流センスアンプは、 前記データ入出力ラインと相補データ入出力ラインのそ
    れぞれにそのソースが連結され、そのゲートとドレイン
    とが互いに交差接続され、前記データ入出力ラインと前
    記相補データ入出力ラインとの電流差を感知増幅するセ
    ンシングトランジスタと、 前記センシングトランジスタの前記ドレインに各々連結
    されるロード抵抗と、 前記ロード抵抗の両端に並列に連結され、センシング信
    号に応答して電流経路を形成する付加抵抗と、 センシングイネーブル信号に応答して前記データ入出力
    ラインと前記相補データ入出力ラインの電流を接地に流
    すスイッチングトランジスタとを備えることを特徴とす
    る半導体メモリ装置。
  11. 【請求項１１】 前記センシング信号は、 メモリバンク選択信号及び前記メモリバンク選択信号に
    よって選択された前記メモリバンクの読出し信号に応答
    して発生する信号であることを特徴とする請求項１０に
    記載の半導体メモリ装置。
  12. 【請求項１２】 複数個のメモリセルが配列される多数
    のメモリバンクと、 前記メモリセルのビットライン及び相補ビットラインの
    データを感知増幅するビットラインセンスアンプと、 前記ビットラインセンスアンプの出力を選択してデータ
    入出力ライン及び相補データ入出力ラインに伝送するコ
    ラム選択回路と、 前記データ入出力ライン及び前記相補データ入出力ライ
    ンの電圧レベルによって前記データ入出力ライン及び前
    記相補データ入出力ラインに電流を供給するロードトラ
    ンジスタ部と、 前記データ入出力ライン及び前記相補データ入出力ライ
    ンの電流差を感知増幅する電流センスアンプとを備え、 前記電流センスアンプは、 前記データ入出力ラインと相補データ入出力ラインのそ
    れぞれにそのソースが連結され、そのゲートとドレイン
    とが互いに交差接続され、前記データ入出力ラインと前
    記相補データ入出力ラインとの電流差を感知増幅するセ
    ンシングトランジスタと、 前記センシングトランジスタの前記ドレインに各々連結
    されるロード抵抗と、 前記センシングトランジスタの前記ドレインと接地との
    間に各々連結され、第１センシング信号及び第２センシ
    ング信号に応答する利得制御部と、 前記ロード抵抗の両端に並列に連結され、前記利得制御
    部の出力に応答して電流経路を形成する付加抵抗と、 センシングイネーブル信号に応答して前記データ入出力
    ラインと前記相補データ入出力ラインの電流を接地に流
    すスイッチングトランジスタとを具備することを特徴と
    する半導体メモリ装置。
  13. 【請求項１３】 前記利得制御部は、 前記第１センシング信号がそのゲートに供給され、前記
    センシングトランジスタのドレインにそのドレインが連
    結される第１トランジスタと、 前記第２センシング信号がそのゲートに供給され、前記
    第１トランジスタのソースにそのドレインが連結され、
    そのソースは前記接地に連結される第２トランジスタと
    を具備することを特徴とする請求項１２に記載の半導体
    メモリ装置。
  14. 【請求項１４】 前記第１センシング信号は、 メモリバンク選択信号及び前記メモリバンク選択信号に
    よって選択された前記メモリバンクの読出信号に応答し
    て発生し、 前記第２センシング信号は、 前記第１センシング信号の反転信号であることを特徴と
    する請求項１２に記載の半導体メモリ装置。
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