KR100355235B1

KR100355235B1 - 전류센스앰프의 센싱 이득을 조절 할 수 있는 반도체메모리 장치

Info

Publication number: KR100355235B1
Application number: KR1020000040990A
Authority: KR
Inventors: 신상웅
Original assignee: 삼성전자 주식회사
Priority date: 2000-07-18
Filing date: 2000-07-18
Publication date: 2002-10-11
Also published as: TW508906B; US6396310B2; KR20020007608A; US20020011876A1; JP3903460B2; JP2002117678A

Abstract

본 발명은 전류센스앰프의 센싱 이득을 조절할 수 있는 반도체 메모리 장치에 대하여 기술된다. 반도체 메모리 장치는 다수개의 메모리뱅크들을 포함하고, 메모리뱅크의 메모리셀 데이터는 비트라인센스앰프와 칼럼선택회로를 통하여 데이터입출력라인으로 전달된다. 데이터입출력라인 및 상보데이터입출력라인의 전류차를 감지증폭하는 전류센스앰프는 센싱트랜지스터들, 로드저항들, 부가저항들 및 스위칭트랜지스터를 포함한다. 센싱트랜지스터들은 데이터입출력라인과 상보데이터입출력라인 각각에 그 소오스들이 연결되고 그 게이트와 드레인이 서로 교차 연결되어 데이터입출력라인과 상보데이터입출력라인의 전류차를 감지증폭한다. 로드저항들은 센싱트랜지스터들의 드레인에 각각 연결되고, 부가저항들은 로드저항 양단에 병렬연결되고 센싱신호에 응답하여 전류경로를 형성한다. 스위칭트랜지스터는 센싱인에이블신호에 응답하여 데이터입출력라인과 상보데이터입출력라인의 전류를 접지로 흘린다. 따라서, 본 발명은 비트라인센스앰프의 동작에 의해 비트라인과 상보비트라인이 완전히 벌어지지 않은 구간에서도 전류센스앰프의 전류이득을 조절하여 비트라인과 상보비트라인의 전압차를 감지증폭할 수 있다.

Description

전류센스앰프의 센싱 이득을 조절할 수 있는 반도체 메모리 장치{Semiconductor memory device adjusting sensing gain of data line sense amplifier}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이터입출력라인에 연결된 전류센스앰프의 이득을 조절할 수 있는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치는 복수개의 메모리셀들을 구비하여 이들 메모리셀들에 데이터를 저장하거나 저장된 데이터를 독출하는 동작을 수행한다. 메모리셀의 데이터는 비트라인을 통하여 비트라인센스앰프에 연결되어 그 전압레벨이 감지증폭된다. 통상적으로, 라스(/RAS) 액티브 명령에 의하여 하나의 워드라인이 인에이블되면 이에 연결된 모든 메모리셀들의 데이터들이 해당 비트라인들로 전송된다. 인에이블된 워드라인에 연결된 메모리셀들의 데이터들은 비트라인들에 차아지셰어링되면서 비트라인들의 전압레벨을 조금씩 상승 또는 하강시킨다. 이들 비트라인들에 각각 인접한 메모리셀들의 비트라인들은 소위 "상보비트라인"이라고 일컫는 데, 상보비트라인들은 초기 비트라인전압으로 프리차아징된 전압레벨을 유지한다.

그래서, 비트라인과 상보비트라인은 소정의 전압차를 가지고 비트라인센스앰프들에 연결되고, 비트라인센스앰프의 동작에 따라 그 전압차는 더욱 크게 벌어진다. 비트라인센스앰프들의 출력라인들, 즉 비트라인들은 카스(/CAS) 액티브 명령에 의해 활성화되는 칼럼선택회로에 의하여 소정 선택되어 데이터입출력라인과 연결된다. 여기에서, 라스(/RAS) 액티브 명령과 카스(/CAS) 액티브 명령 사이의 시간을 tRCD(/RAS to /CAS delay time)라고 일컫는다. 데이터입출력라인으로 전달된 비트라인센스앰프의 출력은 데이터라인센스앰프 예컨대, 전류센스앰프에 의하여 다시 감지증폭된 후, 출력버퍼를 통하여 패드로 출력된다.

도 1은 이러한 반도체 메모리 장치의 일부분을 나타내는 도면이다. 이를 참조하면, 비트라인센스앰프(110)에 의하여 센싱된 비트라인(BL)과 상보비트라인(BLB)의 데이터는 칼럼선택신호(CSL)에 응답하여 데이터입출력라인쌍(DIO,/DIO)으로 각각 전달된다. 데이터입출력라인쌍(DIO,/DIO)은 입출력먹스부(140)를 통하여 전류센스앰프(150)에 연결된다. 전류센스앰프(150)는 데이터라인센스앰프의 하나의 유형으로서, 데이터입출력라인쌍(DIO,/DIO)의 전류를 감지증폭하여 데이터입출력라인쌍의 전압레벨을 결정한다. 입출력먹스부(140)는 전류센스앰프(150)가 둘 이상의 메모리블락들에 공유될 경우 전류센스앰프(150)를 어느 메모리블락과 연결시킬 건지를 결정한다.

데이터입출력라인쌍(DIO,/DIO)에는 전류원인 로드트랜지스터부(130)에 의하여 소정의 전류(i1,i2)가 각각 흐른다. 예를 들어, 비트라인센스앰프(110)의 동작 결과 비트라인(BL)의 전압레벨이 로직 하이레벨쪽이고 상보비트라인(/BL)의 전압레벨은 로직 로우레벨쪽일 경우, 로딩신호(LOAD)에 응답하여 제1 로드트랜지스터(131)를 통해 흐르는 전류는 제2 로드트랜지스터(132)의 그것보다 작다. 왜냐하면, 제1 로드트랜지스터(131)의 Vds가 제2 로드트랜지스터(132)의 Vds보다 작음으로 인하여 제1 로드트랜지스터(131)의 Ids가 제2 로드트랜지스터(132)의 Ids보다 작기 때문이다. 제1 로드트랜지스터(131)를 통해 흐르는 전류와 제2 로드트랜지스터(132)를 통해 흐르는 전류는 데이터입출력라인(DIO)과 상보데이터입출력라인(/DIO)으로 각각 흐르게 된다.

도 2는 도 1의 전류센스앰프의 구체적인 회로도를 나타내는 도면이다. 이를참조하면, 전류센스앰프(150)는 센싱트랜지스터들(201,202)과 로드저항들(203,204) 및 스위칭트랜지스터(205)를 구비한다. 센싱트랜지스터들(201,202)은 동일한 전기적 특성을 가지고, 소오스들은 데이터입출력라인(DIO,/DIO)에 각각 연결되고 그 게이트와 드레인은 서로 교차연결되어 있다. 그리고, 각각의 드레인은 전류센스앰프(150)의 출력(V1,V2)이 된다. 로드저항들(203,204)은 다이오드형의 트랜지스터들로 구성되며 동일한 전기적 특성, 특히 동일한 저항값을 가진다. 스위칭트랜지스터(205)는 센싱인에이블신호(PIOSE)의 활성화에 응답하여 앞서 설명한 도 1의 로드트랜지스터들(131,132)에 의하여 공급되는 일정량의 전류를 접지로 흘리는 전류경로를 제공한다.

이러한 전류센스앰프(150)의 동작은 다음과 같다. 먼저, 스위칭트랜지스터(205)는 센싱인에이블신호에 응답하여 턴온된 상태이다. 제1 로드트랜지스터(131)와 제2 로드트랜지스터(132)에 의하여 흐르는 데이터입출력라인(DIO)의 전류(i1)와 상보데이터입출력라인(/DIO)의 전류(i2)는 앞서 설명한 바와 같이 비트라인센스앰프의 동작결과인 비트라인(BL)과 상보비트라인(/BL)의 전압차에 의하여 서로 다르다. 데이터입출력라인(DIO)의 전류(i1)가 상보데이터입출력라인(/DIO)의 전류(i2) 보다 작을 경우 제1 출력전압(V1)은 낮아지고 제2 출력전압(V2)는 높아진다. 이는 로딩저항들(203,204)에 걸리는 전압값으로써, 전류센스앰프(150)의 센싱결과가 된다. 이 후 전류센스앰프(150)의 제1 출력전압(V1)과 제2 출력전압(V2)는 래치형 센스앰프로 전달되어 그 전압레벨을 래치하게 된다.

그런데, 이러한 전류센스앰프(150)는 tRCD 동안에 비트라인센스앤프에 의해 비트라인과 상보비트라인의 전압차가 어느정도 크게 벌어진 다음에 그 동작상 안정적이다. 즉, 도 3에서 나타내고 있는 t2 시간의 비트라인과 상보비트라인의 전압차가 전류센스앰프(150)의 센싱 마진을 위한 적정이다. 만약 비트라인과 상보비트라인의 전압차가 tRCD 동안에 크게 벌어지지 못한 상태 즉, 도 3의 t1 시간에서 전류센스앰프(150)가 동작되면, 전류센스앰프(150)는 데이터입출력라인(DIO)과 상보데이터라인(/DIO)의 전류차를 감지증폭하는 데 많은 시간이 소요된다. 그리고 이 때에는 제1 및 제2 출력전압(V1,V2)의 차 또한 작아서 래치형 센스앰프의 오동작을 유발하는 문제점을 지닌다.

따라서, tRCD 동안에 비트라인과 상보비트라인의 전압차가 작더라도 전류센스앰프의 이득을 조정하여 이 전압차를 안정적으로 감지증폭할 수 있는 반도체 메모리 장치가 요구된다.

본 발명의 목적은 비트라인과 상보비트라인의 전압차가 작더라도 이를 감지증폭할 수 있는 전류센스앰프를 갖는 반도체 메모리 장치를 제공하는 것이다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 전류센스앰프를 포함하는 반도체 메모리 장치의 일부분을 나타내는 도면이다.

도 2는 도 1의 전류센스앰프를 나타내는 도면이다.

도 3은 도 1의 비트라인센스앰프의 동작 파형도를 나타내는 도면이다.

도 4는 본 발명의 제1 실시예에 따른 전류센스앰프를 나타내는 도면이다.

도 5는 트랜지스터들의 일반적인 전기적 특성을 나타내는 도면이다.

도 6는 본 발명의 제2 실시예에 따른 전류센스앰프를 나타내는 도면이다.

도 7은 도 4 및 도 6의 센싱신호들이 발생되는 타이밍 다이어그램이다.

도 8은 도 7의 센싱신호들을 발생시키는 센싱신호발생회로를 나타내는 도면이다.

상기 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치는, 복수개의 메모리셀들이 배열되는 다수개의 메모리뱅크들과, 메모리셀들의 비트라인 및 상보비트라인의 데이터들을 감지증폭하는 비트라인센스앰프들과, 비트라인센스앰프의 출력을 선택하여 데이터입출력라인 및 상보데이터입출력라인으로 전송하는 칼럼선택회로와, 데이터입출력라인 및 상보데이터입출력라인의 전압레벨에 따라 데이터입출력라인 및 상보데이터입출력라인으로 전류를 공급하는 로드트랜지스터부와, 데이터입출력라인 및 상보데이터입출력라인의 전류차를 감지증폭하는 전류센스앰프를 구비한다.

일실시예에 따른 전류센스앰프는 데이터입출력라인과 상보데이터입출력라인 각각에 그 소오스들이 연결되고 그 게이트와 드레인이 서로 교차 연결되어 데이터입출력라인과 상보데이터입출력라인의 전류차를 감지증폭하는 센싱트랜지스터들과, 센싱트랜지스터들의 드레인에 각각 연결되는 로드저항들과, 로드저항 양단에 병렬연결되고 센싱신호에 응답하여 전류경로를 형성하는 부가저항들과, 센싱인에이블신호에 응답하여 데이터입출력라인과 상보데이터입출력라인의 전류를 접지로 흘리는 스위칭트랜지스터를 구비한다.

다른 실시예에 따른 전류센스앰프는 데이터입출력라인과 상보데이터입출력라인 각각에 그 소오스들이 연결되고 그 게이트와 드레인이 서로 교차 연결되어 데이터입출력라인과 상보데이터입출력라인의 전류차를 감지증폭하는 센싱트랜지스터들과, 센싱트랜지스터들의 드레인에 각각 연결되는 로드저항들과, 센싱트랜지스터들의 드레인과 접지사이에 각각 연결되고 제1 센싱신호 및 제2 센싱신호에 응답하는 이득제어부들과, 로드저항 양단에 병렬연결되고 이득제어부의 출력에 응답하여 전류경로를 형성하는 부가저항들과, 센싱인에이블신호에 응답하여 데이터입출력라인과 상보데이터입출력라인의 전류를 접지로 흘리는 스위칭트랜지스터를 구비한다.

이와같은 본 발명에 의하면, 비트라인센스앰프의 동작에 의해 비트라인과 상보비트라인이 완전히 벌어지지 않은 구간에서도 전류센스앰프의 전류이득을 조절하여 비트라인과 상보비트라인의 전압차를 감지증폭할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.

도 4는 본 발명의 제1 실시예에 따른 전류센스앰프(400)를 나타내는 도면이다. 이를 참조하면, 전류센스앰프(400)는 도 2의 전류센스앰프(150)와는 달리, 제1 로드저항(403) 양단에 제1 부가저항(405)을, 그리고 제2 로드저항(404) 양단에 제2 부가저항(406)을 더 구비한다는 점에서 다르다. 제1 및 제2 부가저항들(405,406)은 센싱신호(se1)에 응답하는 엔모스트랜지스터들로 구성된다. 센싱신호(se1)은 비트라인센스앰프의 활성화 시점에서 로직 하이레벨로 활성화되며 소정의 펄스 너비를 갖는 신호이다.

제1 및 제2 부가저항들(405,405)은 제1 출력전압(V1)과 제2 출력전압(V2)의 레벨에 따라서 그 저항값들이 변화한다. 예를 들면, 앞서 설명한 바 있는 제1 출력전압(V1)이 낮아지고 제2 출력전압(V2)은 높아지는 경우에, 낮아지는 제1 출력전압(V1)에 의해 제1 부가저항(405)의 Vds는 작아지고 높아지는 제2 출력전압(V2)에 의해 제2 부가저항(406)의 Vds는 커진다. 도 5에 도시된 것처럼, 엔모스트랜지스터의 전기적 특성은 선형 영역과 포화영역 사이의 경계에서 Vds가 높아지면 드레인-소스 사이의 저항값(rds)은 커지고 Vds가 낮아지면 rds는 작아지는 것으로 나타난다. 따라서, 낮아지는 제1 출력전압(V1)에 의해 제1 부가저항(405)의 저항값은 작아지고 높아지는 제2 출력전압(V2)에 의해 제2 부가저항(406)의 저항값은 커진다.

그리하여, 낮아지려는 제1 출력전압(V1)은 제1 로드저항(403)과 작은 저항값의 제1 부가저항(405)의 병렬연결관계로 인해 그 저항값이 더 작아져서 더욱 낮아지게 된다. 높아지려는 제2 출력전압(V2)은 제2 로드저항(404)과 큰 저항값의 제2 부가저항(406)의 병렬관계로 인한 그 저항값이 더 커져서 더욱 높아진다. 따라서, 전류센스앰프(400)는 그 이득이 더욱 커지게 된다.

본 실시예의 전류센스앰프(400)는 비트라인센스앰프가 활성화될 때 센싱신호(se1)에 응답하는 부가저항들(405,406)을 통하는 전류 경로를 추가로 갖는다. 이는 비트라인센스앰프에 의해 비트라인과 상보비트라인의 전압차가 어느 정도 크게 벌어지지 않은 상태에서도 부가저항들(405,406)을 통하는 전류 경로로 인해 전류센스앰프의 이득이 커진다는 것을 의미한다. 따라서, 전류센스앰프(400)는 비록 비트라인과 상보비트라인의 전압차가 어느 정도 크게 벌어지지 않은 상태에서도 그 전압차를 감지증폭할 수 있음을 의미한다.

도 6은 본 발명의 다른 실시예에 따른 전류센스앰프(600)를 나타내는 도면이다. 이를 참조하면, 전류센스앰프(600)는 센싱트랜지스터들(601,602)과 로드저항들(603,604) 및 스위칭트랜지스터(613)를 구비한다는 점에서 도 2의 전류센스앰프(150)와 같다. 다만, 이득제어부들(605,609)과 부가저항들(608,612)을 더 구비한다는 점에서는 다르다.

제1 이득제어부(605)는 제1 제어트랜지스터(606)와 제2 제어트랜지스터(607)를 포함한다. 제1 제어트랜지스터(606)는 제1 센싱신호(se2)에 응답하고 제2 제어트랜지스터(607)는 제2 센싱신호(se3)에 응답하여 제1 부가저항(608)의 저항값을 조절한다. 제1 센싱신호(se2)는 비트라인센스앰프의 활성화 시점에서 로직 하이레벨로 활성화되며 소정의 펄스 너비를 갖는다. 제2 센싱신호(se3)는 제1 센싱신호에 반전된 신호로서, 제1 센싱신호(se2)가 로직 하이레벨의 펄스신호인 동안 제2 센싱신호(se3)는 로직 로우레벨의 펄스신호이다.

로직 하이레벨의 제1 센싱신호(se2)에 응답하여 제1 제어트랜지스터(606)가 턴온되고 로직 로우레벨의 제2 센싱신호(se3)에 응답하여 제2 제어트랜지스터(607)가 턴오프된다. 턴온된 제1 제어트랜지스터(606)는 제1 부가저항(608)을 제1 로드저항(603)와 같은 다이오드형 트랜지스터로 만든다.

그리하여, 전류센스앰프(600)는 비트라인센스앰프가 활성화될 때에 로드저항(603)과 제1 센싱신호(se2)에 응답한 부가저항(608)을 통하는 두 전류 경로를 갖는 데, 이 때 부가저항(608)을 통하는 전류는 제1 실시예에서의 도 4의 부가저항(405)을 통하는 전류에 비하여 작다. 이에 따라 전류센스앰프(600)에서 스위칭트랜지스터(613)를 통하는 전체 전류량은 도 4의 스위칭트랜지스터(407)를 통하는 전체 전류량 보다 작다. 그러므로, 전류센스앰프(600)는 보다 큰 이득을 갖게 되어 비트라인센스앰프에 의해 비트라인과 상보비트라인의 전압차가 어느 정도 크게 벌어지지 않은 상태에서도 비트라인과 상보비트라인의 전압차를 감지증폭할 수 있다.

도 7은 도 4 및 도 6의 센싱신호들(se1,se2)이 발생되는 타이밍을 개략적으로 나타내는 도면이다. 이를 참조하면, 라스신호(/RAS)의 로우레벨로의 활성화와카스신호(/CAS)의 로우레벨로의 활성화 후에, 소정의 뱅크선택펄스신호가 일정의 펄스너비로 발생된다. 이 펄스너비는 비트라인과 상보비트라인이 비트라인센스앰프의 동작에 의하여 완전히 벌어지지 않은 구간, 예를 들면 도 3의 t1 구간에 해당된다. 선택된 뱅크의 독출신호가 로직 하이레벨로 활성화되면 소정의 펄스너비, 즉 뱅크선택펄스신호의 펄스너비에 해당하는 센싱신호들(se1,se2)가 발생된다. 특히, 센싱신호들(se1,se2)은 도 8의 센싱신호발생회로에 의하여 발생된다.

도 8의 센싱신호발생회로(800)는 다수개의 뱅크들에 공유되는 전류센스앰프를 전제로 한다. A 뱅크선택펄스신호와 A 뱅크독출신호에 응답하는 2-입력 앤드게이트(801)의 출력, B 뱅크선택펄스신호와 B 뱅크독출신호에 응답하는 2-입력 앤드게이트(802)의 출력 및 C 뱅크선택펄스신호와 C 뱅크독출신호에 응답하는 2-입력 앤드게이트(803)의 출력이 3-입력 오아게이트(804)로 입력된다. 즉, 각 뱅크들에 대한 선택신호와 독출신호에 대하여 발생되는 3-입력 오아게이트(804)의 출력이 센싱신호들(se1,se2)이 된다. 센싱신호 se1은 도 4의 센싱신호가 되고, 센싱신호 se2는 도 6의 제1 센싱신호가 된다.

따라서, 본 발명의 전류센스앰프에 의하면, 비트라인센스앰프의 동작에 의해 비트라인과 상보비트라인이 완전히 벌어지지 않은 구간에서도 전류이득을 조절하여 비트라인과 상보비트라인의 전압차를 감지증폭할 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 본 발명에 의하면, 비트라인센스앰프의 동작에 의해 비트라인과 상보비트라인이 완전히 벌어지지 않은 구간에서도 전류센스앰프의 전류이득을 조절하여 비트라인과 상보비트라인의 전압차를 감지증폭할 수 있다.

Claims

데이터입출력라인으로 전달된 메모리셀 데이터를 감지증폭하는 전류센스앰프에 있어서,

상기 데이터입출력라인과 상보데이터입출력라인 각각에 그 소오스들이 연결되고 그 게이트와 드레인이 서로 교차 연결되어 상기 데이터입출력라인과 상기 상보데이터입출력라인의 전류차를 감지증폭하는 센싱트랜지스터들;

상기 센싱트랜지스터들의 상기 드레인에 각각 연결되는 로드저항들;

상기 로드저항 양단에 병렬연결되고 센싱신호에 응답하여 전류경로를 형성하는 부가저항들; 및

센싱인에이블신호에 응답하여 상기 데이터입출력라인과 상기 상보데이터입출력라인의 전류를 접지로 흘리는 스위칭트랜지스터를 구비하는 것을 특징으로 하는 전류센스앰프.
제1항에 있어서, 상기 로드저항들은

다이오드형의 트랜지스터들인 것을 특징으로 하는 전류센스앰프.
제1항에 있어서, 상기 부가저항들은

상기 센싱신호가 게이트에 연결되는 트랜지스터인 것을 특징으로 하는 전류센스앰프.
제1항에 있어서, 상기 센싱신호는

비트라인센스앰프의 활성화 시점에서 활성화되어 소정의 펄스 너비를 갖는 신호인 것을 특징으로 하는 전류센스앰프.
데이터입출력라인으로 전달된 메모리셀 데이터를 감지증폭하는 전류센스앰프에 있어서,

상기 데이터입출력라인과 상보데이터입출력라인 각각에 그 소오스들이 연결되고 그 게이트와 드레인이 서로 교차 연결되어 상기 데이터입출력라인과 상기 상보데이터입출력라인의 전류차를 감지증폭하는 센싱트랜지스터들;

상기 센싱트랜지스터들의 상기 드레인에 각각 연결되는 로드저항들;

상기 센싱트랜지스터들의 상기 드레인과 접지사이에 각각 연결되고 제1 센싱신호 및 제2 센싱신호에 응답하는 이득제어부들;

상기 로드저항 양단에 병렬연결되고 상기 이득제어부의 출력에 응답하여 전류경로를 형성하는 부가저항들; 및

센싱인에이블신호에 응답하여 상기 데이터입출력라인과 상기 상보데이터입출력라인의 전류를 접지로 흘리는 스위칭트랜지스터를 구비하는 것을 특징으로 하는 전류센스앰프.
제5항에 있어서, 상기 이득제어부는

상기 제1 센싱신호가 그 게이트에 연결되고 상기 센싱트랜지스터의 드레인에 그 드레인이 연결되는 제1 트랜지스터; 및

상기 제2 센싱신호가 게이트에 연결되고 상기 제1 트랜지스터의 소스에 그 드레인이 연결되며 그 소스는 상기 접지에 연결되는 제2 트랜지스터를 구비하는 것을 특징으로 하는 전류센스앰프.
제5항에 있어서, 상기 제1 센싱신호는

비트라인센스앰프의 활성화 시점에서 활성화되어 소정의 펄스 너비를 갖는 신호이고,

상기 제2 센싱신호는

상기 제1 센싱신호에 반전된 신호인 것을 특징으로 하는 전류센스앰프.
제5항에 있어서, 상기 로드저항들은

다이오드형의 트랜지스터들인 것을 특징으로 하는 전류센스앰프.
제5항에 있어서, 상기 부가저항들은

상기 이득제어부의 출력이 게이트에 연결되는 트랜지스터인 것을 특징으로 하는 전류센스앰프.
복수개의 메모리셀들이 배열되는 다수개의 메모리뱅크들;

상기 메모리셀들의 비트라인 및 상보비트라인의 데이터들을 감지증폭하는 비트라인센스앰프들;

상기 비트라인센스앰프의 출력을 선택하여 데이터입출력라인 및 상보데이터입출력라인으로 전송하는 칼럼선택회로;

상기 데이터입출력라인 및 상기 상보데이터입출력라인의 전압레벨에 따라 상기 데이터입출력라인 및 상기 상보데이터입출력라인으로 전류를 공급하는 로드트랜지스터부; 및

상기 데이터입출력라인 및 상기 상보데이터입출력라인의 전류차를 감지증폭하는 전류센스앰프를 구비하고,

상기 전류센스앰프는

상기 데이터입출력라인과 상보데이터입출력라인 각각에 그 소오스들이 연결되고 그 게이트와 드레인이 서로 교차 연결되어 상기 데이터입출력라인과 상기 상보데이터입출력라인의 전류차를 감지증폭하는 센싱트랜지스터들;

상기 센싱트랜지스터들의 상기 드레인에 각각 연결되는 로드저항들;

상기 로드저항 양단에 병렬연결되고 센싱신호에 응답하여 전류경로를 형성하는 부가저항들; 및

센싱인에이블신호에 응답하여 상기 데이터입출력라인과 상기 상보데이터입출력라인의 전류를 접지로 흘리는 스위칭트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제10항에 있어서, 상기 센싱신호는

메모리뱅크선택신호들 및 상기 메모리뱅크선택신호에 의하여 선택된 상기 메모리뱅크의 독출신호에 응답하여 발생되는 신호인 것을 특징으로 하는 반도체 메모리 장치.
복수개의 메모리셀들이 배열되는 다수개의 메모리뱅크들;

상기 메모리셀들의 비트라인 및 상보비트라인의 데이터들을 감지증폭하는 비트라인센스앰프들;

상기 비트라인센스앰프의 출력을 선택하여 데이터입출력라인 및 상보데이터입출력라인으로 전송하는 칼럼선택회로;

상기 데이터입출력라인 및 상기 상보데이터입출력라인의 전압레벨에 따라 상기 데이터입출력라인 및 상기 상보데이터입출력라인으로 전류를 공급하는 로드트랜지스터부; 및

상기 데이터입출력라인 및 상기 상보데이터입출력라인의 전류차를 감지증폭하는 전류센스앰프를 구비하고,

상기 전류센스앰프는

상기 데이터입출력라인과 상보데이터입출력라인 각각에 그 소오스들이 연결되고 그 게이트와 드레인이 서로 교차 연결되어 상기 데이터입출력라인과 상기 상보데이터입출력라인의 전류차를 감지증폭하는 센싱트랜지스터들;

상기 센싱트랜지스터들의 상기 드레인에 각각 연결되는 로드저항들;

상기 센싱트랜지스터들의 상기 드레인과 접지사이에 각각 연결되고 제1 센싱신호 및 제2 센싱신호에 응답하는 이득제어부들;

상기 로드저항 양단에 병렬연결되고 상기 이득제어부의 출력에 응답하여 전류경로를 형성하는 부가저항들; 및

센싱인에이블신호에 응답하여 상기 데이터입출력라인과 상기 상보데이터입출력라인의 전류를 접지로 흘리는 스위칭트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제12항에 있어서, 상기 이득제어부는

상기 제1 센싱신호가 그 게이트에 연결되고 상기 센싱트랜지스터의 드레인에 그 드레인이 연결되는 제1 트랜지스터; 및

상기 제2 센싱신호가 게이트에 연결되고 상기 제1 트랜지스터의 소스에 그 드레인이 연결되며 그 소스는 상기 접지에 연결되는 제2 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제12항에 있어서, 상기 제1 센싱신호는

메모리뱅크선택신호들 및 상기 메모리뱅크선택신호에 의하여 선택된 상기 메모리뱅크의 독출신호에 응답하여 발생되고,

상기 제2 센싱신호는

상기 제1 센싱신호에 반전된 신호인 것을 특징으로 하는 반도체 메모리 장치.