KR0158111B1 - 반도체 메모리 장치의 센스앰프 제어회로 - Google Patents

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KR0158111B1 KR1019950019793A KR19950019793A KR0158111B1 KR 0158111 B1 KR0158111 B1 KR 0158111B1 KR 1019950019793 A KR1019950019793 A KR 1019950019793A KR 19950019793 A KR19950019793 A KR 19950019793A KR 0158111 B1 KR0158111 B1 KR 0158111B1
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Abstract

비트라인쌍중 적어도 하나의 비트라인에 접속된 메모리 셀을 전위를 감지 증폭하는 다이나믹 램의 센스앰프를 초기 구동시 전원전압 딥을 제거함과 동시에 센싱마진을 향상시키도록 센스앰프의 구동전압을 제어하는 센서앰프 제어회로에 관한 것이다. 상기의 센스앰프 제어회로는 전원전압을 입력하며 제어전압의 입력에 구동되어 상기 제어전압에 대응하는 전압레벨의 센스앰프 구동신호를 상기 센스앰프로 출력하여 센스앰프 구동수단과, 상기 메모리 셀의 데이터를 억세스하기 위한 활성화신호의 입력에 응답하여 센스앰프 구동신호와 미리 설정된 기준전압을 비교하여 제1 및 제2트리거신호를 선택적으로 발생하는 트리거수단과, 소정레벨의 전원전압과 상기 센스앰프 구동 수단의 제어전압 입력단자의 사이에 접속되며 상기 제1트리거신호와 바이어스 제어신호에 응답하여 상기 전원전압을 완만한 제1경사를 갖는 전압으로 제어하여 제어전압으로서 출력하고 상기 감지전압의 변화에 적응하여 상기 제1경사를 갖는 제어전압을 평탄한 전압으로 제어하는 센스앰프 드라이버 제어수단과, 상기 제1트리거신호에 응답하여 상기 제어전압을 일정하게 하기위한 바이어스 제어신호를 출력하는 바이어싱수단으로 구성한다.

Description

반도체 메모리 장치의 센스앰프 제어회로
제1도는 종래의 반도체 메모리 장치에 사용되는 센스앰프 제어회로도.
제2도는 본 발명에 따른 반도체 메모리 장치의 센스앰프 제어회로도.
제3도는 제2도에 도시된 회로의 일부분의 동작 타이밍도.
제4도는 본 발명에 따른 센스앰프 제어회로의 동작에 의한 외부전원전압 및 비트 라인의 전압특성도.
제5도는 본 발명에 따른 센스앰프 제어회로의 피센스앰프 제어노드의 전압 특성도 이다.
본 발명은 외부전원전압 보다 더 낮은 레벨의 칩 내부 동작 전원전압에 의해 동작되는 다이나믹 램(dynamic RAM)의 센스앰프 제어회로에 관한 것으로, 특히 센스앰프를 초기 구동시 전원전압 딥(dip)을 제거함과 동시에 센싱마진을 향상시키도록 센스앰프의 구동전압을 제어하는 센서앰프 제어회로에 관한 것이다.
반도체 메모리 장치가 고집적화 됨에 따라서 칩내에서 동작되는 트랜지스터의 크기는 서브 미크론(Sub-micron)으로 작아지고, 산화막(Oxide)의 두께는 점점 더 박막으로 형성되고 있다. 물론, 트랜지스터의 구성으로 이루어진 센스앰프(sense amplifier : 이하 S/A이라 칭함)도 작아지게되는 것도 인식하여야 한다. 또한, 메모리의 저항 용량이 증가함에 따라 순간적인 소비 전류가 증가되고, 상기와 같은 전류 소비의 과다에 의해 발생되는 접지잡음(Ground noise)이 반도체 소자의 동작에 악영향을 주고 있다. 반도체 소자의 동작전원전압이 낮아짐에 따라서 상기와 같은 접지전압에 의한 악영향을 최소화하기 위한 노력이 꾸준히 진행되고 있다.
메모리 소자, 특히 다이나믹 램의 소자에 있어 전체 전류소모는 거의 대다수가 메모리 셀 어레이 및 이의 주변회로에서 발생되며, 고용량(High density)화됨에 따라서 메모리 셀 어레이 영역에서 차지하는 전류소모의 비율이 증가추세에 있는데 이는 주변회로에 비하여 메모리 셀 어레이가 고용량화 되어 증가되기 때문이다. 즉, 다이나믹 램에서의 고용량화는 하나의 워드라인의 활성화에 의해 구동되는 메모리 셀 및 하나의 비트라인쌍에 접속되는 메모리 셀의 개수가 많아지는 것을 의미한다.
상기와 같은 고용량의 다이나믹 램에서 로우 어드레스 스트로브 RASB가 입력되어 하나의 워드라인이 활성화되면 그 워드라인에 접속된 메모리 셀의 셀 트랜지스터를 모두 턴온시키어 스토리지 캐패시터에 저장된 전하를 비트라인쌍에 전달되어 전하분배가 일어난다. 이러한 전하분배가 발생된 후 비트라인쌍간의 전압차｜ΔVBL｜를 센스앰프가 증폭시키게 된다. 이때, 상기 센스앰프에 공급되는 전원전압 Vcc과 접지전압 Vss의 전원전압 잡음이 상기 언급한 한 개의 워드라인에 구동되는 메모리 셀 어레이 트랜지스터와 비트라인쌍에 연결되는 메모리 셀의 개수에 의존적인 특성을 갖는다.
다시말 하면, 워드라인이나 비트라인쌍에 접속되는 메모리 셀이 많으면 많을수록 전원전압의 강하(power source dip)나 접지전압의 잡음에 의해 상기 비트라인쌍간의 전압차｜ΔVBL｜를 증폭하는데 소요되는 시간이 증가된다. 또한 이러한 전원전압 손상(power source hurt)은 주변회로에 직접적인 영향을 주어 오동작을 유발시키는 원인이 되며, 특히 이러한 오동작의 원인은 순간적인 전류소모에 의한 전원전압 Vcc이나 접지전압 Vss의 피크 값은 대단히 큰 장애요소가 된다.
다이나믹 램에서 센스앰프 동작시 발생되는 문제점을 개선한 종래의 센스앰프 제어회로는 발명자 황흥선과 최종현에 의해 공동 발명된 후 본원출원인에 의해 특허 출원되어 1994년 4월 21일자로 출원공고된 제3409호(이하 선행특허라함)에 회로가 있으며, 이는 다음과 같다.
제1도는 종래의 반도체 메모리 장치에 사용되는 센스앰프 제어회로의 블록도 구성도를 도시한 일 예로서, 외부전원전압 EVcc의 레벨에 대응하여 비트라인쌍 BL/BLB에 접속된 센스앰프내의 피센스앰프(P sense amplifier)의 구동전압을 조절하도록 설계된 것이다.
상기 피센스앰프 제어회로는 피모오스 트랜지스터 11, 12와 엔모오스 트랜지스터 13, 14, 15로 구성된 비교기 50A와, 피모오스 트랜지스터 19, 20 및 엔모오스 트랜지스터 21, 22 및 인버터 23으로 구성된 레벨시프트회로 50B와, 피모오스 트랜지스터 16으로 구성된 비교기 인에이블 회로 50C와, 피모오스 트랜지스터 17 및 엔모오스 트랜지스터 18로 구성된 트리거회로 50D와, 피모오스 트랜지스터 24, 엔모오스 트랜지스터 25 및 26으로 구성된 바이어스회로 50E와, 피모오스 트랜지스터 27, 30, 31 및 엔모오스 트랜지스터 28, 29로 구성된 피센스앰프 드라이브 제어회로 50F로 구성되어 있다.
또한, 제1도에 도시된 구성요소의 미설명된 참조번호 600은 비트라인쌍 BL/BLB(여기서 비트라인상의 BLB는 상보비트라인 비트라인 BL 및 비트라인바이다.)에 접속된 메모리 셀 및 비트라인 센스앰프를 도시하고 있다. 여기서, 비트라인 BL에 드레인이 접속된 엔모오스 트랜지스터는 워드라인구동신호의 입력에 응답하여 스위칭 되는 것이며, 상기 엔모오스 트랜지스터의 소오스에 캐패시터가 데이터를 저장하는 스토리지 캐패시터이다. 그리고, PSA는 피센스앰프이고, NSA는 엔센스앰프이다.
또한, 상기 구성 요소들중, 바이어스 회로내의 피모오스 트랜지스터 24의 소오스에 공급되는 전원전압과 레벨시프트회로 50B내의 인버터 23에 공급되는 전압은 외부로부터 입력되는 전원전압 EVcc보다 낮은 레벨의 내부 전원전압 lVC이다. 상기 제1도와 같이 구성된 센스엔프 제어회로의 상세한 동작은 선행특허에 상세히 기재된 관계로 본 발명의 명세서에서는 이들의 관한 상세한 동작 설명은 생략될 것이며, 본 발명의 내용을 이해하는데 필요로하는 구성요소의 동작과정만이 설명될 것이다(상기 구성에 관한 센스엠프 제어회로의 상세한 동작은 특허공고번호 제94-3409호를 참조하라).
상기 제1도와 같은 구성중에 피센스앰프 PSA의 출력노드 SAP와 엔센스앰프 NSA의 출력노드 SAN 및 비트라인쌍 BL/BLB는 센싱인에이블신호 ΦSP가 비활성화 상태(로직 로우)로 있을 때 약 lVcc/2로 선충전(Pre-charge)되어 있음을 알 수 있다. 상기 센싱인에이블신호 ΦSP는 로우 어드레스 스트로브 RASB가 로우로 액티브 되었을 때 논리 하이의 상태로 활성화되는 신호이다. 제1도와 같이 구성된 종래의 피센스앰프 제어회로의 동작을 설명하면 하기와 같다.
외부로부터 입력되는 센싱인에이블신호 ΦSP가 활성화(액티브 하이) 되면 피모오스 트랜지스터 11, 12와 엔모오스 트랜지스터 13~15로 구성된 비교기 50A가 인에이블 된다. 이때, 피모오스 트랜지스터 19, 20과 엔모오스 트랜지스터 21, 22 및 인버터 23으로 구성된 레벨시프터회로 50B도 인에이블 된다. 인에이블된 상기의 비교기 50A는 단일의 피모오스 트랜지스터로 구성되는 피센스앰프 드라이버 1과 5의 출력노드 SAP와 메모리 셀에 인가되는 전압인 기준전압 Vref를 입력 비교하여 그 결과를 발생시킨다.
한편, 레벨시프터회로 50B는 센싱인에이블신호 ΦSP가 내부전원전압 lVC의 레벨로 활성화될 때 상기 센싱인에이블신호 ΦSP에 대응하는 출력을 외부전원전압 EVcc의 레벨로 변환하여 출력한다. 즉, 상기 센싱인에이블신호 ΦSP가 하이의 활성화 상태로 입력되면, 외부전원전압 EVcc의 레벨을 갖는 로직 하이신호를 출력한다. 피모오스 트랜지스터 16으로 구성되는 비교기 인에이블 회로 50C는 상기 레벨시프터회로 50B의 출력과 반전된 출력을 발생시키며, 그 출력은 비교기 50A의 출력노드 N1에 접속되어 있다. 따라서, 상기 비교기 인에이블 회로 50C의 출력이 하이인 경우 상기 비교기 50A의 출력은 디스에이블됨을 알 수 있다. 상기 비교기 50A의 역할, 즉, 기능은 센싱인에이블신호 ΦSP가 비활성화(로직 로우) 상태로 되었을 때 트리거회로 50D에서의 직류전류성분을 제거하여 단일의 피모오스 트랜지스터로 구성된 피센스앰프 드라이버 1 및 5의 구동을 차단하는 것이다.
피모오스 트랜지스터 17과 엔모오스 트랜지스터 18이 인버터구조로 접속된 트리거회로 50D는 비교기 50A의 출력을 반전시키어 피센스앰프 드라이버 회로로 50F의 입력노드 N2에 제어신호를 공급하는 것이다. 그리고, 피모오스 트랜지스터 24와 엔모오스 트랜지스터 25 및 26으로 구성된 바이어스회로 50E는 센싱인에이블신호 ΦSP가 하이 상태일 때 상기 트리거회로 50D로부터 출력되는 신호를 입력으로 하여 외부전원전압 EVcc의 레벨의 변화량보다 적은 변화량을 갖는 제어전압을 피센스앰프 드라이버 제어회로 50F내의 구동소자인 엔모오스 트랜지스터 29의 게이트로 공급하여 드레인-소오스 간에 흐르는 전류 lB의 량을 일정하게 제어하는 것이다. 상기와 같은 바이어스회로 50E는 곧 외부전원전압 EVcc의 변화량에 따른 피센스앰프 드라이버1,5의 구동전류의 변화를 최소화하기 위한 것이다.
피모오스 트랜지스터 27, 제1 및 제2 피모오스 트랜지스터 30, 31과, 엔모오스 트랜지스터 28, 29로 구성된 피센스앰프 드라이버 제어회로 50F는 트리거회로 50D와 바이어스회로 50E의 출력을 입력으로 하여 피센스앰프 드라이버 1, 5인 피모오스 트랜지스터의 게이트에 접속된 출력노드 ΦPSE의 전압을 일정하게 한다. 상기 피센스앰프 드라이버 1 및 5의 소오스는 외부전원전압 EVcc에 접속되고, 드레인은 피센스앰프의 출력노드 SAP에 접속되어 있고, 게이트는 상기 피센스앰프 드라이버 제어회로 50F의 출력노드 ΦPSE에 접속되어 있다.
따라서, 상기 제1도와 같은 회로는 센싱인에이블신호 ΦSP가 하이상태로 활성화되어 전류 소오스 트랜지스터인 엔모오스 트랜지스터 15를 턴온시키면 피센스앰프드라이버 1, 5의 출력노드 SAP의 전압과 기준전압 Vref의 비교 결과에 따라서 피센스앰프 드라이버 제어회로 50F의 출력노드 ΦPSE의 전압이 일정하게끔 제어된다. 상기와 같은 제어에 의해 피센스앰프 드라이버 제어회로 50F의 출력노드 ΦPSE의 전압이 일정하게 제어되면 피센스앰프 드라이버 1의 소오스로 공급되는 외부전원전압 EVcc과는 무관하게 소오스-게이트간의 전압 Vgs를 일정하게 하여 드레인으로부터 피센스앰프의 노드 SAP로 공급되는 전압을 일정하게 제어하는 구성임을 알 수 있다.
그러나, 상기와 같은 종래의 센스앰프 제어회로는 센싱인에이블신호 ΦSP가 로우에서 하이로 천이 되는 인에이블 시점에서 피센스앰프 드라이버 제어회로 50F내의 엔모오스 트랜지스터 29의 드레인-소오스간을 통하여 급증 전류(Surge current)가 급격하게 흐르게 되어 피센스앰프 드라이버 1, 5의 게이트-소오스간의 전압 Vgs가 순간적으로 크게되어 진다. 따라서, 센싱인에이블신호 ΦSP가 초기 액티브 상태로 인가되면 많은 전류, 즉, 과전류가 상기 피센스앰프 PSA의 노드 SAP로 흐르게 되어 외부전원전압 EVcc에 딥(DIP)의 현상이 발생된다. 상기와 같은 외부전원전압 EVcc에 딥이 발생되면, 비트라인쌍 BL/BLB간의 전압차｜ΔVBL｜를 두 개의 센스앰프 PSN, NSA가 소정의 레벨로 증폭하는데 걸리는 시간이 길어져 스피드 패털티(Speed penality)가 크게되는 문제가 발생한다.
즉, 센싱인에이블신호 ΦSP가 인에이블된 상태를 유지하면 상기 피센스엠프 드라이버 제어회로 50F의 출력노드 ΦPSE의 전압은 제5도의 200의 B에 도시한 바와 같이 일정하게 유지되어 외부전원전압 EVcc에 상관없이 제1도에 도시된 피센스앰프 드라이버 1 및 5의 Vgs를 일정하게 유지하여 피센스앰프 PSA의 노드 SAP의 전압을 일정하게 유지하지만, 센싱인에이블신호 ΦSP가 로우에서 하이로 인에이블되는 시점에서 상기 피센스앰프 드라이버 제어회로 50F의 출력노드 ΦPSE의 전압은 제5도의 200의 A에 도시한 바와 같이 매우 큰 값을 가지게되어 피센스앰프 드라이버 1, 5의 Vgs가 순간적으로 커지게 된다.
상기와 같이 센싱인에이블신호 ΦSP가 활성화되는 초기 상태에서 발생되는 전원전압의 딥을 개선하기 위해서 통상 센싱인에이블신호 ΦSP의 기울기를 완만하게 조절하는 방법을 사용하나, 상기와 같이 센싱인에이블신호 ΦSP의 기울기를 완만하게 조절하는 경우에는 센스앰프에 공급되는 전원전압의 레벨이 매우 취약하게 되어 비트라인쌍 BL/BLB간의 전압차｜ΔVBL｜를 증폭시키는데 걸리는 시간이 길어져 고속으로 데이터를 억세스 하는데 문제가 된다.
따라서, 본 발명의 목적은 비트라인쌍 BL/BLB의 전압차 증폭제어신호에 응답하여 센스앰프 드라이버의 구동전압을 안정되게 제어하는 센스앰프 제어회로를 제공함에 있다.
본 발명의 또 다른 목적은 비트라인쌍 BL/BLB의 전압차를 감지 및 응답하여 전원전압원으로부터 메모리 셀 어레이의 전원전압 노드로의 과도전류의 유입을 방지하여 전원전압의 딥을 방지함과 동시에 센싱시간을 향상시킨 센스앰프 제어회로를 제공함에 있다.
본 발명의 또다른 목적은 센싱인에이블신호의 입력에 응답하여 센스앰프 드라이버 제어회로의 출력을 제1레벨로부터 이보다 높은 제2레벨의 전압으로 제어하여 전원전압 딥을 제거하는 회로를 제공함에 있다.
상기 목적을 갖는 센스앰프 제어회로는 반도체 메모리 장치의 외부로부터 인가되는 외부전원전압에 의해 칩내부의 동작전원전압을 방생하는 내부전원전압 발생회로를 구비하는 반도체 메모리 장치에 유용하게 사용될 것이다.
본 발명에 따라 상기 목적을 달성하기 위한 센스앰프 제어회로는 비트라인쌍에 접속된 메모리 셀의 전위를 소정 레벨의 센스앰프 구동신호에 의해 감지 증폭하는 센스앰프를 적어도 하나 이상 구비하는 반도체 메모리 장치에 있어서, 외부전원전압을 입력하며 제어전압의 입력에 구동되어 상기 제어전압에 대응하는 전압레벨의 센스앰프 구동신호를 상기 센스앰프로 출력하여 센스앰프 구동수단과, 상기 메모리 셀의 데이터를 억세스하기 위한 활성신호의 입력에 응답하여 센스앰프 구동신호와 미리 설정된 기준전압을 비교하여 제1 및 제2트리거신호를 선택적으로 발생하는 트러거수단과, 소정레벨의 전원전압과 상기 센스앰프 구동수단의 제어전압 입력단자의 사이에 접속되며 상기 제1트리거신호와 바이어스 제어신호에 응답하여 상기 전원전압을 완만한 제1경사를 갖는 전압으로 제어하여 제어전압으로서 출력하고 상기 감지전압의 변화에 적응하여 상기 제1경사를 갖는 제어전압을 평탄한 전압으로 제어하는 센스앰프 드라이버 제어수단과, 상기 제1트리거신호에 응답하여 상기 제어전압을 일정하게 유지하기 위한 바이어스 제어신호를 출력하는 바이어싱수단으로 구성함을 특징으로 한다.
본 발명의 원리에 따른 상기 센스앰프 드라이버 제어수단은 바이어스제어신호의 입력에 응답하여 입력노드와 출력노드간의 채널이 형성되는 전류 제어용 제1모오스 트랜지스터와, 상기 전류제어용의 제1모오스 트랜지스터의 출려노드와 기준전압의 사이에 접속되어 전류를 소정 제한하는 전류제어소자와, 상기 제1모오스 트랜지스터의 입력노드로부터 상기 기준전압으로의 채널이 형성되어 상기 센스앰프 구동신호의 레벨에 대응하여 상기 채널이 제어되는 전류제어용 제2모오스 트랜지스터로 구성된 싱크전류 제어수단과; 외부전원전압을 상기 제어전압 노드에 공급하는 전원전압원 공급수단과, 상기 제1트리거신호에 응답하여 상기 전원전압 공급수단과 상기 제1모오스 트랜지스터의 입력노드의 사이에 채널을 형성하는 드라이브 트랜지스터로 구성된 피센스앰프 드라이버 제어수단으로 구성되어 있다.
이에 본 발명에 따른 바람직한 여러 가지의 실시예들을 첨부한 제3도내지 제5도를 참조하여 상세하게 설명한다. 상기한 도면들을 참조하여 본 발명에 따른 다수의 실시예들을 설명함에 있어서 전술한 제1도에 도시된 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조번호를 사용한다는 것을 유의하기 바란다.
제2도는 본 발명에 따른 센스앰프 제어회로도의 상세도로서, 이는 바이어스회로 50E의 출력을 게이트로 입력하는 엔오모스 트랜지스터 29의 소오스와 기준전압, 예를 들면, 접지전압 Vss의 사이에 소정의 크기의 저항 값을 갖는 모오스 트랜지스터 32가 더 부가 접속되고, 상기 엔모오스 트랜지스터 29의 드레인과 상기 접지전압 Vss의 사이에 드레인-소오스의 채널이 접속되며 게이트가 센스앰프 드라이버 1 및 5의 소오스에 접속된 엔모오스 트랜지스터 33이 부가된 싱크전류 제어회로 50G가 더 부가되어 구성되어 있다.
상기와 같이 구성된 본 발명의 센스앰프 제어회로는 센싱인에이블신호 ΦSP가 하이로 활성화시에 피센스앰프 PSA의 노드 SAP에 구동전압을 공급하는 피센스앰프 드라이브 1 및 5의 게이트-소오스간의 전압 Vgs를 완만한 경사의 전압으로 제어한다. 그리고, 피센스앰프 PSA의 센스앰프 구동신호의 증가에 비례하여 피센스앰프 드라이버 1 및 5의 게이트의 전압 Vgs를 더욱 크게 제어하여 메모리 셀에 공급되는 전압을 증폭하여 센싱전압 및 리스토아전압을 보장하도록 동작되며, 이는 후술하는 동작설명에 의해 보다 명확히 이해될 것이다.
제3도는 제2도에 도시된 회로의 일부분의 동작 타이밍도이다. 제4도는 본 발명에 따른 센스앰프 제어회로의 동작에 의한 외부전원전압 및 비트라인쌍 BL/BLB의 전압특성도로서, 이는 워드라인 WL이 활성화된 후 센싱인에이블신호 ΦSP가 로우에서 하이활성화되었을 때 피센스앰프 PSA의 센스앰프 구동신호 ΦPSE의 전압파형과, 피센스앰프 PSA와 엔센스앰프 NSA들의 노드 SAP, SAN들 및 비트라인쌍 BL/BLB간의 전압차｜ΔVBL｜가 증폭되는 것을 도시한 것이다.
제5도는 본 발명에 따른 센스앰프 제어회로의 피센스앰프 제어노드의 전압 특성도로서, 도면중, 200은 종래의 센스앰프 제어회로의 동작에 따른 센스엠프 구동신호 ΦPSE의 파형도이고, 210은 본 발명에 따른 센스엠프 제어회로의 동작에 다른 센스앰프 구동신호 ΦPSE의 파형도이다.
이하 본 발명에 따른 제2도의 동작 예를 제3도 내지 제5도를 참조하여 상세히 설명한다.
지금, 로우 어드레스 스트로브 RASB가 로우로 활성화되면, 로우어드레스 디코더(도시하지 않았음)의 출력에 의해 워드라인 WL은 제3도와 같이 로우에서 하이 상태로 활성화된다. 상기와 같이 워드라인 WL이 활성화되면 엔센스앰프 구동신호 ΦNSE가 제3도와같이 하이의 상태로 활성화되어 엔센스앰프 드라이버 3 및 7의 게이트로 공급되며, 센싱인이블제어신호 ΦSP가 제3도와 같이 하이의 상태로 활성화된다. 상기와 같이 워드라인 WL이 활성화되면 해당하는 워드라인에 접속된 메모리 쎌 MC내의 트랜지스터가 턴온되어 스토리지 캐패시터에 저장된 정보가 비트라인쌍 BL/BLB으로 전위 분배된다. 상기 비트라인쌍 BL/BLB의 전위분배는 상기 엔센스앰프 구동신호 ΦNSE에 의해 제3도와 같이 우선 접지전압 Vss의 레벨로 천이 되는 엔센스앰프 구동신호 SAN에 응답하여 우선적으로 증폭된다.
한편, 센싱인에이블신호 ΦSP가 제3도와 같이 하이상태로 활성화되면 피모오스 트랜지스터 11, 12와 엔모오스 트랜지스터 13~15로 구성된 비교기 50A는 전술한 바와 같이 기준전압 Vref와 상기 피센스앰프 드라이버 1 및 5의 출력노드 2의 전압레벨을 비교하여 그 결과를 노드 N1로 출력한다. 초기 상태의 상기 비교기 50A의 출력은 로우로 출력된다. 상기 비교기 50A의 출력 로우는 인버터로 구성된 트리거회로 50D로 공급되며, 상기 트리거회로 50D는 로우의 입력에 응답하여 제1트리거신호, 예를 들면, 하이의 신호를 노드 N2로 출력한다.
상기 노드 N2의 제1트리거신호는 바이어스회로 50F내의 엔모오스 트랜지스터 25와 피센스앰프 드라이버 제어회로 50F내의 피모오스 트랜지스터 27과 엔모오스 트랜지스터 28의 게이트로 각각 입력된다. 따라서, 상기 바이어스회로 50E내의 엔모오스 트랜지스터 25는 하이상태의 제1트리거신호에 응답하여 턴온되어진다. 상기 엔모오스 트랜지스터 25가 턴온되면 소오스가 내부전원전압 lVC에 접속된 피모오스 트랜지스터 24와 엔모오스 트랜지스터 25 및 26의 저항 비에 의한 전압이 노드 N3으로 출력된다. 상기 바이어스회로 50E의 노드 N3으로부터 출력되는 전압은 싱크전류제어회로 50G내의 엔모오스 트랜지스터 29의 게이트로 공급되어 상기 엔모오스 트랜지스터 29의 드레인-소오스간의 채널을 통하여 흐르는 전류를 제어하게끔 된다.
또한, 피센스앰프 드라이버 제어회로 50F내의 피모오스 트랜지스터 27은 하이 상태의 상기 제1트리거신호의 입력에 의해 턴 오프되고, 엔모오스 트랜지스터 28은 턴온된다. 따라서, 외부전원전압 EVcc와 상기 피센스앰프 드라이버 1 및 5의 게이트의 사이에 접속된 피모오스 트랜지스터 30과 엔모오스 트랜지스터 31에 의한 피센스앰프 제어노드 ΦPSE의 전압은 상기 엔모오스 트랜지스터 28, 29의 드레인-소오스간의 채널을 통하여 부하용의 엔모오스 트랜지스터 32의 드레인으로 입력된다.
이때, 상기 엔모오스 트랜지스터 32는 내부전원전압 lVC을 게이트로 입력하여 항상 턴온되어 상기 엔모오스 트랜지스터 29의 드레인-소오스간을 통하여 접지전압 Vss로 싱크되는 전류에 대한 로드(Load)의 역할을 한다. 상기의 엔모오스 트랜지스터 32의 로드는 상기 하이 상태의 제1트리거스신호에 의해 피센스앰프 제어노드 ΦPSE의 전압이 상기 엔모오스 트랜지스터 28, 29의 채널을 통하여 갑자기 로우의 레벨로 천이 되는 것을 방지하는 역할을 한다. 따라서, 센싱인에이블신호 ΦSP가 로우에서 하이로 천이 되어 상기와 같은 로드용 엔모오스 트랜지스터 32의 동작에 의해 상기 피센스앰프 제어노드 ΦPSE의 전압이 하이에서 로우로 천이되어 초기 기울기를 완만하게 함을 알 수 있다. 상기 피센스앰프 드라이버 1 및 5의 게이트 전압인 피센스앰프 제어노드 ΦPSE의 전압이 완만한 기울기를 가지고 하이에서 로우로 천이 되면 외부전원전압 EVcc의 딥이 방지된다.
한편, 피센스앰프 드라이버 1 및 5는 상기와 같은 동작에 의해 완만한 기울기를 가지고 하이에서 로우로 천이 돼는 피센스앰프 제어노드 ΦPSE의 전압에 의해 구동되어 소오스로 입력되는 외부전원전압 EVcc를 드레인으로 공급하여 피센스앰프 PSA의 노드 SAP로 공급한다. 따라서, 상기 피센스앰프 PSA의 출력노드 SAP의 전압레벨은 제3도와 같이 완만한 기울기를 갖고 로우로 천이 되는 피센스앰프 PSA의 출력노드 SAP의 전압이 증가되면 피센스앰프 PSA는 비트라인쌍 BL/BLB간의 전압차를 증폭함과 동시에 메모리 셀 MC에 상기 노드 SAP의 전압을 리스토아 전압으로서 제공한다.
상기와 같이 피센스앰프 PSA의 출력노드 SAP의 전압이 증가되면 상기 엔모오스 트랜지스터 29의 드레인과 접지전압 Vss에 드레인-소오스간의 채널이 접속된 엔모오스 트랜지스터 33이 턴온의 모드로 동작된다. 즉, 상기 엔모오스 트랜지스터 33은 메모리 셀 MC의 리스토아 전압 라인인 노드 SAP의 전압을 피이드백 받아 동작함으로써 상기 노드 SAP의 전압이 증가되면 될수록 드레인-소오스간의 전압 Vgs가 증가되어 노드 N4의 전압을 더욱 접지전압 Vss의 레벨로 다운시키어 피센스앰프 제어노드 ΦPSE의 전압을 접지전압 Vss의 레벨로 다운시킴을 알 수 있다. 따라서, 피센스앰프 PSA의 노드 SAP의 전압이 증가되면 피센스앰프 드라이버 1 및 5의 게이트-소오스간의 전압 Vgs가 커지게 됨으로써 메모리 셀 MC에 리스토아 전압을 충분한 레벨로서 공급할 수 있게된다.
상기한 동작에 의해 피센스앰프 PSA의 출력노드 SAP의 전압이 비교기 50A에 입력되는 기준전압 Vref의 레벨로 상승되면, 상기 출력노드 SAP의 의 전압 레벨은 비교기 50A, 레벨시프트회로 50B, 비교기 인에이블회로 50C, 트리거회로 50D, 피센스앰프 드라이버 제어회로 50F 및 싱크전류 제어회로 50G의 동작에 의해 상기 기준전압 Vref의 레벨로 클램프 된다. 이의 동작을 간략히 살피면 하기와 같다.
상기 피센스앰프 PSA의 노드 SAP의 전압이 기준전압 Vref보다 높게 상승되면 상기 비교기 50A는 노드 N1로 하이로 되며, 트리거회로 50D는 로우 상태의 제2트리거신호를 출력한다. 따라서, 피센스앰프 드라이버 제어회로 50F내의 엔모오스 트랜지스터 28이 턴 오프, 피모오스 트랜지스터 27이 턴온됨으로써 상기 피센스앰프 제어노드 ΦPSE의 전압이 외부전원전압 EVcc의 레벨로 상승되어 피센스앰프 드라이버 1, 5의 게이트-소오스간의 전압 Vgs를 감소시킴으로써 클램프 상태로 동작된다.
따라서, 상기 제2도와 같이 구성된 본 발명의 센스앰프 제어회로는 싱크전류의 로드를 부가하여 센싱인에이블신호 ΦSP가 활성화 시에 피센스앰프 PSA로 리스토아 전압을 공급하는 피센스앰프 드라이버 1, 5의 제어전압을 완만하게 제어하여 외부전원전압 EVcc의 딥을 방지하고, 상기 피센스앰프 PSA로 공급되는 리스토아 전압의 피이드백에 의해 상기 싱크전류를 제어하여 리스토아 전압을 상승시킴으로써 비트라인쌍 BL/BLB간의 전압차를 신속히 증폭할 수 있다.
상술한 바와 같이 본 발명은 센싱인에이블신호가 활성화시에 발생되는 전원전압의 딥현상을 방지함과 동시에 충분한 레벨의 센싱전압을 센스앰프에 공급함으로써 비트라인쌍의 전위분배의 상태를 고속으로 증폭할 수 있는 이점이 있게 된다.

Claims (8)

  1. 비트라인쌍중 적어도 하나의 비트라인에 접속된 메모리 셀과, 상기 비트라인쌍의 각 비트라인 사이에 접속되며 소정 레벨의 센스앰프 구동신호에 의해 상기 비트라인쌍의 전압을 감지증폭하는 센스앰프를 적어도 하나 이상 구비하는 반도체 메모리 장치에 있어서, 전원전압을 입력하며 제어전압의 입력에 대응하는 전압레벨의 센스앰프구동신호를 상기 센스앰프로 출력하는 센스앰프 구동수단과, 상기 메모리 셀의 데이터를 억세스하기 위한 활성화신호의 입력에 응답하여 상기 센스앰프 구동신호와 미리 설정된 기준전압을 비교하여 제1 및 제2트리거신호를 선택적으로 발생하는 트리거수단과, 소정 레벨의 전원전압과 상기 센스앰프 구동수단의 제어전압 입력단자 사이에 접속되며 상기 제1트리거신호와 바이어스 제어신호에 응답하여 상기 전원전압을 완만한 제1경사를 갖는 전압으로 제어하고 상기 감지전압의 변화에 적응하여 상기 제1경사를 갖는 제어전압을 평탄한 전압으로 제어하는 센스앰프 드라이버 제어수단과, 상기 제1트리거신호에 응답하여 상기 제어전압을 일정하게 하기 위한 바이어스 제어신호를 출력하는 바이어싱수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  2. 제1항에 있어서, 상기 센스앰프 구동수단은, 상기 전원전압에 소오스가 연결되고 드레인이 상기 센스앰프내의 리스토아수단에 접속되며 게이트로 입력되는 상기 제어전압에 대응하는 전압을 상기 리스토아수단에 공급하는 피모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  3. 제1항에 있어서, 상기 센스앰프 드라이버 제어수단은, 상기 전원전압과 트리거신호 입력노드 사이에 접속되며 상기 제1트리거신호의 입력에 응답하여 소정레벨의 제어전압을 상기 센스앰프 구동수단으로 공급하는 센스앰프 드라이버 제어수단, 바이어스제어신호의 입력에 응답하여 상기 제어전압을 제1경사를 갖는 전압으로 바이어스하고 상기 센스앰프 구동신호의 증가에 비례하여 상기 제어전압을 평탄한 전압으로 유지하는 싱크전류 제어수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  4. 제3항에 있어서, 상기 싱크전류 제어수단은, 바이어스 제어신호의 입력에 응답하여 입력노드와 출력노드간의 채널이 형성되는 전류 제어용 제1모오스 트랜지스터와, 상기 전류제어용 제1모오스 트랜지스터의 출력노드와 기준전압의 사이에 접속되어 입력노드로부터의 전류를 소정 제한하는 전류제어 소자와, 상기 전류제어용 제1모오스 트랜지스터의 입력노드로부터 상기 기준전압으로의 채널이 형성되어 상기 센스앰프 구동신호의 레벨에 대응하여 상기 채널이 제어되는 풀다운 모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  5. 제4항에 있어서, 상기 센스앰프 드라이브 제어수단은, 전원전압을 상기 제어전압 노드에 공급하는 전원전압원 공급수단과, 상기 제1트리거신호에 응답하여 상기 제어전압 노드로부터 상기 전류제어용 제1모오스 트랜지스터의 입력노드로 형성되는 채널을 갖는 드라이브 트랜지스터로 구성함을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  6. 제4항에 있어서, 상기 전류제어소자는 엔모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  7. 비트라인쌍중 적어도 하나의 비트라인에 접속된 메모리셀과, 상기 비트라인쌍의 각 비트라인 사이에 접속되며 제1센스앰프 구동신호에 의해 상기 비트라인쌍의 전압을 감지 증폭하는 엔센스 증폭수단과, 리스토아 전압의 입력에 응답하여 상기 비트라인쌍의 전압을 감지 증폭함과 동시에 상기 메모리 셀을 리스토아 하는 피센스 증폭수단을 구비하는 반도체 메모리 장치에 있어서, 전원전압을 입력하며 제어전압의 입력에 대응하는 전압레벨을 갖는 리스토아 전압을 상기 피센스앰프로 공급하는 피센스앰프 구동수단과, 상기 메모리 셀의 데이터를 억세스하기 위한 활성화신호의 입력에 응답하여 상기 리스토아 전압과 미리 설정된 기준전압을 비교하여 제1 및 제2 트리거신호를 선택적으로 발생하는 트리거수단과, 상기 전원전압과 상기 입력노드의 사이에 접속되며 상기 제1트러거신호의 입력에 응답하여 소정 레벨의 제어전압을 상기 피센스앰프 구동수단으로 공급하는 피센스앰프 드라이버 제어수단과, 바이어스제어신호의 입력에 응답하여 상기 제어전압을 제1경사를 갖는 전압으로 바이어스하고 상기 리스토아 전압의 증가에 비례하여 상기 제어전압을 평탄한 전압으로 유지하는 싱크전류 제어수단과, 상기 제1트리거신호에 응답하여 상기 제어전압을 일정하게 하기 위한 바이어스 제어신호를 출력하는 바이어싱수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  8. 제7항에 있어서, 상기 싱크전류제어수단은, 일측이 접지전압에 접속된 엔모스 트랜지스터와, 바이어스 제어신호의 입력에 응답하여 상기 드레인으로 입력되는 상기 제어전압을 소오스를 통해 상기 엔모오스 트랜지스터의 드레인으로 공급하는 전류제어용 제1모오스 트랜지스터와, 상기 전류제어용 제1모오스 트랜지스터의 입력노드로부터 상기 접지전압으로의 채널이 형성되어 상기 리스토아 전압의 레벨의 증가에 대응하여 상기 제어전압을 풀다운하는 제2모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
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