JP3661163B2 - 半導体メモリ装置のセンスアンプ制御回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置に関するもので、特に、外部電源電圧より低いレベルのチップ内部動作電源電圧により動作するDRAMに適用されるセンスアンプ制御回路に関する。
【0002】
【従来の技術】
メモリ容量の増加に伴い瞬間的な消費電流が増加し、これにより発生する接地雑音(Ground noise)が半導体メモリ装置の動作に影響するようになっている。特にDRAMにおける全体的な消費電流は大部分メモリセルアレイ及び周辺回路から発生し、メモリセルアレイの大容量化につれて周辺回路に比べたメモリセルアレイ領域での消費電流の比率が増加する傾向にある。
【0003】
DRAMの大容量化とは、1本のワードラインのエネーブルにより駆動されるメモリセル及び1本のビットライン対に接続されるメモリセルの個数が多くなることを意味する。DRAMでは、ローアドレスストローブ信号バーRASの入力で1本のワードラインがエネーブルされると、そのワードラインに接続されたメモリセルのセルトランジスタがすべてオンし、これに従ってストレージキャパシタに貯蔵の電荷がビットライン対に伝達されて電荷分配が発生する。そしてその後、センスアンプがビットライン対間の電圧差|ΔVBL|を増幅する。このとき、センスアンプに供給される電源電圧Vccの降下と接地電圧Vssの雑音が、1本のワードラインにより駆動されるメモリセルとビットライン対に接続されるメモリセルの個数に依存して発生するという特性を有する。従って、ワードラインやビットライン対に接続されるメモリセルが多ければ多いほど、電源電圧降下(power source dip)や接地電圧雑音の影響が大きくなり、ビットライン対間の電圧差|ΔVBL|の増幅に必要となる時間が増える結果を招く。また、この電源電圧の損失(power source hurt) は周辺回路に直接的に影響して誤動作の原因となる可能性があり、特に、瞬時的な消費電流による電源電圧Vccや接地電圧Vssのピーク値が回路動作に悪影響を及ぼす。
【0004】
DRAMにおけるセンスアンプ動作時に発生する問題を改善したセンスアンプ制御回路が、本願出願人による1991年7月31日付韓国特許出願第91−13279号に開示されている。図1に、このような従来タイプのセンスアンプ制御回路の構成を示す。図示のセンスアンプ制御回路は、外部電源電圧EVccを使用して、ビットライン対BL,BLBに接続されたP形センスアンプPSA及びN形センスアンプNSAのうちのP形センスアンプ(P type sense amplifier)PSAの感知電圧を制御する。
【0005】
このP形センスアンプ制御回路は、PMOSトランジスタ11,12とNMOSトランジスタ13,14,15とから構成された比較回路50A、PMOSトランジスタ19,20とNMOSトランジスタ21,22とインバータ23とから構成されたレベルシフタ回路50B、PMOSトランジスタ16を有する比較出力エネーブル回路50C、インバータ構造のPMOSトランジスタ17及びNMOSトランジスタ18から構成されたトリガ回路50D、PMOSトランジスタ24とNMOSトランジスタ25,26とから構成されたバイアス回路50E、そして、PMOSトランジスタ27,30,31とNMOSトランジスタ28,29とから構成されたP形センスアンプ駆動制御回路50Fを備えている。この構成中、バイアス回路50E内のPMOSトランジスタ24のソース及びレベルシフタ回路50B内のインバータ23に供給される電圧は、外部から入力される電源電圧EVccより低いレベルの内部電源電圧IVccである。
【0006】
この図1に示すようなセンスアンプ制御回路の詳細な動作については、上述の韓国特許出願第91−13279号に詳しいので、本明細書では適宜省略し、必要部分のみの説明に止める。
【0007】
P形センスアンプの制御ノードSAP、N形センスアンプの制御ノードSAN、及びビットライン対BL,BLBは、感知エネーブル信号φSPが論理“ロウ”のディスエーブル状態にあるとき、IVcc/2ほどにプリチャージされている。この感知エネーブル信号φSPは、ローアドレスストローブ信号バーRASの論理“ロウ”アクティブで論理“ハイ”にエネーブルされる。
【0008】
感知エネーブル信号φSPが論理“ハイ”エネーブルされれば、比較回路50A及びレベルシフタ回路50Bがエネーブルされる。活性化した比較回路50Aは、1つのPMOSトランジスタで構成されるP形センスアンプドライバ1の出力を受ける制御ノードSAPの感知電圧と比較電圧Vrefとを比較してその結果をノードN1から出力する。一方、レベルシフタ回路50Bは、感知エネーブル信号φSPが内部電源電圧IVccレベルにエネーブルされると、これに応じる出力を外部電源電圧EVccのレベルで出力する。即ち、感知エネーブル信号φSPの論理“ハイ”入力に応じて外部電源電圧EVccレベルの論理“ハイ”信号を出力する。
【0009】
比較出力エネーブル回路50Cは、レベルシフタ回路50Bの出力を反転させて出力することになり、従って、レベルシフタ回路50Bの論理“ハイ”出力により比較出力エネーブル回路50Cの出力が論理“ロウ”になって比較回路50Aの出力は許容される。この比較出力エネーブル回路50Cは、感知エネーブル信号φSPが論理“ロウ”ディスエーブルの場合にはレベルシフタ回路50Bの論理“ロウ”出力に従ってEVccレベルの論理“ハイ”出力となり、トリガ回路50Dにおける直流電流成分を除去してP形センスアンプドライバ1の駆動を抑止させる。
【0010】
トリガ回路50Dは、比較回路50Aの出力を反転出力してP形センスアンプ駆動制御回路50Fの入力ノードN2へ提供する。またバイアス回路50Eは、ノードN2が論理“ハイ”状態にある場合に、外部電源電圧EVccよりも変動の少ない内部電源電圧IVccを使用した制御電圧をP形センスアンプ駆動制御回路50F内のNMOSトランジスタ29のゲートへ供給する。これにより、ドレイン−ソース間に流れる電流IBの量を一定にするようにしてある。つまり、バイアス回路50Eは、外部電源電圧EVccの変動に伴うP形センスアンプドライバ1の駆動電流の変化が急激にならないように設けられている。
【0011】
P形センスアンプ駆動制御回路50Fは、駆動信号φPSEをプルアップする電圧源手段のPMOSトランジスタ27,30,31と、これらに直列接続したプルダウンのためのNMOSトランジスタ28,29と、から構成され、トランジスタ27,28がトリガ回路50Dの出力トリガ信号により制御される。このP形センスアンプ駆動制御回路50Fは、トリガ回路50Dとバイアス回路50Eとの出力に従いP形センスアンプドライバ1の駆動信号φPSEの電圧を決定する。P形センスアンプドライバ1をなすPMOSトランジスタは、ソースに外部電源電圧EVccを入力し、ドレインがP形センスアンプの制御ノードSAPに接続されており、そしてゲートがP形センスアンプ駆動制御回路50Fの出力駆動信号φPSEにより制御されている。
【0012】
以上の構成をもつ図1に示すP形センスアンプ制御回路は、感知エネーブル信号φSPの論理“ハイ”エネーブルで、比較回路50Aの電流源トランジスタであるNMOSトランジスタ15をオンさせれば、P形センスアンプドライバ1の出力による制御ノードSAPの感知電圧と比較電圧Vrefとの比較結果に従い、P形センスアンプ駆動制御回路50Fによる駆動信号φPSEの電圧が制御される。これにより、P形センスアンプドライバ1のソースへ供給される外部電源電圧EVccが変動しても、そのドレインから制御ノードSAPへ出力されるP形センスアンプPSAの感知電圧は一定に制御される。
【0013】
【発明が解決しようとする課題】
上記従来のセンスアンプ制御回路は、感知エネーブル信号φSPが論理“ロウ”から論理“ハイ”へ遷移する時点で、P形センスアンプ駆動制御回路50F内のNMOSトランジスタ29のドレイン−ソース間を通じてサージ電流(Surge current) が流れるようになるので、P形センスアンプドライバ1のゲート−ソース間電圧Vgsが瞬間的に大きくなる現象がある。このため、感知エネーブル信号φSPのエネーブル初期において過電流がP形センスアンプPSAの制御ノードSAPへ流れ、外部電源電圧EVccにdip現象が発生する。このようなdip現象が発生すれば、センスアンプPSA,NSAによるビットライン対BL,BLB間の電圧差|ΔVBL|の感知増幅に長時間かかるようになり、その結果、スピードペナルティ(Speed penalty) が大きくなる。
【0014】
即ち、図5に示す点線200のB部分のように、感知エネーブル信号φSPのエネーブル状態が続いた後は、駆動信号φPSEの電圧は制御ノードSAPの感知電圧に応じて適宜制御される。この場合には、外部電源電圧EVccの変動に応じてP形センスアンプドライバ1の駆動能力が制御され(Vgsが一定制御され)、P形センスアンプPSAの制御ノードSAPの感知電圧が一定に維持される。しかし、感知エネーブル信号φSPが論理“ロウ”から論理“ハイ”に遷移する初期時点では上述のように制御ノードSAPはプリチャージレベルにあり、これが比較回路50Aで比較される結果、P形センスアンプ駆動制御回路50F内のNMOSトランジスタ29のドレイン−ソース間を通じてサージ電流が流れる。これに伴って図5に示す点線200のA部分のように、P形センスアンプ駆動制御回路50Fによる駆動信号φPSEの電圧が一時的に大きく下がり、P形センスアンプドライバ1のゲート−ソース間電圧Vgsを瞬間的に大きくする。これにより、外部電源電圧EVccにdip現象が発生する。
【0015】
このような感知エネーブル信号φSPのエネーブル初期に発生する電源電圧のdip現象を改善するために、通常、感知エネーブル信号φSPの立ち上がり傾斜を緩慢に調節する手法が採用されているが、その緩慢にする分だけ立ち上がり時間は長くなり、またこの場合には、感知エネーブル信号φSPの立ち上がり時にセンスアンプへ提供される電源電圧レベルの感知電圧が十分ではなくなるので、ビットライン対BL,BLB間の電圧差|ΔVBL|を感知増幅するために長時間を要する。その結果、データの高速アクセスにとっては具合が悪いことになる。
【0016】
以上のような従来技術に鑑みて本発明では、動作開始時の過渡的電流を抑制して電源電圧への影響を抑えつつも高速アクセスを可能とするようなセンスアンプ制御回路を提供する。
【0017】
【課題を解決するための手段】
この目的のために本発明は、センスアンプドライバにより制御ノードへ提供される感知電圧に従い動作してビットラインの電圧を感知増幅するセンスアンプを制御する半導体メモリ装置のセンスアンプ制御回路において、前記感知電圧と所定の比較電圧とを比較する比較回路と、この比較回路の出力に従ってトリガ信号を出力するトリガ回路と、前記トリガ信号に応答してバイアス電圧を発生するバイアス回路と、前記バイアス電圧に従い導通して制限電流を流し且つ前記感知電圧の増加に伴って電流量を増やすシンク電流制御回路と、このシンク電流制御回路により動作電流を流して前記トリガ信号に応答する駆動信号を前記センスアンプドライバへ提供するセンスアンプ駆動制御回路と、を備えることを特徴とする。
【0018】
この場合、シンク電流制御回路は、バイアス電圧に従い導通する高抵抗の第1シンク電流路と、感知電圧に従い導通する第2シンク電流路と、を有するものとするとよい。具体的には、シンク電流制御回路の第1シンク電流路は、バイアス電圧をゲートに受けるMOSトランジスタと、このMOSトランジスタに直列接続された負荷素子と、から構成し、シンク電流制御回路の第2シンク電流路は、前記第1シンク電流路と並列に設けられて感知電圧をゲートに受けるMOSトランジスタから構成することができる。また、センスアンプ駆動制御回路は、駆動信号のプルアップのための電圧源手段と、この電圧源手段とシンク電流制御回路との間に設けられ、トリガ信号に応答して前記駆動信号のプルダウンを行うプルダウントランジスタと、から構成するものとできる。そして更に、センスアンプの感知動作を制御する感知エネーブル信号の電圧を変換するレベルシフタ回路と、このレベルシフタ回路の出力に応答して比較回路の出力を許容する比較出力エネーブル回路と、を備えるようにするとよい。
【0019】
また本発明によれば、それぞれセンスアンプドライバにより制御ノードへ提供される感知電圧に従い動作してビットラインの電圧を感知増幅するP形及びN形センスアンプをもつ半導体メモリ装置のセンスアンプ制御回路において、前記P形センスアンプの感知電圧と所定の比較電圧とを比較する比較回路と、この比較回路の出力に従ってトリガ信号を出力するトリガ回路と、前記トリガ信号に応答してバイアス電圧を発生するバイアス回路と、前記バイアス電圧に従い導通する高抵抗の第1シンク電流路及び前記P形センスアンプの感知電圧に従い導通する第2シンク電流路を有するシンク電流制御回路と、このシンク電流制御回路により動作電流を流して前記トリガ信号に応答する駆動信号を前記P形センスアンプの感知電圧を提供するP形センスアンプドライバへ提供するP形センスアンプ駆動制御回路と、を備えることを特徴とする。このときのシンク電流制御回路の第1シンク電流路は、バイアス電圧をゲートに受けるMOSトランジスタと、このMOSトランジスタに直列接続された負荷素子と、から構成し、そしてシンク電流制御回路の第2シンク電流路は、前記第1シンク電流路と並列に設けられてP形センスアンプの感知電圧をゲートに受けるMOSトランジスタから構成することができる。
【0020】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。尚、共通する部分には同じ符号を付して説明する。
【0021】
図2に、本発明に係るセンスアンプ制御回路の構成を示してある。図示のように、P形センスアンプ駆動制御回路50Fにシンク電流制御回路50Gが備えられている。このシンク電流制御回路50Gは、ゲートがバイアス回路50Eの出力により制御され、ドレインがノードN4に接続されるNMOSトランジスタ29と、このNMOSトランジスタ29のソースと基準電圧(本例では接地電圧Vss)との間に設けた所定の抵抗値を有するNMOSトランジスタ32と、NMOSトランジスタ29のドレインノードN4と接地電圧Vssとの間に設けられ、ゲートが制御ノードSAPにつながれたNMOSトランジスタ33と、から構成されている。
【0022】
このセンスアンプ制御回路では、感知エネーブル信号φSPが論理“ハイ”にエネーブルされるとき、P形センスアンプPSAの制御ノードSAPに感知電圧を供給するP形センスアンプドライバ1のゲート−ソース間電圧Vgsについて内部で自動的に緩慢制御することにより、電源電圧のdip現象を防止する。そして、P形センスアンプPSAの感知電圧が十分なレベルになった後は通常通りにP形センスアンプドライバ1のゲート−ソース間電圧Vgsを制御する。
【0023】
図3には、図2のセンスアンプ制御回路の動作タイミングを示し、図4には、外部電源電圧EVccの電圧特性図と、P形センスアンプPSAの制御ノードSAP及びN形センスアンプNSAの制御ノードSANの各感知電圧の変化及びビットライン対BL,BLB間の電圧差|ΔVBL|の増幅過程の電圧特性図を示してある。図4の電圧特性図中、点線W1は従来回路を適用した場合のEVccの波形、実線W3は活性ワードラインの駆動電圧(昇圧レベル)、点線W2は従来の“ハイ”レベルビットラインの波形、W4は本実施形態の“ハイ”レベルビットラインの波形を示す。また、図5は、センスアンプ制御回路による駆動信号φPSEの電圧特性図であって、点線200が従来、実線210が本実施形態の波形である。
【0024】
まず、ローアドレスストローブ信号バーRASが論理“ロウ”にエネーブルされると、ローアドレスデコーダ(図示せず)の出力に従い所定のワードラインWLがエネーブルされる。そして、N形センスアンプNSAの駆動信号φNSEが論理“ハイ”エネーブルとなってN形センスアンプドライバ3のゲートに供給され、また感知エネーブル制御信号φSPが論理“ハイ”へエネーブルされる。ワードラインWLのエネーブルで当該ワードラインに接続されたメモリセルMC内のアクセストランジスタがオンし、これに従い、ストレージキャパシタの記憶データに応じてビットライン対BL,BLBに電荷分配が生じる。この電荷分配により低いレベルとなったビットラインがまず、駆動信号φNSEにより接地電圧Vssとなる制御ノードSANの感知電圧に応答するN形センスアンプNSAにより優先的に増幅される。
【0025】
一方、感知エネーブル信号φSPが論理“ハイ”エネーブルされると比較回路50Aは、比較電圧Vrefと制御ノードSAPの感知電圧のレベルとを比較し、その比較結果をノードN1へ出力する。この比較回路50Aの初期出力は、制御ノードSAPがディスエーブル時にプリチャージ状態にあるので、論理“ロウ”レベルになる。これに応じてインバータ構成のトリガ回路50Dは、論理“ハイ”のトリガ信号をノードN2に出力する。
【0026】
このノードN2の論理“ハイ”は、NMOSトランジスタ25、PMOSトランジスタ27、及びNMOSトランジスタ28のゲートにそれぞれ入力される。NMOSトランジスタ25はその論理“ハイ”に応答してオンし、ソースに内部電源電圧IVccを受けるPMOSトランジスタ24とNMOSトランジスタ25,26との抵抗比によるバイアス電圧がバイアス回路50EのノードN3に出力される。このノードN3のバイアス電圧がシンク電流制御回路50G内のNMOSトランジスタ29のゲートに供給され、これに従って、電流制御用のNMOSトランジスタ29のチャネルを通じて流れる電流が制御される。
【0027】
また、P形センスアンプ駆動制御回路50Fでは、ノードN2の論理“ハイ”によりPMOSトランジスタ27がオフし、NMOSトランジスタ28がオンする。従って、駆動信号φPSEは、NMOSトランジスタ28,29のチャネルを通じて負荷用NMOSトランジスタ32のドレインへ入力される。このNMOSトランジスタ32は、内部電源電圧IVccをゲートに受ける所定の抵抗値をもった恒常オンのトランジスタであり、NMOSトランジスタ29を通じて接地電圧Vssへシンクされる電流に対する負荷の役割をもつ。更に、このときの制御ノードSAPはプリチャージレベルにあるので、これをゲートに受けるNMOSトランジスタ33は、ほぼオフの状態にある。
【0028】
従ってこの感知電圧の立ち上がり中には、NMOSトランジスタ29,32からなる高抵抗の第1シンク電流路による制限電流が動作電流として流されることよりサージ電流が抑制され、エネーブル初期において駆動信号φPSEの電圧が急激に論理“ロウ”へ遷移することが防止される。即ち、感知エネーブル信号φSPの論理“ハイ”への立ち上がり遷移を速くしても、この負荷用NMOSトランジスタ32の作動による制限電流しか流れないので、駆動信号φPSEの動きを初期には緩やかにすることができ、その結果、P形センスアンプドライバ1のVgsが適切に制御されて過渡電流が抑制され、外部電源電圧EVccのdipを防止することができる。
【0029】
このような初期動作によりP形センスアンプドライバ1からP形センスアンプPSAの制御ノードSAPへ感知電圧が供給されると、P形センスアンプPSAは、ビットライン対BL,BLB間の電圧差を増幅すると共にこれがメモリセルMCの復元電圧として提供される。
【0030】
一方、制御ノードSAPの感知電圧がある程度まで増加すれば、NMOSトランジスタ29のドレインノードN4と接地電圧Vssとの間にチャネルを設けたNMOSトランジスタ33が確実にオンする。即ち、このNMOSトランジスタ33はメモリセルMCの復元電圧ともなる制御ノードSAPの感知電圧のフィードバックにより導通する第2シンク電流路を形成し、制御ノードSAPの感知電圧が立ち上がった場合に、NMOSトランジスタ29,32の第1シンク電流路に加わって動作することにより電流量を増やし、ノードN4の電圧を接地電圧Vssの方へダウンさせる速度を迅速にするよう働く。これにより、メモリセルMCに対する十分なレベルの復元電圧が提供されることになる。
【0031】
制御ノードSAPの感知電圧が比較回路50Aに入力される比較電圧Vrefのレベルに達すると、比較回路50A、トリガ回路50D、バイアス回路50E、P形センスアンプ駆動制御回路50F、及びシンク電流制御回路50Gの動作により、制御ノードSAPの感知電圧は、比較電圧Vref(=IVcc)のレベルにクランプされる。即ち、制御ノードSAPの感知電圧が比較電圧Vrefを越えるほどに上昇すれば、比較回路50AがノードN1に論理“ハイ”を出力することになり、これに従いトリガ回路50Dは論理“ロウ”のトリガ信号を出力し、NMOSトランジスタ28がオフ、PMOSトランジスタ27がオンになる。これにより、駆動信号φPSEの電圧が外部電源電圧EVccの方へ上昇する結果、P形センスアンプドライバ1のゲート−ソース間電圧Vgsが減少して制御ノードSAPの感知電圧が下げられることになる。
【0032】
【発明の効果】
本発明によるセンスアンプ制御回路は、センスアンプ駆動制御回路のシンク電流に対する負荷を加え、感知エネーブル信号の立ち上がり時におけるセンスアンプドライバの駆動信号の初期遷移を緩やかにすることで、過渡電流を抑制して外部電源電圧への影響を防止している。そして、センスアンプ制御ノードの感知電圧がある程度まで立ち上がった後にはシンク電流の補助経路をオンさせることにより、センスアンプドライバの駆動能力を高め、迅速な動作を可能にしている。従って、感知エネーブル信号のエネーブル遷移を高速化しても電源電圧には悪影響が出ず、しかも十分な感知電圧をセンスアンプに供給することができるため、ビットライン電圧の高速増幅が可能で高速アクセスに最適である。
【図面の簡単な説明】
【図1】従来のセンスアンプ制御回路の回路図。
【図2】本発明によるセンスアンプ制御回路の回路図。
【図3】図2に示した回路の動作タイミングを示す主要信号の波形図。
【図4】本発明によるセンスアンプ制御回路の動作による外部電源電圧及びビットラインの電圧特性図。
【図5】センスアンプ制御ノードの電圧特性を従来と本発明とで比較して示す、縦軸電圧、横軸時間のグラフ。
【符号の説明】
1 センスアンプドライバ
50A 比較回路
50B レベルシフタ回路
50C 比較出力エネーブル回路
50D トリガ回路
50E バイアス回路
50F センスアンプ駆動制御回路
50G シンク電流制御回路
SAP 制御ノード
φPSE 駆動信号
Claims (8)
- センスアンプドライバにより制御ノードへ提供される感知電圧に従い動作してビットラインの電圧を感知増幅するセンスアンプを制御する半導体メモリ装置のセンスアンプ制御回路において、
前記感知電圧と所定の比較電圧とを比較する比較回路と、この比較回路の出力に従ってトリガ信号を出力するトリガ回路と、前記トリガ信号に応答してバイアス電圧を発生するバイアス回路と、前記バイアス電圧に従い導通して制限電流を流し且つ前記感知電圧の増加に伴って電流量を増やすシンク電流制御回路と、このシンク電流制御回路により動作電流を流して前記トリガ信号に応答する駆動信号を前記センスアンプドライバへ提供するセンスアンプ駆動制御回路と、を備えることを特徴とするセンスアンプ制御回路。 - シンク電流制御回路は、バイアス電圧に従い導通する高抵抗の第1シンク電流路と、感知電圧に従い導通する第2シンク電流路と、を有する請求項1記載のセンスアンプ制御回路。
- シンク電流制御回路の第1シンク電流路は、バイアス電圧をゲートに受けるMOSトランジスタと、このMOSトランジスタに直列接続された負荷素子と、から構成され、シンク電流制御回路の第2シンク電流路は、前記第1シンク電流路と並列に設けられて感知電圧をゲートに受けるMOSトランジスタから構成される請求項2記載のセンスアンプ制御回路。
- 第1シンク電流路の負荷素子がMOSトランジスタである請求項3記載のセンスアンプ制御回路。
- センスアンプ駆動制御回路は、駆動信号のプルアップのための電圧源手段と、この電圧源手段とシンク電流制御回路との間に設けられ、トリガ信号に応答して前記駆動信号のプルダウンを行うプルダウントランジスタと、から構成される請求項1〜4のいずれか1項に記載のセンスアンプ制御回路。
- センスアンプの感知動作を制御する感知エネーブル信号の電圧を変換するレベルシフタ回路と、このレベルシフタ回路の出力に応答して比較回路の出力を許容する比較出力エネーブル回路と、を更に備える請求項1〜5のいずれか1項に記載のセンスアンプ制御回路。
- それぞれセンスアンプドライバにより制御ノードへ提供される感知電圧に従い動作してビットラインの電圧を感知増幅するP形及びN形センスアンプをもつ半導体メモリ装置のセンスアンプ制御回路において、
前記P形センスアンプの感知電圧と所定の比較電圧とを比較する比較回路と、この比較回路の出力に従ってトリガ信号を出力するトリガ回路と、前記トリガ信号に応答してバイアス電圧を発生するバイアス回路と、前記バイアス電圧に従い導通する高抵抗の第1シンク電流路及び前記P形センスアンプの感知電圧に従い導通する第2シンク電流路を有するシンク電流制御回路と、このシンク電流制御回路により動作電流を流して前記トリガ信号に応答する駆動信号を前記P形センスアンプの感知電圧を提供するP形センスアンプドライバへ提供するP形センスアンプ駆動制御回路と、を備えることを特徴とするセンスアンプ制御回路。 - シンク電流制御回路の第1シンク電流路は、バイアス電圧をゲートに受けるMOSトランジスタと、このMOSトランジスタに直列接続された負荷素子と、から構成され、そしてシンク電流制御回路の第2シンク電流路は、前記第1シンク電流路と並列に設けられてP形センスアンプの感知電圧をゲートに受けるMOSトランジスタから構成される請求項7記載のセンスアンプ制御回路。
Applications Claiming Priority (2)
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