KR930009148B1 - 전원전압 조정회로 - Google Patents

전원전압 조정회로 Download PDF

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김광호
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Abstract

내용 없음.

Description

전원전압 조정회로

제 1 도는 종래의 회로도.

제 2 도는 제 1 도에 따른 외부 전원전압에 대한 기준전압도.

제 3 도는 본 발명의 회로도.

제 4 도는 본 발명에 따른 외부 전원전압에 대한 내부 전원전압도.

제 5 도는 본 발명에 따른 타이밍도.

제 6 도는 본 발명의 일실시예.

본 발명은 반도체 메모리장치의 전원전압 조정회로에 관한 것으로서, 특히 외부전원전압의 변동에 상관없이 안정된 내부전원전압을 유지하고 특정전압 이상에서는 선형적으로 증가하는 내부전원전압을 발생하는 회로에 관한 것이다.

최근 반도체장치의 고집적화 추세에 따른 서브미크론(Submicron) 급의 반도체 장치에 있어서, 소자 면적의 축소에 의한 인가전압의 상대적인 증가현상은 소자의 신뢰성문제에 큰 영향을 끼치게 되었다. 즉, 고밀도의 반도체 메모리 장치에서 많이 사용되는 모오스(MOS; Metal-Oxide-Semicondutor) 트랜지스터의 겨우 외부전원전압은 5V 로 일정하게 유지되는 반면, 채널 길이가 1㎛ 이하로 짧아지게 됨에 의해 드레인 전압이 상대적으로 증가하게 된다. 그 결과, 드레인 부근의 공핍층이 소오스 영역에 까지 미치게 되는 펀치스루(Punch through)현상이 발생된다. 이러한 펀티 스루 현상은 소오스-드레인간의 누설전류를 증가시킴/에 의해 서브미크론급의 미세 모오스 트랜지스터의 동작에 악영향을 미친다. 또한 드레인전압의 증가에 따라 증대된 내부 전계강도가 드레인 부근의 공핍층에 나타남에 의해, 일부 캐리어가 에너지를 얻어 핫 캐리어효과(Hot carrier effect)를 유발한다. 상기 핫캐리어 효과로는 게이트산화막내로 주입된 캐리어에 기인하는 드레쉬홀드값의 변화와, 충격 이온화에 기인하는 기판 전류의 증가 및 소자의 열화등이 있다. 상술한 바와같은 펀치 스루 및 핫캐리어 효과에 기인하는 반도체장치의 신뢰성 저하를 방지하기 위하여 현재 표준전원전압 또는 외부전원전압으로 사용되고 있는 5 볼트의 전원전압을 3.3볼트로 하강시켜야 될 필요가 절실하게 되었다.

그러나 메모리칩의 면적 변화에 비해 시스템의 전압레벨의 변화가 2-3년 늦기 때문에, 그 변환의 중간단계에서는 외부전원전압을 강하하여 내부전원전압을 형성하는 전원전압 조정회로가 요구된다.

제 1 도는 종래의 전원전압 조정회로도이다. 상기 종래의 전원전압 조정회로는 외부의 입력전압 V1 및 V2 를 각각 일입력으로 하는 싱글 엔디드(Single ended)엔(n)채널 입력형인 제 1 및 제 2 차동증폭기(20), (30)와, 상기 제 1 및 제 2차동증폭기(20) (30)의 출력전압을 입력으로 하고 제 1 출력전압이 상기 제 1 및 제 2 차동증폭기(20) (30)의 타입력이 되는 궤환수단(40)과 ; 상기 궤환수단(40)의 제 2 출력노드(48)가 정(Positive) 입력단자에 접속되고 자체출력단(51)이 부(Negatire) 입력단자에 접속된 제 3 차동증폭기(50)로 구성된다.

상기 제 1 및 제 2 차동증폭기(20) (30)는 상기 입력전압 V1 및 V2 에 각각 게이트가 접속된 엔모오스 트랜지스터(23), (24)와, 상기 궤환수단(40)의 제 2 출력노드(48)에 게이트가 공통으로 접속된 엔모오스 트랜지스터(24, 33)와, 상기 엔모오스 트랜지스터들(23, 24), (33, 34)의 소오스와 접지전압단사이에 연결된 각각의 독립전류원(25), (35)과, 외부전원전압단에 연결된, 피모오스 트랜지스터(21, 22),(31, 32)와, 상기 피모오스 트랜지스터(21, 32)와 엔모오스 트랜지스터(23)(34) 사이에 위치한 각각의 출력노드(26)(36)로 구성된다.

또한 상기 궤환수단(40)은 외부전원전압과 제 1 출력노드(47)사이에 채널이 연결되고 상기 제 1 및 제 2 차동증폭기(20) (30)의 출력에 각각 게이트가 접속된 피모오스 트랜지스터(41), (42)과, 상기 제 1 및 제 2 차동증폭기(20) (30)의 엔모오스 트랜지스터들(24) (33)의 게이트에 공통접속된 제 2 출력노드(48)와 상기 제 1 출력노드(47) 사이에 연결된 제 1 저항 R1(45)과, 상기 제 2 출력노드(48)와 접지전압단 사이에 연결된 제 2 저항 R2 (46)로 구성된다. 상기 궤한수단(40)은 상기 피모오스 트랜지스터들(41) (42)과 제 1 저항(45) 사이에 위치한 제 1 출력노드(47)에 기준전압(Vref)을 발생시키고, 상기 제 1 저항(45)과 제 2 저항(46)에 의해 분압된 전압을 상기 제 1 및 제 2 차동증폭기(20) (30)의 타입력으로 궤환한다. 그리고 상기 제 3 차동증폭기(50)는 상기 궤환수단(40)으로부터 기준전압(Vref)을 정입력으로 하여 내부전원전압을 발생시킨다. 상기 제 3 차동증폭기(50)로부터의 내부전원전압은 기준전압(Vref)과 같은 값을 가진다. 제 2 도는 종래의 전원전압 조정회로에 다른 외부전원전압에 대한 내부전원전압도를 나타낸 것이다. 상기 외부전원전압에 대한 내부전원전압도는 가로축의 변수를 외부전원전압으로 하고 세로축의 변수를 내부전원전압으로 하여 두 입력전압 V1 및 V2 (a) (b)의 변동에 따른 내부전원전압(C)를 도시하였다. 설명의 편의상 외부전원전압이 3.3V 미만일 때를 제 1 구간(60)으로 하고, 3.3V 이상에서 6.6V 미만일 때는 2구간(61)으로 하고, 6.6V 이상을 제 3 구간(62)으로 한다.

상기 제 1 도 및 제 2 도로부터의 종래의 전원전압 조정회로에 따른 동작을 상세히 설명하면 다음과 같다. 상기 제 1 및 제 2 차동증폭기(20) (30)는 엔모오스 트랜지스터(23) (33)의 게이트로 외부인가전압 V1 또는 V2를 입력하고 엔모오스 트랜지스터들(24) (34)의 게이트로 상기 제 1 및 제 2 저항(45, 46)에 의해 분압된 전압를 입력한다. 그리하여 두 입력전압중 더 높은 전압이 인가되는 쪽의 엔모오스 트랜지스터를 더 많이 턴온시킴에 의해 상기 출력노드(26) (36)에서 "로우" 또는 "하이" 상태의 출력을 발생시킨다. 상기 출력노드(26) (36)에서의 출력전압은 상기 피모오스 트랜지스터들(41) (42)의 전류패스능력을 제어하여 상기 제 2 출력노드(48)에서 원하는 기준전압 Vref를 발생시킨다.

우선 외부전원전압이 3.3V 미만의 제 1 구간(60)에 있을때에는 상기 제 2 도에서 보는 바와같이 제 1 차동증폭기(20)의 일입력전압 V1이 제 2 차동증폭기(30)의 일입력전압 V2보다 더 큰 값을 가진다. 그에 따라 타입력 전압과 상기 일입력전압 V1이 같아질 때까지 제 1 차동증폭기(20)의 엔모오스 트랜지스터(23)가 턴온됨에 의해 상기 궤환수단(40)의 피모오스 트랜지스터(401)가 턴온된다. 그 결과, 상기 제 2 출력노드(48)로부터의 기준전압 Vref은 인가되는 외부전원전압에 비례하여 증가하게 된다

한편 외부전원전압이 3.3V 이상이고, 6.6V 미만인 제 2 구간(61)에 있을 경우에는 상기 제 1 차동증폭기(20)의 일입력전압 V1이 상기 제 2 차동증폭기(30)의 일입력 전압 V2보다 더 큰값을 가진다. 그러므로 상기 제 1 및 제 2 차동증폭기(20) (30)의 타입력전압이 상기 제 1 차동증폭기(20)의 일입력 전압 V1과 같아질 때까지 상기 제 1 차동증폭기(20)가 계속 동작하게 된다. 따라서 이때의 기준전압 Vref=이 된다. 여기서 상기 전압값 V1이 일정하므로 상기 기준전압 Vref도 외부전원전압의 증가에 상관없이 3.3V로 일정한 값을 가진다. 따라서 내부전원전압(Int Vcc)도 3.3V로 일정한 값을 가진다.

외부전원전압이 6.6V 이상의 제 3 구간(62)에 있을 경우에는 상기 제 2 차동증폭기(30)의 일입력전압 V2이 상기 제 1 차동증폭기(20)의 일입력전압 V1 보다 더 큰 값을 가진다. 그러므로 상기 제 1 및 제 2 차동증폭기(20) (30)의 타입력전압이 상기 제 2차동증폭기(30)의 일입력전압 V2과 같아질 때까지 상기 제 2 차동증폭기(30)가 주 차동증폭기로 동작하게 된다. 따라서 이때의 기준전압이 된다. 여기서 상기 기준전압 Vref은 V2에 비례하므로 상기 V2의 증가에 따라 일정한 기울기를 가지고 증가하게 된다. 따라서 내부전원전압은 기준전압의 증가에 따라 일정한 기울기를 가지고 증가하게 된다.

상기한 바와같이 특정전압(6.6V) 이상에서 내부전원전압을 증가시키는 것은 반도체 메모리장치의 신뢰성 확보에 매우 중요하며, 상기 내부전압의 한계값은 반도체 메모리장치의 전체 특성에 좌우되므로 일률적으로 정할 수 없다. 그러므로 특정전압 이후의 기울기(Slope)는 필요에 따라 조절이 용이해야 한다.

그러나 종래의 전원전압 조정회로에 의하면 특정전압 이후의 내부전원전압의 기울기를 조절하게 위해서는 상기 제 1 및 제 2 차동증폭기(20) (30)의 일입력전압 V1 및 V2 와 상기 궤환수단(40)의 제 1 및 제 2 저항(45, 46)을 모두 변경해야 되기 때문에 그 조절이 용이하지 않다는 문제점이 있었다.

또한, 종래의 전원전압 조정회로의 기준전압 발생회로(10)에서 동작대기(Standby)시 소비되는 전류는 상기 궤환수단(40)의 제 1 및 제 2 저항(45, 46)을 통해 흐르는 전류와, 상기 제 1 및 제 2 차동증폭기(20, 30)의 일입력전압 V1 및 V2 에 의한 전류의 합으로 나타내어진다. 그 결과 반도체 메모리장치에서는 대기시 소비하는 전류가 상당히 작아야 함에도 불구하고, 종래의 기준전압 발생회로 자체가 차동증폭기로 구성되어 있기 때문에 소비전류가 무척 크다는 문제점이 있었다.

따라서, 본 발명의 목적은 전원전압 조정회로에 있어서 특정전압 이후의 내부전원전압의 기울기를 용이하게 조절할 수 있는 전원전압 조정회로를 제공함에 있다.

본 발명의 다른 목적은 전원전압 조정회로에 있어서 동작대기시 소비되는 전류가 최소인 전원전압 조정회로를 제공함에 있다.

상기한 바와같은 목적을 달성하기 위한 본 발명은, 외부에서 공급되는 외부전원전압을 메모리장치의 내부동작에 필요한 내부전원전압으로 출력하는 반도체 메모리장치의 전원전압 조정회로에 있어서 ; 상기 외부전원전압의 크기가 미리설정된 제 1 전압보다 높을 때에는 미리설정된 일정크기의 기준전압을 출력하는 기준전압 발생수단(70)과 ; 상기 외부전원전압이 제 1 전압보다 높은 제 2 전압 이상일 때에 활성화되어 상기 외부전원전압의 크기에 비례하여 선형적으로 증가하는 감지신호를 출력하는 외부전원전압레벨 감지수단(90)과 ; 메모리장치가 활성화모드임을 알리는 제 1 제어신호에 의해 활성화되고, 상기 기준전압과 내부전원전압을 두 입력으로 하며, 외부전원전압이 상 제 1 전압과 제 2 전압 사이의 크기로 인가될 때에는 상기 기준전압에 비례하는 일정크기의 전압을 내부전원전압에 출력하고, 상기 외부전원전압이 제 2 전압 이상의 크기로 인가될 때에는 상기 외부전원전압레벨 감지수단(90)에서 출력하는 감지신호에 대응하여 선형적으로 가변하는 전압을 상기 내부전원전압에 출력하는 제 1 차동증폭수단(110)과 ; 메모리장치가 동작대기모드임을 알리는 제 2 제어신호에 의해 활성화되고, 상기 기준전압과 내부전원전압을 두 입력으로 하며, 상기 기준전압에 대응하는 일정크기의 전압을 상기 내부전원전압에 출력하는 제 2 차동증폭수단(130)을 구비하여, 메모리장치의 활성화모드에서는 제 1 차동증폭수단(110)에서 출력하는 전압이 내부전원전압으로 공급되고, 메모리장치의 동작대기모드에서는 제 2 차동증폭수단(130)에서 출력하는 전압이 상기 내부전원전압으로 공급됨을 특징으로 한다.

이하 본 발명은 첨부한 도면을 참조하여 상세히 설명한다.

제 3 도는 본 발명에 따른 전원전압 조정회로도이다. 상기 제 3 도에 도시된 바와같이 기준전압 발생수단(70)과, 전원전압레벨 감지수단(90)과, 상기 기준전압 발생수단(70)의 출력전압(Vref)과 내부전원전압(Int Vcc)을 입력으로 하고 제 1 제어신호(125)와 상기 전원전압레벨 감지수단(90)에 의해 제어되며 내부전원전압(122)에 출력이 연결된 제 1 차동증폭수단(110)과, 상기 기준전압 발생수단(70)의 출력전압과 내부전원전압을 입력으로 하고 제 2 제어신호(145)에 의해 제어되며 상기 내부전원전압단(122)에 출력이 연결된 제 2 차동증폭수단(130)으로 구성된다. 상기 기준전압 발생수단(70)은 외부전원전압과 제어노드(71) 사이에 채널이 직렬연결된 엔모오스 트랜지스터(73) 및 다이오드접속형 피모오스 트랜지스터(74)와, 상기 제어노드(71)와 접지전압단 사이에 병렬로 연결된 저항(80) 및 다이오드접속형 피모오스 트랜지스터(81)와, 외부전원전압과 출력노드(72) 사이에 채널이 연결되고 상기 제어노드(71)에 게이트가 접속된 구동용 피모오스 트랜지스터(75)와, 상기 출력노드(72)와 접지전압 사이에 직렬연결된 다이오드 접속형의 피모오스 트랜지스터들(76, 77, 78, 79)로 구성한다. 이때 상기 엔모오스 트랜지스터(73)의 게이트는 상기 출력노드(72)에 접속되며, 상기 피모오스 트랜지스터(74)의 게이트는 상기 제어노드(71)에 접속된다. 상기 기준전압 발생수단(70)은 제어노드(71)의 전위에 따라 상기 구동용 피모오스 트랜지스터(75)의 게이트전압을 조정함에 의해 항상 일정한 기준전압(Vref)을 출력한다. 그리고 상기 출력노드(72)를 상기 엔모오스 트랜지스터(73)의 게이트에 접속함에 의해 상기 출력노드(72)로부터의 기준전압(Vref)이 궤환되도록 하였다.

그럼으로써 온도나 변수들의 변화에 의해 기준전압레벨의 변동에 따라 상기 제어노드(71)의 전위를 조절하여 상기 구동용 피모오스 트랜지스터(75)의 전류패스능력을 조절할 수 있다. 상기 구동용 피모오스 트랜지스터(75)는 상기 출력노드(72)를 충전시키는 역할을 한다. 상기 모오스 트랜지스터(81)는 풀다운(Pull Down)용 트랜지스터로서 게이트가 접지전압단에 연결되어 있기 때문에, 외부전원전압이 엔모오스 트랜지스터(73)와 및 다이오드접속형 피모오스 트랜지스터들(74, 81)의 드레쉬홀드전압을 극복할 수 있을 정도로 인가되며 턴온되어 저항의 특성을 갖게 된다.

한편, 상기 전원전압레벨 감지수단(90)은 외부전원전압단과 감지노드(91) 사이에 직렬연결된 제 1 군의 다이오드접속형 엔모오스 트랜지스터들(92-96)와, 상기 감지노드(91) 접지전압단 사이에 연결된 저항(102)과, 상기 감지노드(91)로부터 직렬연결된 제 2 군의 다이오드접속형 엔모오스 트랜지스터들(97, 98)과, 상기 제 2 군의 엔모오스 트랜지스터(98)와 접지전압단 사이에 채널이 연결되고 상기 제 1 제어신호에 게이트가 접속된 엔모오스 트랜지스터(99)와, 상기 감지노드(91)에 게이트가 드레인이 접속된 엔모오스 트랜지스터(100)와, 상기 엔모오스 트랜지스터(100)의 소오스와 접지 전압단 사이에 채널이 연결되고 상기 제 1 제어신호에 게이트가 접속된 엔모오스 트랜지스터(101)로 구성한다. 상기 1 군의 다이오드접속형 엔모오스 트랜지스터들(92-96)은 외부의 전원전압레벨을 실제적으로 감지하기 위한 수단들로서, 상기 외부전원전압을 엔모오스 트랜지스터의 갯수에 비례하는 도레쉬홀드 전압값 만큼 강하시킨 값을 상기 감지노드(91)에 인가한다. 상기 제 1 차동증폭수단(110)은 피모오스 트랜지스터(113, 114)와 엔모오스 트랜지스터(115, 116. 117)로 구성된 싱글엔디드(Singleended) 엔채널 입력형의 제 1 차동증폭기(105)와, 외부전원전압단자와 상기 제 1 차동증폭기(105)의 출력노드(111) 사이에 채널이 연결되고 상기 제 1 제어신호(125)에 게이트가 접속된 피모오스 트랜지스터(120)와, 상기 출력노드(111)와 접지전압단 사이에 채널이 직렬연결되어 상기 전원전압레벨 감지수단(90)의 감지노드(91)와 상기 제 1 제어신호(125)에 각각 게이트가 접속된 및 엔모오스 트랜지스터(118, 119)와, 상기 출력노드(111)에 게이트가 접속되고 외부전원전압과 내부전원전압단(122) 사이에 채널이 연결된 피모오스 트랜지스터(121)로 구성되어 있다. 여기서 상기 제 1 차동증폭기(105)를 구성하는 엔모오스 트랜지스터(117)의 게이트에는 상기 제 1 제어신호가 인가된다. 또한 상기 제 1 차동증폭기(105)는 상기 기준전압 발생수단(70)의 출력노드(72)에 접속된 엔모오스 트랜지스터(115)의 게이트를 일입력으로 하고 상기 내부 전원전압단(122)에 접속된 엔모오스 트랜지스터(116)의 게이트를 타입력으로 한다. 상기 제 2 차동증폭수단(130)은 피모오스 트랜지스터(132, 133)과 엔모오스 트랜지스터들(135, 136, 137)로 구성된 싱글엔디드 엔채널 입력형의 제 2 차동증폭기(138)와, 외부전원전압단자와 상기 제 2 차동증폭기(138)의 출력노드(131) 사이의 채널이 연결되고 제 2 제어신호(145)에 게이트가 접속된 엔모오스 트랜지스터(139)와, 상기 출력노드(131)에 게이트가 접속되고 외부전원전압단과 내부전원전압단(122) 사이에 채널이 연결된 피모오스 트랜지스터(140)로 구성되어 있다. 여기서 상기 제 2 차동증폭기(138)는 상기 기준전압 발생수단(70)의 출력노드(72)에 접속된 엔모오스 트랜지스터(135)의 게이트를 일입력으로 하고 상기 내부전원전압단(122)에 접속된 엔모오스 트랜지스터(136)의 게이트를 타입력으로 한다. 그리고 상기 제 2 차동증폭기(138)의 엔모오스 트랜지스터(137)의 게이트는 상기 엔모오스 트랜지스터(135)의 게이트와 공통으로 상기 기준전압 발생수단(70)의 출력노드(72)에 접속된다.

제 4 도는 본 발명에 따른 외부전원전압에 대한 내부전원전압도로서, 가로축의 변수를 외부전원전압으로 하고 세로축의 변수를 내부전원전압으로 하여 외부에서 인가되는 전원전압의 변화에 따른 기준전압을 나타내고 있다. a, b, c는 활성화모드시 서로 다른 기울기를 가지는 내부전원전압도이고 d는 동작대기모드시 내부전원전압인 동시에 기준전압 발생회로에서 발생하는 기준전압도이다. 상기 제 4 도의 그래프상에서 원하는 내부전압값인 3.3V와, 내부전원전압을 소정의 기울기로 증가시키기 위한 특정전압(V7)으로 기준으로 하여 외부전원전압이 3.3V 미만 일때를 제 1 구간(150)으로 하고, 3.3V 이상에서 7V 미만 일때를 제 2 구간(151)으로 하고, 7V 이상을 제 3 구간(1152)으로 한다.

제 5 도는 본 발명에 따른 타이밍도로서, (a)는 외부 칩선택신호에 대한 타이밍도이고, (b)는 칩선택 버퍼로부터 상기 제 1 차동증폭수단으로 인가되는 제 1 제어신호에 대한 타임이도이고, (c)는 칩선택버퍼로부터 상기 제 2 차동증폭수단으로 인가되는 제 2 제어신호에 대한 타이밍도이다. 상기 제 5 도에서 상기 외부 칩선택신호 (A)가 "로우"상태일때 상기 제 1 제어신호(B)가 "하이"상태가 되어 상기 제 1 차동증폭수단(110)이 인에이블(enable)됨에 의해 전원전압 조정회로는 활성화기간(155)이 되고, 상기 외부 칩선택신호가 "하이"상태일때 상기 제 2 제어신호(C)가 "로우"상태가 되어 상기 제 2 차동증폭수단(130)이 인에이블됨에 의해 전원전압 조정회로는 동작대기 기간(156)이 된다.

상기 제 3 도, 제 4 도 및 제 5 도로부터 본 발명에 따른 동작을 상세히 설명하면 다음과 같다. 외부전원전압이 제 1 구간(150)에 있을 때, 즉 외부전원전압이 원하는 전압값 3.3V 보다 작을 경우에는 상기 기준전압발생수단(70)의 저항(80)에 의해 상기 구동용 피모오스 트랜지스터(75)의 게이트 전압이 완전한 접지상태가 된다. 그에 따라 상기 구동용 피모오스 트랜지스터(75)가 완전히 턴온됨으로써 상기 출력노드(72)에서 발생하는 기준전압(Vref)은 외부전원전압(Vcc)에 따른다. 상기 외부전원전압이 점점 증가하여 제 2 구간(151)에 있게 되면 상기 저항(80) 및 피모오스 트랜지스터(81)를 통해 흐르는 전류에 의해 상기 구동용 피모오스 트랜지스터(75)의 게이트전압이 상승된다. 그에 따라 상기 구동용 피모오스 트랜지스터(75)의 전류패스 능력이 저하됨으로써 상기 출력노드(72)로부터의 기준전압(Vref)은 외부전원전압이 증가하더라도 3.3V의 일정한 기준전압을 발생시키게 된다. 즉, 상기 기준전압 발생수단(70)의 출력노드(72)로부터 발생되는 기준전압(Vref)은, 외부전원전압이 3.3V 이상으로 증가하더라도 그 증가량에 비레하여 상기 구동용 피모오스 트랜지스터(75)의 전류패스능력이 저하됨으로서 상기 제 4d 도에 도시한 바와같이 3.3V 로 일정하게 유지된다. 또한, 온도 또는 기타 변수들에 의해 상기 기준전압(Vref)에 변동이 생겼을 경우, 상기 출력노드(72)에서 상기 엔모오스 트랜지스터(73)의 게이트로의 궤환 통로에 의해 그 변동분을 궤환한 다음 상기 피모오스 트랜지스터(74)를 거쳐 상기 구동용 피모오스 트랜지스터(75)로 부궤환되도록 함으로써 기준전압(Vref)의 변동이 최소화 되도록 하였다. 즉, 상기 기준전압값이 원하는 전압값보다 증가하였을 경우에는 상기 엔모오스 트랜지스터(73)의 게이트에 인가되는 고전압에 의해 상기 엔모오스 트랜지스터(73)가 더 많이 턴온 된다. 그에 따라 상기 제어노드(71)에 인가되는 전압이 증가하여 상기 구동용 피모오스 트랜지스터(75)의 전류패스능력을 저하시킴으로써 상기 출력노드(72)에서의 기준전압 값을 일정한 값으로 유지시키게 된다. 마찬가지로 기준전압값이 원하는 전압값보다 감소하였을 경우에도 상기한 바와같은 동작 원리로 설명할 수 있다. 상기 기준전압 발생수단(70)의 출력노드(72)로부터의 일정한 기준전압은 상기 제 1 및 제 2 차동증폭수단(110,130)의 일입력이 되며 활성화모드시에는 "하이"상태의 제 1 제어신호(125)에 의해 상기 제 1 차동증폭수단(110)이 동작한다. 그리고 동작대기모드시에는 "로우"상태의 제 2 제어신호(145)에 의해 상기 제 2 차동증폭수단(130)이 동작하게 된다.

그럼 먼저 활성화모드시의 동작에 대해 설명한다. 상기 제 1 제어신호(125)가 "하이"상태로 됨에 따라 상기 제 1 차동증폭기(105)의 엔모오스 트랜지스터(117)가 턴온됨으로써 상기 제 1 차동증폭기(105)는 인에이블 상태가 된다. 한편 "하이" 상태의 제 1 제어신호(125)에 의해 상기 피모오스 트랜지스터(120)가 비도통됨으로써 상기 제 1 차동증폭수단(110)이 "턴온"된다. 외부 전원전압이 상기 제 4 도의 제 1 구간(150)에 있을 경우에는 상기 출력노드(72)에서의 기준전압의 증가에 비례하여 상기 제 1 차동증폭기(105)의 엔모오스 트랜지스터(115)가 점점 더 많이 턴온된다. 그에 따라 상기 제 1 차동증폭기(105)의 출력노드(111)의 전압레벨이 점점 감소되어 상기 피모오스 트랜지스터(121)의 전류패스능력이 증가됨에 의해 상기 피모오스 트랜지스터(121)의 소오스에 인가되는 외부전원전압에 비례하는 내부전압을 얻는다. 그리고 외부전원전압이 상기 제 4 도의 제 2 구간(151)에 있을 경우에는 상기 제 1 차동증폭기(105)의 피모오스 트랜지스터(115)의 게이트에 일정한 기준전압이 인가되므로 상기 엔모오스 트랜지스터(115, 116)을 통해 흐르는 전류는 일정하게 된다. 따라서 상기 피모오스 트랜지스터(121)의 게이트에도 일정한 전압을 인가해줌에 의해 외부 전원전압이 증가되더라도 전류패스능력이 일정하여 안정된 내부전압을 얻는다.

반도체 메모리장치의 노말 모드(Normalmode)에서는 외부전원전압의 변화에 상관없이 안정된 내부전원전압을 유지해야 하나 상기 반도체 메모리장치의 신뢰성을 테스트하기 위해 특정전압 이상에서는 내부전원전압을 증가시켜야 할 필요가 있다. 본 발명의 실시예에서는 외부전원전압이 7V 이상일 때 내부전원전압이 증가하도록 하였다. 외부전원전압이 특정전압(7V) 이상일 때, 즉 상기 제 4 도의 제 3 구간(152)에 있을 경우에는 상기 전원전압레벨 감지수단(90)의 감지노드(91)에서의 전압은 상기 감지노드(91)에 접속된 엔모오스 트랜지스터(118)를 턴온시키기에 충분한 전압 값을 가진다. 그에따라 외부전원전압이 7V 이상일 때는 상기 제 1 차동증폭수단(110)의 엔모오스 트랜지스터(115, 117, 118, 119)이 모두 턴온된다. 그 결과 상기 제 1 차동증폭기(105)의 출력노드(111)에서의 전류는 상기 엔모오스 트랜지스터(115)뿐만 아니라 엔모오스 트랜지스터(118, 119)로도 흐르게 되어, 상기 출력노드(111)의 전압을 게이트전압으로 하는 피모오스 트랜지스터(121)를 점점 더 많이 턴온시키게 된다. 그리하여 상기 내부전압단(122)에서의 내부전원전압은 선형적으로 증가하게 된다. 한편 각각의 반도체 메모리칩 특성을 고려하여 특정전압이상에서의 내부전압의 기울기를 조절하고자 할 경우에는 상기 감지노드(91)에서의 전압에 의해 전류패스능력이 좌우되는 엔모오스 트랜지스터(118)의 크기만 변화시키면 되므로 종래의 전원전압 조정회로에 비해 그 조절이 아주 용이하다. 한편 제 2 차동증폭수단(130)은 "하이"상태로 디스에이블된 제 2 제어신호(145)에 의해 상기 엔모오스 트랜지스터(139)가 턴온된다. 그 결과 상기 제 2 차동증폭기(138)의 출력노드(131)에서의 전압을 Vcc-Vtn(Vtn은 엔모오스 트랜지스터의 드레쉬홀드전압임)로 프리차아지 시킴에 의해 상기 피모오스 트랜지스터(140)를 턴오프 상태로 유지시킨다. 그리하여 상기 제 1 차동증폭수단(110)의 동작으로 이한 내부전원전압이 상기 피모오스 트랜지스터(140)를 통하여 제 2 차동증폭수단(130)으로 궤환되는 것을 방지한다.

여기서 상기 제 2 차동증폭수단(130)은 동작대기모드시의 전류소모를 최소화하기 위하여 상기 제 1 차동증폭수단(110)에 비해 매우 작은 크기를 가진다. 따라서 수 μsec 정도의 매우 느린 응답속도를 가진다. 만약 내부전원전압이 어떤 요인으로 인하여 증가하게 되면 상기 제 1 차동증폭수단(110)의 엔모오스 트랜지스터(116)가 턴온됨에 의해 상기 출력노드(111)의 출력이 "하이"상태가 된다. 그에따라 상기 피모오스 트랜지스터(121)가 턴오프 되어 더 이상 내부전원전압이 증가하는 것을 방지하게 된다. 그런데, 상기 제 2 차동증폭수단(130)은 상기 엔모오스 트랜지스터(136)의 응답속도가 느리기 때문에 온전히 턴온되기까지 소정의 지연시간을 가진다. 이때 만약 엔모오스 트랜지스터(139)가 없을 경우에는, 지연시간동안 상기 출력노드(131)의 출력이 "로우"상태로 유지되어 상기 엔모오스 트랜지스터(140)가 턴온상태에 있게 된다. 그리하여 내부전원전압이 외부전원전압의 증가에 따라 증가하는 현상이 발생할 수 있다. 그러나 본 발명에서는 엑티브동작시 상기 엔모오스 트랜지스터(139)를 턴온시킴으로써 상기 엔모오스 트랜지스터(140)가 턴오프 되도록 한다. 그럼으로써 엑티브 동작시에는 제 1 차동증폭수단(110)만 동작하게 된다.

그 다음 동작대기시의 전원전압 조정회로의 동작을 살펴보기로 하자. 칩선택버퍼로부터의 제 2 제어신호(145)가 "하이"상태에서 "로우"상태로 전이함에 의해 상기 제 2 차동증폭수단(130)의 엔모오스 트랜지스터(139)가 턴오프된다. 그에따라 활성화모드시 외부전원전압이 제 2 구간에 있을때 상기 제 1 차동증폭수단(112)의 회로와 같은 구성을 가지게 되므로 같은 동작원리에 의해 안정된 내부전압을 유지한다. 그리고 외부전원전압이 특정전압(7V) 이상 증가하더라도 상기 제 1 차동증폭수단(110)의 엔모오스 트랜지스터(118)와 같은 또다른 전류패스통로가 없으므로 상기 피모오스 트랜지스터(140)의 전류패스능력은 항상 일정하게 유지된다. 그 결과 외부전원전압이 특정전압(7V) 이상에서 계속 증가하더라도 그에 상관없이 3.3V로 안정된 내부전압을 유지한다. 한편, 제 1 차동증폭수단(110)은 칩선택버퍼로부터의 제 1 제어신호(125)가 "로우"상태로 디스에이블됨에 따라 피모오스 트랜지스터(120)가 턴온된다. 그리하여 상기 피모오스 트랜지스터(121)의 게이트에 직접 외부전원전압 Vcc가 인가됨으로써 상기 제 1 차동증폭수단(110)은 턴온된다. 또한, 상기 제 5 도에 도시된 바와같이 활성화기간(155)에서 동작대기기간(156)으로 천이할 때 상기 제 2 제어신호(C)는 "로우"상태에서 바로 "하이"상태로 가게 되나 상기 제 1 제어신호 (B)는 "하이"상태에서 소정의 지연시간(Td)을 가진 후에 "로우" 상태로 가게 하였다. 그에따라 반도체 메모리장치내의 모든 신호들이 디스에이블 되는 동안에도 상기 제 1 차동증폭수단(110)이 지연시간(Td)동안 더 동작하게 됨으로써 소비전류에 의한 내부전압의 강하를 막을 수 있다. 그 결과 동작대기시나 활성화모드시 안정된 동작을 얻을 수 있다.

제 6 도는 본 발명에 따른 일실시예를 나타낸 것으로 반도체 메모리장치에서의 적용도이다. 본 발명에 따른 기준전압 발생회로와 제 1 및 제 2 차동증폭수단을 블럭으로 나타내어 상기 제 3 도와 같은 번호를 사용하였다. 또한 상기 제 1 차동증폭수단은 활성화모드시 차동증폭수단으로, 상기 제 2 차동증폭수단은 동작대기시 차동증폭수단으로 한다. 상기 제 6 도에 도시된 바와같이 하나의 기준전압 발생회로(70)와, 상기 기준전압발생회로(70)의 출력노드(72)와 내부전원전압단(122, 231, 241)사이에 각각 연결된 제 1, 제 2 및 제 3 엑티브시 차동증폭수단(110, 150, 160) 및 동작대기시 차동증폭수단(130)과, 상기 이웃하는 내부전원전압단(122, 231), (231, 241)사이에 채널이 연결되고 상기 제 1 제어신호(125)를 게이트 입력으로 하는 제 1 및 제 2 피모오스 트랜지스터(251, 252)로 구성한다. 상기 제 6 도에서 동작대기시 차동증폭수단(240)의 출력단은 상기 제 1 엑티브시 차동증폭수단(110)의 내부전원전압단(122)에 접속되어 있다. 반도체 메모리장치에 있어서 노이즈억제 및 신뢰성향상을 위하여 전원전압 조정회로에서 활성화모드시 차동증폭기를 각 내부전원선별로 독립시켜주고 동작대기시 차동증폭기 역시 각 내부전원선별로 독립시켜 주는 방법이 제안되었다. 그러나 상기한 방법의 경우 동작대기시 차동증폭기의 갯수만큼의 큰 동작대기전류를 초래하게 된다는 문제점이 있다. 따라서 본 발명에서는 노이즈 억제 및 신뢰성 향상을 도모함과 동시에 동작대기 전류도 최소화하기 위하여 칩선택버퍼로부터의 제 1 제어신호(125)를 게이트 입력으로 하는 제 1 및 제 2 피모오스 트랜지스터(251, 252)를 사용하여 각각의 내부전원선을 연결하였다.

그 결과 활성화모드시에는 "하이"상태의 상기 제 1 제어신호(125)에 의해 상기 제 1 및 제 2 피모오스 트랜지스터(251, 252)가 턴오프됨으로써 내부전원전압을 출력하는 각각의 내부전원선들이 분리된다. 그리고 동작 대기시에는 상기 제 1 제어신호(125)가 "로우"상태로 천이됨에 따라 상기 제 1 및 제 2 피모오스 트랜지스터(251, 252)가 턴온됨으로써 내부전원전압을 출력하는 각각의 내부전원선들이 하나로 연결이 된다. 따라서 활성화모드시에는 각내부 전원선의 분리에 의해 노이즈억제 및 신뢰성 향상을 꾀할 수 있고, 동작대기시에는 내부전원선을 하나로 연결함으로써 동작대기 전류의 최소화를 꾀할 수 있다.

상술한 바와같이 본 발명은 전원전압 조정회로에 있어서 기준전압을 일입력으로 하는 제 1 차동증폭기의 출력노드에 전원전압레벨 감지수단의 4감지노드에서의 전압을 게이트입력으로하는 엔모오스 트랜지스터를 병렬 연결함으로써, 특정전압이상의 외부전원전압이 인가되었을 때 상기 엔모오스 트랜지스터의 전류패스능력이 증가되도록 하여 내부전원전압이 선형적으로 증가하도록 하였다.

따라서 종래에는 특정 외부전원전압 이상에서의 내부전원전압의 기울기를 조절하기 위하여 두 차동증폭기의 일입력전압과 제 1 및 제 2 저항을 모두 변경하여야 했으나 본 발명에서는 상기 엔모오스 트랜지스터의 크기만 조절하면 되므로, 소자하나의 조절로도 원하는 내부전압의 기울기를 얻을 수 있다. 따라서 내부전압의 기울기를 매우 용이하게 조정할 수 있는 효과가 있다.

또한, 종래의 전원전압 조정회로에서는 기준전압 발생회로 자체가 차동증폭기로 되어 있어 그에 따른 소비전류가 매우 컸었으나, 본 발명에서는 기준전압 발생회로를 차동증폭기로 구성하지 않고 항상 일정한 전압을 갖도록 함으로써 동작대기시 소비전류를 대폭 감소시키는 효과가 있다.

또한 본 발명은 기준전압 발생회로에 기준전압을 부궤환시킴으로써 온도나 기타 변수에 의한 기준전압의 변화를 최소화 할 수 있는 효과가 있다.

또한 본 발명은 내부전원선들을 피모오스 트랜지스터로 연결함으로써 활성화모드시에는 각각의 내부전원선을 분리시켜 독립적으로 사용하고 동작대기시에는 모든 내부전원선이 연결되도록 하였다. 그에 따라 반도체 메모리장치의 노이즈를 방지하고 신뢰성을 향상시킬 뿐만 아니라 동작대기전류도 최소화 할 수 있는 효과가 있다.

Claims (7)

  1. 외부에서 공급되는 외부전원전압을 메모리장치의 내부동작에 필요한 내부 전원전압으로 출력하는 반도체 메모리장치의 전원전압 조정회로에 있어서 ; 상기 외부전원전압의 크기가 미리설정된 제 1 전압보다 높을 때에는 미리설정된 일정크기의 기준전압을 출력하는 기준전압 발생수단(70)과 ; 상기 외부전원전압이 제 1 전압보다 높은 제 2 전압 이상일 때에 활성화되어 상기 외부전원전압의 크기에 비례하여 선형적으로 증가하는 감지신호를 출력하는 외부전원전압레벨 감지수단(90)과 ; 메모리장치가 활성화모드임을 알리는 제 1 제어신호에 의해 활성화되고, 상기 기준전압과 내부전원전압을 두 입력으로 하며, 외부전원전압이 상기 제 1 전압과 제 2 전압 사이의 크기로 인가될 때에는 상기 기준전압에 비례하는 일정크기의 전압을 내부전원전압단에 출력하고, 상기 외부전원전압이 제 2 전압 이상의 크기로 인가될 때에는 상기 외부전원전압레벨 감지수단(90)에서 출력하는 감지신호에 대응하여 선형적으로 가변하는 전압을 상기 내부전원전압단에 출력하는 제 1 차동증폭수단(110)과 ; 메모리장치가 동작대기모드임을 알리는 제 2 제어신호에 의해 활성화되고, 상기 기준전압과 내부전원전압을 두 입력으로 하며, 상기 기준전압에 대응하는 일정크기의 전압을 상기 내부전원전압단에 출력하는 제 2 차동증폭수단(130)을 구비하여, 메모리장치의 활성화모드에서는 제 1 차동증폭수단(110)에서 출력하는 전압이 내부전원전압으로 공급되고, 메모리장치의 동작대기모드에서는 제 2 차동증폭수단(130)에서 출력하는 전압이 상기 내부전원전압으로 공급됨을 특징으로 하는 반도체 메모리장치의 전원전압 조정회로.
  2. 제 1 항에 있어서, 상기 기준전압 발생수단(70)이 ; 외부전원전압과 제어노드(71) 사이에 채널이 직렬연결된 제 1 엔모오스 트랜지스터(73) 및 다이오드접속형 제 1 피모오스 트랜지스터(74)와, 상기 제어노드(71)와 접지전압단 사이에 병렬로 연결된 저항(80) 및 다이오드접속형 제 2 피모오스 트랜지스터(81)와, 상기 제 1 엔모오스 트랜지스터(73)의 게이트에 접속된 출력노드(72)와, 외부전원전압단과 상기 출력노드(72)사이에 채널이 연결되고 게이트가 상기 제어노드(71)에 접속된 제 3 피모오스 트랜지스터(75)로 구성됨을 특징으로 하는 전원전압 조정회로.
  3. 제 2 항에 있어서, 상기 기준전압 발생수단(70)이 ; 상기 출력노드(72)와 접지전압단 사이에 적어도 하나의 다이오드접속형 피모오스 트랜지스터로 구성된 전류패스수단을 더 구비함을 특징으로 하는 전원전압 조정회로.
  4. 제 1 항에 있어서, 상기 제 1 차동증폭수단(110)이 ; 상기 기준전압 발생회로(70)의 출력노드(72)전압을 일입력으로 하고 내부전원전압을 타입력으로 하며 상기 제 1 제어신호에 의해 활성화되는 싱글엔디드 엔채널 입력형의 제 1 차동증폭기(105)와, 외부전원전압단자와 상기 제 1 차동증폭기(105)의 출력노드(111) 상이에 채널이 연결되고 상기 제 1 제어신호에 게이트가 접속된 제 5 피모오스 트랜지스터(120)와, 상기 출력노드(111)에 채널이 일단이 접속되고 게이트단자가 상기 외부전원전압레벨 감지수단(90)에서 출력하는 감지신호에 제어되는 제 8 엔모오스 트랜지스터(118)와, 채널의 양단이 상기 제 8 엔모오스 트랜지스터(118)의 채널의 타단과 접지전압단 사이에 접속되고 게이트에 상기 제 1 제어신호가 인가되는 제 9 엔모오스 트랜지스터와, 상기 출력노드(111)에 게이트가 접속되고 외부전압전압단과 내부전원전압단(122)사이에 채널이 연결된 제 6 피모오스 트랜지스터(121)로 구성됨을 특징으로 하는 전원전압 조정회로.
  5. 제 1 항에 있어서, 상기 제 2 차동증폭수단(130)이 ; 상기 기준전압 발생수단(70)의 출력노드(72)전압을 일입력으로 하고 내부전압을 타입력으로 하며 상기 기준전압에 의해 동작인에이블되는 싱글엔디드 앤채널 입력형 제 2 차동증폭기(138)와, 외부전원전압단과 상기 제 2 차동증폭기(138)의 출력노드(131)사이에 채널이 연결되고 상기 제 2 제어신호(145)에 게이트가 접속된 제 13 엔모오스 트랜지스터(139)와, 상기 출력노드(131)에 게이트가 접속되고 외부전원전압단과 상기 내부전원전압단(122)사이에 채널이 연결된 제 9 피모오스 트랜지스터(140)로 구성됨을 특징으로 하는 전원전압 조정회로.
  6. 전원전압 조정회로에 있어서, 기준전압 발생수단과, 상기 기준전압 발생수단의 출력노드와 각 내부전원전압단사이에 각각 연결된 적어도 2개 활성화시 차동증폭수단 및 하나의 동작대기시 차동증폭수단과, 상기 동작대기시 차동증폭수단의 출력노드와 각 내부전원전압단 사이에 채널이 연결되고 활성화동작모드를 지정하는 제 1 제어신호(125)를 게이트입력으로 하느 게이팅수단들을 구비하여, 메모리장치의 활성화시에는 상기 게이팅수단이 턴오프됨에 따라 각각의 활성화시 차동증폭수단에서 공급하는 전압이 각 내부전원전압단에 공급되고, 동작대기시에는 상기 게이팅수단이 턴온됨에 따라 상기 동작대기시 차동증폭수단에서 공급하는 전압이 각 내부전원전압단에 공통으로 공급됨을 특징으로 하는 전원전압 조정회로.
  7. 제 23 항에 있어서, 상기 게이팅수단(251, 252)이 피모오스 트랜지스터임을 특징으로 하는 전원전압 조정회로.
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