JPH0770216B2

JPH0770216B2 - 半導体集積回路

Info

Publication number: JPH0770216B2
Application number: JP60261213A
Authority: JP
Inventors: 田中　　均; 陵一堀; 清男伊藤; 勝高木村; 勝博下東
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-11-22
Filing date: 1985-11-22
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: US4930112A; JPS62121990A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、外部電源電圧をチップ内で電圧リミッタを通
して降下させ、その電圧によりチップ内の回路を動作さ
せる半導体装置に関するものである。

〔従来の技術〕

本電圧リミッタ方式に関しては、すでに下記の内容につ
き特許出願がなされている。

第２図は、特願昭56−57143号にて先に出願されている
もので、チップ10の実質的集積度を決定するメモリアレ
ー関連回路には微細MOSトランジスタ40を用い、外部電
源電圧V_CCを電圧リミッタ13により降下させた電圧V₀で
動作させる。一方集積度にそれほど関係しない入出力イ
ンタフエースを含むその他の回路領域には比較的大きい
MOSトランジスタ50を用いて、V_CCを印加させ動作させる
例である。尚20は酸化膜,30は拡散層,60はトランジスタ
のゲート電極である。これによって、チップ外部からみ
てV_CCで動作する高集積MOSメモリLSIが可能となる。こ
こで、電圧リミッタ回路をどのような構成とするかによ
って本方式の性能が大きく左右されるが、その具体的実
施例が特願昭57−220083に記載されている。以下その概
略について述べる。

第３図は、上記電圧リミッタの回路の概略を示してい
る。本回路はVRの基準電圧発生回路、MOSトランジスタQ
_Dおよび抵抗R_ppからなるレベルシフト回路、電圧制御用
のMOSトランジスタQ_Cから構成されている。V_ppは電源電
圧であり、V_ppV_L＋V_Tのように設定される。V_TはQ_Dの
しきい電圧である。Q_C,Q_DはＮチャネルMOSトランジスタ
である。V_Rで発生した基準電圧V_Lは、レベルシフト回路
でV_L＋V_Tに変換される。ここでV_TはトランジスタQ_C,Q_D
のしきい電圧である。この電圧がQ_Cのゲートに印加され
るとQ_Cのソースには、ゲート電圧からしきい電圧V_T分だ
け引いた値すなわちV_Lの電圧が発生し、これがリミッタ
出力電圧となる。この回路を容量性負荷の充電に適用し
た場合の過渡特性を第４図に示す。第３図においてスイ
ッチＳが閉じると出力V₀は、初めに配線の寄生容量、た
とえばC_pなどに蓄えられている電荷が負荷容量Ｃに吸収
されるため降下する。そうすると、Q_Cのゲート−ソース
間電圧V_GSがそのしきい電圧を越えるためV_CCからQ_Cを通
してＣに電荷が流入する。これによりV₀が上昇してV_GS
がV_TとなるとQ_Cはオフとなるため充電は止まりV₀はV_Lの
値を保つ。しかし、第４図からわかるように、V₀の上昇
とともにV_GSが小さくなるためその上昇速度はしだいに
小さくなりV_T近傍ではほとんど上昇しなくなる。この上
昇速度を大きくするためには、Q_Cのチャネル幅を大きく
すればよいが、あまり大きくしすぎると第４図に示すよ
うにQ_Cのゲート−ソース間容量によって、出力変動がゲ
ートにも伝えられその電圧が低下してしまい、Q_Cのオン
抵抗が大きくなってしまうため、上昇速度が小さくな
る。したがつて、この方式はあまり大きな負荷の駆動に
は適していないことになる。

第５図および第６図は、他の方式の電圧リミッタ回路と
その動作波形である。この回路は、たとえば昭和59年度
電子通信学会総合全国大会講演論文集分冊２の244項な
どに記載されている。本回路の特徴は、リミッタ出力電
圧V₀と基準電圧V_Lとの電圧比較回路CAを設け、その出力
電圧V_CをMOSトランジスタQ_Cのゲートに加えQ_Cに流れる
電流を制御してその出力電圧V₀をV_Lに保つよう負帰還を
かけたことである。たとえば、負荷Ｚに流れる電流が増
大してV₀がV_Lより降下したとすると、V_Cはその前の電圧
よりも下がってｐチャネルMOSトランジスタであるQ_Cの
ソース−ゲート間電圧を増加させ、Q_Cに流れる電流を増
加させる。その結果、V₀が上昇しV_Lを越えると、今度は
逆にV_Cが上がってQ_Cに流れる電流を減少させV₀を降下さ
せる。この方式では以上のような過程をくり返しながら
V₀をV_Lに保つ。

本技術によれば、V_LはQ_Cのオン，オフによって制御さ
れ、Q_Cのゲート電圧によって駆動能力は比較的任意に設
定できるため、第３図，第４図のような問題を生じるこ
とはないが、実際のLSIに適用する場合には以下のよう
な不都合を生じる。

第７図は、上記電圧リミッタを実際のLSIに適用したと
きの概略モデルである。同図で、CAは電圧比較回路、VR
は基準電圧発生回路、Ｚは負荷、R₁〜R₃およびC₁〜C₃は
配線とスイッチの寄生抵抗および容量である。ここで負
荷として、それぞれ異なった値を持つ容量性の負荷を仮
定している。第８図は、これらの負荷に付いているスイ
ッチS₁,S₂,S₃を順にオンしていったときのリミッタ出力
V₀と負荷端電圧V₀₁を示している。同図で出力V₀,V₀₁は
スイッチがオンする度に降下している。これは、電圧制
御用MOSトランジスタQ_Cのオン抵抗が有限であること
と、配線には必ず寄生抵抗が付くために負荷の充電速度
が有限の値となるためである。このような電圧の変動
は、たとえばスイッチS₂が負荷C₁にかかる電圧V₀₁で制
御されているとした場合S₂のオンのタイミングを遅らせ
たり、オン抵抗を増加させたりする問題を生じる。また
S₃がオンした後V₀₁はV_CCに向かって上昇して時刻ａでV_L
等しくなるが帰還ループ（比較回路入力からQ_Cのドレイ
ン端）での遅延t_dが存在するためにV₀がV_L近傍で図のよ
うにQ_Cはオン，オフをくりかえしV₀はV_Lではなくてそれ
より高い値V_L＋ΔV_Lとなる。さらにこの遅延が著しい場
合にはΔV_Lが大きくなり微細素子の耐圧を越えてしまう
ことも考えられる。

また、このように動作するタイミングや大きさの異なる
負荷、さらに容量性負荷や抵抗性負荷等性質の異なる負
荷が同一のリミッタに接続される場合常に回路を動作状
態にしておかなければならず、さらにリミッタの駆動能
力は、それらの負荷のうちでもっとも大きなものに合わ
せておく必要がある。したがって、リミッタ自体で消費
される電力は非常に大きなものとなってしまう。

以上、複数の負荷を駆動する場合の問題について述べた
が、たとえ負荷が一つであっても動作の時間帯によって
負荷の等価インピーダンスが変化する場合なども同様の
問題を生じる。

〔発明が解決しようとする問題〕

さて、上述のようにリミッタの駆動能力が大きなものに
すると、半導体集積回路のように容量性の負荷の場合、
負荷に電圧を供給する際の過渡電流は非常に大きなもの
となり、外部電源電圧を大幅に変動させることもあり、
それによって回路が正常に動作できないことがある。

そこで、本発明では内部回路に低電圧を供給する一方で
外部電源電圧の大幅な変動を軽減した半導体集積回路を
提供することを目的とする。

〔問題点を解決するための手段〕

本発明の代表的な実施形態は、例えば第16図に示すよう
に、メモリセルと、該メモリセルに接続されたデータ線
（Ｄ）と、該データ線に読み出された信号を増幅するセ
ンス増幅器（Q_SA1,Q_SA2,Q_SA3,Q_SA4）とを具備してなる
半導体集積回路であって、外部電源端子より外部電源電圧（V_CC）が供給され該外
部電源電圧より低い内部電源電圧を内部電源電圧供給線
（CP）を介して上記センス増幅器に供給する第１の電圧
制限手段を更に具備してなり、上記センス増幅器には、該センス増幅器の動作のための
センス増幅器活性化信号（φ_PA）が供給される制御素子
（Q_D1）が接続され、上記第１の電圧制限手段は上記内部電源電圧供給線に流
れる電流を所定値以下に制限する電流制限手段（BC）を
具備することにより、上記センス増幅器活性化信号の供給による上記センス増
幅器の上記動作に起因した上記外部電源端子に流れる電
流の変動を軽減したことを特徴とする。

〔作用〕

外部電源端子に流れる電流の変動を軽減できるので、外
部電源電圧の大幅な変動を軽減でき、初期の目的が達成
される。

〔実施例〕

以下本発明の詳細を実施例によって説明する。

第１図は本発明の基本概念を説明する実施例である。こ
こで、CC₁〜CC_nは駆動能力制御回路を含んだ電圧リミッ
タ回路、VR₁〜VR_nはリミッタの基本電圧発生回路、V_L1
〜V_Lnはその出力である基準電圧Z₁〜Z_nは負荷、φ_１〜
φ_ｎは各負荷の駆動パルスである。ここで、CC₁〜CC_nは
外部電源電圧V_CCからV_n1〜V_Lnを基準にして各負荷に適
した内部電源電圧V₀₁〜V_0nを発生している。また、この
ときCC₁〜CC_nは負荷Z₁〜Z_nの状態を制御信号V_F1〜V_F2で
入力して、これによって駆動能力を制御を行なってい
る。V_F1〜V_Fnの信号はそれぞれの場合に応じて、単なる
直流電圧、あるいはパルス信号など、種々の信号形態が
任意に選ばれる。なお、ここで、VR₁〜VR_nで発生される
V_L1〜V_Lnの値は、Z₁〜Z_nに応じて設定されるが、互いに
等しい場合もある。その場合には、共通のVRでV_Lを供給
することも可能である。

また、V_LとCCの出力V₀は一般に等しくなるように設計さ
れるが、CC内に任意の電圧変換回路を設け、V_Lを基準に
した他の電圧をV₀として出力することも可能である。

以上のように本実施例によれば負荷駆動パルスφ_１〜φ
_ｎによって負荷Z₁〜Z_nがランダムに動作しても負荷ごと
に専用のリミッタを設けてあるので負荷相互間の干渉に
よる電圧変動を無くすることができる。また負荷の動作
状態を検知しているので、それに応じて駆動能力を設定
でき、例えば動作周期が長いときには駆動能力を低くし
たり、動作しないときには停止させたりして低消費電力
化できる。また、さらに、負荷に応じて帰還ループの設
計をすることが可能となるので、その遅延による不都合
を最小にすることができる。

第９図，第10図は本発明をさらに具体化した実施例とそ
の動作波形である。第９図で、CA₁〜CA₃は電圧比較回
路、VR₁,VR₂,VR₃は基準電圧発生回路、Q_C1〜Q_C4は電圧
制御用MOSトランジスタ、Ｚは負荷回路、R₁,R₂,R₃は負
荷への配線抵抗、S₁,S₂,S₄はスイッチング素子、C₁,C₂,
C₃は負荷容量R_pは負荷抵抗である。スイッチ“S₁,S₂,S₃
は信号φ₁,φ₂,φ_３によつてオン，オフされる。ここで
CA,QCが第１図のCCに相当する。また、φ_１′〜
φ_３′，φ_４などがV_Fに相当する。

本実施例の特徴は、φ₁,φ₂,φ_３に同期した信号
φ_１′，φ_２′，φ_３′により負荷への充電が不要のと
きは電圧比較回路の動作を停止できるようにし、また信
号φ_４により、容量性負荷モードから抵抗性負荷モード
への切換を可能にすることによって低消費電力化を図っ
たこと、さらに配線抵抗を利用して帰還ループの遅延を
補償したことである。

初めに、低消費電力化について説明する。同図で比較回
路CA₁〜CA₃は信号φ_１′，φ_２′，φ_３′で制御される
ようになっている。この信号は、負荷の駆動信号φ₁,φ
₂,φ_３に同期し、それらより比較回路のウォームアップ
時間分だけ速いパルスである。通常、装置内の各負荷は
装置全体の動作時間のうち一部しか動作していない。し
たがって、このように負荷駆動時にのみ比較回路を動作
させるようにすれば、比較回路の分だけ消費電力を低減
できることになる。また同図内で破線で示したようにコ
ンデンサC₁に並列に抵抗R_pが入っている場合、C₁充電後
リミッタはR_Pに一定の電流を流し続ける必要があるが、
比較回路は高速に動作する必要はなくなる。一般に比較
回路のような差動アンプは、その消費電流に比例して動
作速度は速くなるから、逆に動作速度が遅くてよい場合
は、電流を減らせることになる。同図のφ_４はこのため
の信号でこれにより比較回路CA₁は低消費電力モードに
入る。さらに、もしこのときR_pに流れる電流が小さく、
高速に変動するような場合は、電圧降下トランジスタを
Q_C1より寸法の小さいQ_C4にスイッチS₄で切り換えること
により比較回路の負荷を軽くし高速化できる。また、充
放電すべき容量が小さくなるのでその分低消費電力化で
きる。また、装置の動作周期が長い場合には負荷を高速
に充電する必要がなくなるので、上記方法により低消費
電力化できる。

次に帰還ループでの遅延を補償する方法について説明す
る。第９図においてS₁がオンすると比較回路のプラス側
入力の電圧V₀₁′が、マイナス側の電圧V_Lよりも低下
し、その出力電圧V_C1がOVとなりQ_C1がオンし、負荷C₁の
電圧を上昇させる。このとき配線上の点ａの電圧V₀₁′
は負荷端信ｂの電圧V₀₁よりも配線およびスイッチの抵
抗R₁の分だけ高くなる。したがって、第10図に示すよう
にａ点の電圧V₀₁′はｂ点の電圧V₀₁よりも速くV_Lに達す
ることになるから、この位置を調節することによって、
比較回路出力V_C1がOVからV_CCに変化する時刻を調節し、
それがちょうどｂ点の電圧V₀₁がV_Lとなる時刻と一致す
るようにすれば、Q_C1オフ後の負荷端の電圧を正確にV_L
とすることができる。なお、負荷を高速（数ナノ秒）に
駆動する必要がある場合、遅延を補償しきれないことも
考えられるが、その場合にはその負荷を駆動するリミッ
タの基準電圧を遅延による出力上昇分だけ下げれば良
い。この点でも負荷ごとにリミッタを設ける方式は有利
である。

なお、負荷がオンする間隔が比較回路の遅延より十分大
きい場合は、第11図に示すように比較回路を複数個の電
圧制御用トランジスタで共用することもできる。この場
合、リミッタ回路のレイアウト面積を低減することがで
き、また、各リミッタの特性を全く同一にでき、負荷相
互間の動作をさらに安定化できるという利点がある。同
図でＺは、第９図と同じ負荷、4,4′,4″は比較回路の
入出力切換スイッチである。また、φ₁,φ₂,φ_３はスイ
ッチ切換信号、Q_S1,Q_S2およびQ_S3,Q_S4はスイッチ用MOS
トランジスタである。またQ_pはスイッチ用トランジスタ
Q_S1,Q_S2がオフのとき電圧制御用トランジスタQ_C1のゲー
トをV_CCに固定し、完全にオフ状態を保つためのもので
ある。ここでスイッチ用トランジスタにｐチャネルMOS
トランジスタとＮチャネルMOSトランジスタを並列接続
して用いているのは、信号の電圧損失をなくすためであ
る。

以上述べた各実施例においては、リミッタの出力V₀は基
準電圧V_Lを基準とした電圧に設定される。したがって、
V_Lの特性によって、V₀の特性を任意に設定できる。半導
体装置においてリミッタを使用する際には、特にV₀の電
源電圧V_CC依存性が特に主要となり、基準電圧発生回路V
Rの設計では、V_LのV_CC依存性に特に留意して設計する必
要がある。これに関しては種々の目的に応じた特性例と
その発生法が、特願昭56−57143,特願昭56−168698,特
願昭57−220083などに開示されている。これらは本発明
に適用可能なことは言うまでもないが、以下に半導体装
置の動作においてさらに好適な、V_LのV_CC依存性とその
具体的な実現法を実施例によって説明する。

第12図，第13図がその実施例であり、第12図は基準電圧
発生回路、第13図はその特性を示している。本回路の特
徴は通常動作領域で、その出力のV_CC依存性を小さく
し、それ以上では大きくしたことである。第12図でトラ
ンジスタQ₁〜Q₄からなる回路はバイアス電圧発生回路で
ある。これはｐチャネルMOSトランジスタQ₅,Q₈,Q₁₀,Q₁₃
とＮチャネルMOSトランジスタQ₇のゲート−ソース間に
一定の電圧を与え、それらに一定の電流を流すためのも
のである。また、Q₅およびD₁〜D₆で構成される回路は、
本回路の出力電圧V_Lを決定するための内部基準電圧発生
回路である。ここで、ダイオードD₁〜D₆の順方向電圧降
下により約4Vの電圧を得ている。また、Q₆〜Q₁₂で構成
される回路は上記の内部基準電圧発生回路の出力インピ
ーダンスを下げ外部へ出力するためのバッファ回路であ
る。この回路は、Q₆,Q₇およびQ₁₀,Q₁₁からなるレベルシ
フト回路とQ₉,Q₁₂からなる相補形ソースフォロワ回路で
構成されている。ここでレベルシフト回路はソースフォ
ロワ回路でのしきい電圧分の電圧降下を補償し（Q₉のゲ
ートにV_L0−V_T,Q₁₂のゲートにV_L0＋V_T）、内部基準電圧
をそのままの値で外部へ出力させる機能を持っている。
Q₁₃〜Q₁₅,D₇,D₈は後述するように、V_CCがある値を越え
たとき出力V_LのV_CC依存性を大きくするための回路であ
る。ここでQ₁₄,D₉,D₈はレベルシフト回路であり、内部
基準電圧V_L0から、Q₆を通すことによって得たV_L0−V_Tの
電圧をもとにQ₁₅のゲートにV_L0＋2V_Dの電圧を与えてい
る。これによって、Q₁₅のゲート−ソース間電圧はV_CC−
（V_L0＋2V_D）となるから、Q₁₅はV_CC≧V_L0＋2V_D＋V_T〜6V
のときオンし、V_LにQ₁₅とQ₉の抵抗比で決まる傾きを与
える。なお、本回路の出力端にコンデンサC_Lが付加され
ているがこれは負荷変動によるV_Lの変動をおさえるため
である。

第13図は、上記回路の出力電圧V_Lの電源電圧V_CC依存性
である。V_CCが０から4Vの範囲では、ダイオードD₁〜D₆
はオフ状態でQ₅には電流が流れないため、Q₅のソース端
にはV_CCがそのまま現われ、V_LはV_CCに等しくなる。V_CC
が4V以上ではD₁〜D₆がオンするためQ5には電流が流れそ
のソース端にはV_CCより低い圧が生ずる。このときダイ
オードの順方向電圧は流れる電流にほとんど依存せずほ
ぼ一定の値をとるから、Q₅のソース端の電圧V_L0はダイ
オード６個分の順方向電圧である4Vでほぼ一定となる。
したがってV_Lもほぼ4vで一定となる。次に6V以上でV_Lは
再びV_CCに比例して上昇している。これは、前述のよう
にQ₁₅がオンするためである。ここで通常の動作電源電
圧V_CCを5Vとすれば、第13図は以下に示すように、LSI設
計上理想的な特性であり、第12図はこの理想的な特性を
実現する一実施例である。

まず、通常動作電圧5V近傍のV_L特性であるが、このV_CC
領域では、V_LのV_CCに対する傾斜が小さい方が回路設計
上好都合である。なぜなら一般にMOSトランジスタの動
作速度は動作電圧に強く影響されるので、チップ内でV_L
を動作電圧とする回路の速度は、V_Lが安定化された分、
つまり傾斜が小さい分だけ動作が安定化するためであ
る。

次にV_CCが4V以下の領域であるが、一般に通常動作電圧
が5Vの場合でも、作製プロセスの変動や電源電圧変動あ
るいは温度変動を考慮すると、等価的にV_CCが３〜4V程
度の低電圧でも動作する程度の広いV_CC動作マージンが
要求される。一方、回路内の微細素子は、この領域では
V_CCで動作させても耐圧上の問題はない。さらに、電圧
が高い方が動作速度が速く、ノイズマージンも高くな
る。したがって、この領域ではV_Lは最も高い電圧である
V_CCとすることが望まれる。

次にV_CCが6V以上の領域であるが、通常この領域はエー
ジングテストに用いられる。エージングテストとは、チ
ップ内の各トランジスタなどに通常動作電圧以上の高電
圧を加えて、異常に耐圧の低いトランジスタなどを含む
チップを事前に除去するテストである。この場合、V_CC
で動作する大きな寸法のトランジスタと、V_Lで動作する
微細トランジスタで電圧ストレス条件が不平衡になって
は、効果的なエージングテストは不可能となる。すなわ
ち、たとえばV_CC＝8Vで電圧ストレスを加えたとする
と、大きな寸法のトランジスタには8Vが印加されるが、
もしV_L特性がこの領域まで小さな傾きのままであった
ら、微細トランジスタには通常動作領域と同じ4V程度の
電圧しか印加されず、微細トランジスタには効果的なス
トレスが加わらないことになる。これを解決するために
は、第13図のように通常動作領域以上でV_L特性の傾斜が
大きくなることが望ましい。

以上から、第12図に示す回路は上記の条件をすべて満た
す理想的な回路であることがわかる。

なお、第12図で、内部基準電圧発生用のダイオードの接
続数を６個として約4Vの電圧を得ていたが微細素子の耐
圧に応じて、この数とそれに流す電流値を変えることに
よって任意の電圧を発生することが可能である。また、
D₇,D₈の数およびQ₁₅のチャネル幅を変えることによって
エージング条件も任意に変えることができる。また、本
実施例では、内部基準電圧発生のために単純にダイオー
ドを直列に接続していたが、バンドギャップ基準電圧発
生回路を用いることによって、基準電圧の温度依存性を
少なくすることもできる。本実施例で内部基準電圧を直
流的には入力インピーダンスが無限大のMOSトランジス
タのバッファ回路を介して外部へ出力したのは、このよ
うな温度補償形の基準電圧回路を使用した場合にその電
圧や電流に影響を与えないための配慮である。なお、バ
ンドギャップ基準電圧回路の構成および動作について
は、例えば、集積回路工学第（２）（コロナ社，柳井久
義，永田穰富共著）第23項から第24項に記載されてい
る。

上記のように、基準電圧発生回路では基準電圧源として
ダイオードを使用している。またバンドギャップ基準電
圧回路では、バイポーラトランジスタが一般に使用され
る。これは、ダイオードの順方向電圧やバイポーラトラ
ンジスタのベース・エミッタ間順方向電圧が製造プロセ
スの変動による影響をうけにくいためである。なお、リ
ミッタ出力電圧の変動がそれ程問題とはならない装置で
はダイオードやバイポーラトランジスタのかわりにMOS
トランジスタを用いてもよい。また、ここでは標準の動
作状態がV_CC＝5Vの例を説明したが、この値は目的に応
じて新に設定される。また、第13図の特性において、V_L
の折れ曲り点も目的に応じて任意に設定可能なことは言
うまでもない。

以上述べたV_Lを前に述べた実施例に適用することによ
り、理想的なリミッタ出力V_Dを作ることができる。

第12図の実施例では、バイポーラトランジスタとMOSト
ランジスタを同一チップ上に形成する必要があるが、こ
れは以下のようにして容易に実現できる。

第14図は、バイポーラトランジスタとMOSトランジスタ
を同一チップ上の形成したときの断面構造を示してい
る。同図で、11はＮチャネルMOSトランジスタ（NMO
S）、21はバイポーラトランジスタ、31はＰチャネルMOS
トランジスタ（PMOS）である。また基板はＰ形シリコン
である。ここで、11および31は、MOSトランジスタであ
るから通常のCMOS（相補形MOS）プロセスで形成できる
が、21のバイポーラトランジスタを形成するためには、
41で示すＰ形の不純物層（ベースとなる）を追加する必
要がある。したがって製造工程で、この層を形成するた
めの工程がふえることになる。通常、ＮチャネルMOSト
ランジスタでは、しきい電圧を上げるためにチャネルに
Ｐ形不純物をイオン打ち込みする（以下、チャネルイン
プラと略記する）が、この濃度はチャネル長が１μｍ以
下のときちょうどバイポーラトランジスタのベースに最
適な濃度となるのでこのチャネルインプラ層とベース層
を同時に形成することによって、工程の増加をなくすこ
とも可能である。

以上のようにすれば、P,N両MOSトランジスタに加えＮウ
エル層をコレクタ、チャネルインプラ層をベース、N⁺層
（ＮチャネルMOSトランジスタのソース，ドレインを形
成する）をエミッタとしたNPN形のバイポーラトランジ
スタも同一チップ上に形成できるので、製作プロセス変
動や温度に対して安定な回路を実現できる。なおダイオ
ードは、第14図のバイポーラトランジスタのベース・エ
ミッタ間を利用するか、またはコレクタ・ベースを接続
しそれとエミッタ間を利用することによって得られる。

第15図は、比較回路CAの具体的実施例である。この回路
の特徴は、入力電圧V_i,V_Lが電源電圧近傍でも高い利得
を得ることができることである。こごてV_iは、負荷側か
らの入力端子であり、例えば第９図では、V₀₁′〜V₀₃′
が入力される。同図で、Q₂₁〜Q₂₇は初段アンプのバイア
ス電圧発生回路、Q₂₈〜Q₄₀は初段作動アンプ、Q₄₁〜Q₄₇
は第２段差動アンプ、Q₅₀〜Q₅₄はシングルエンド変換回
路を構成している。以下動作の詳細を説明する。

まず、初段アンプのトランジスタQ₂₈,Q₂₉,Q₃₄,Q₃₅のゲ
ートに基準電圧V_Lおよび被比較電圧V_iが印加される。次
にそれらの電圧はレベルシフトされて、それぞれのトラ
ンジスタのソース端にあらわれるっ。Q₃₀,Q₃₁,Q₃₆,Q₃₇
はＰチャネルMOSトランジスタであるから、先程の電圧
はそれらのソース・ゲート電圧となりそれらの値に応じ
て、それぞれのトランジスタに流れるドレイン電流を変
化させる。この電圧変化がカレントミラー回路Q₃₂,Q₃₃
およびQ₃₈,Q₃₉によって電圧変化に変換されて次段への
出力となる。この回路で、ＰチャネルMOSトランジスタ
のゲートには、Q₂₁〜Q₂₇のバイアス電圧発生回路でつく
られたV_L−3V_Tの電圧が印加されている。このように常
にV_Lを基準としているのは、Q₃₀,Q₃₁,Q₃₆,Q₃₇をV_Lのい
かなる値に対しても、飽和領域（五極管特性領域）で動
作させ、高い電圧利得を得るためである。ここで、V_i＝
V_Lの平衡点でこのことを確める。この平衡点では、Q₂₈,
Q₂₉,Q₃₄,Q₃₅のゲートとQ₃₀,Q₃₁,Q₃₆,Q₃₇のゲート間電圧
はV_CC,V_Lに無関係に常に3V_Tである。したがって、各ト
ランジスタには常に一定の電流が流れる。そこで、負荷
トランジスタQ₃₂,Q₃₃,Q₃₈,Q₃₉の大きさを調節して、出
力電圧が2Vとなるようにすると、Q₃₆,Q₃₁,Q₃₆,Q₃₇の飽
和条件は、V_S−２≧V_S−（V_L−3V_T）で表わされる。こ
こでV_Sはソース電圧である。上式で、V_T＝0.7V（PMOSで
は通常負となるがここでは簡単のためのその絶対値で表
わす。）とすると、V_L≧2V_T＋２＝3.4となる。これはV_L
が3.4V以上で常にQ₁₀,Q₁₁,Q₁₆,Q₁₇は飽和領域にあるこ
とを意味している。すなわち、V_Lの最大値はV_CCである
から、V_CCが3.4V以上あれば、入力電圧がV_CCとなっても
高利得が得られる訳である。

これに対してQ₄₁〜Q₄₉で構成される第２段アンプは、入
力がV_CCでは高利得は得られない。それは、入力がV_CCの
とき駆動トランジスタQ₄₃,Q₄₄,Q₄₇,Q₄₈を飽和領域で動
作させるにはそのドレイン電圧をV_CC−V_T以上にしなけ
ればならないが、そうすると負荷であるカレントミラー
回路のQ₄₂,Q₄₅がカットオフしてしまうためである。ま
た、カットオフしない程度に電圧を下げても、負荷トラ
ンジスタのgmが大きくなる。すなわち負荷抵抗が小さく
なるため、利得が小さくなってしまう。一般に、このタ
イプのアンプで高利得が得られる入力範囲は1V〜3V程度
（V_CC＝5Vのとき）である。前述の初段アンプの出力電
圧を2Vに設定したのはこのためである。

なお、これらのアンプは信号φ_Ｄおよびその反転信号
_Ｄにより駆動されるようになっている。これは、リミッ
タ動作が不要のとき、アンプの動作を停止させることに
よって装置の消費電力を小さくするためである。また、
この比較回路は３段のアンプで構成されているが、もし
高速動作を必要とするがそのリミッタ出力電圧の精度は
あまり高くなくてもよい場合は、初段アンプのみか、第
２段アンプを抜いた２段構成でもよい。この場合、消費
電力とレイアウト面積の低減が可能である。

第16図は、本発明をダイナミックメモリ（以下DRAMとす
る）に適用した場合の一実施例である。同図で、MCAは
メモリセルおよびセンスアンプで構成されるメモリセル
アレーで、微細MOSを使用している。WDはワード線（W₁
〜W_N）を駆動するためのワードドライバ、XDはワードド
ライバを選択するためのメデコーダブロックである。こ
こで電圧リミッタは、センスアンプ（リミッタはCA1,V
R,LT,I₁,N₁,N₂,Q_D2,Q_D3で構成されている。）、ワード
線（CA2,VR,Q_X1,LS）、I/0線（Q_I1,Q_I2）に適用されて
いる。以下、第16図，第17図を用いて動作を説明する。

まず、プリチャージパルス_ｐがV_CCのとき、データ線
は、Q_p1,Q_p2がオンとなるから第21図に示すV_L/2発生回
路（第21図で後述する）の出力電圧V_L/2となる。また、
Q_X1〜Q_X7からなる_Ｘ昇圧回路の昇圧コンデンサQ₅は、
Q_X2によりV_CC−V_Tに充電される。次にφ_ｐが０となりφ
_ＸがV_CCとなると、φ_Ｘを入力とするインバータI₂の出
力は０となりQ_X3,Q_X6を同時にオンさせる。その結果、
昇圧回路出力φ_XLは第17図（ｂ）のように立ち上がりV_L
＋V_Tに達する。このとき、比較回路CA2の十側入力は、
レベルシフト回路LSによりφ_XLからV_Tだけ低いV_Lとなる
から比較回路出力はOVからV_CCになりQ_X1をオフする。こ
の結果、φ_XLの上昇が止まりφ_XLはV_L＋V_Tで安定する。
これと同時に、メデコーダにより選択されたワードドラ
イバを通してワード線はV_L＋V_Tとなる。このφ_XL発生回
路によれば、V_L＋V_Tの値がV_CC以上になったとしても、Q
_X5による容量結合により昇圧しているため、高速にφ_XL
を発生することができる。さらに、φ_XLからワード線に
至る経路のリーク電流、あるいは他の信号の干渉などに
より、φ_XLの電位が低下しても、LS,CA2,Q_X1,Q_X6,Q_X5,Q
_X3の経路によりその電位低下は自動的に補正され、V_L＋
V_Tの電位をそのまま保つことができる。なお、ここでφ
_XLすなわちワード線の電位をV_L＋V_Tとしたのは、メモリ
セルトランジスタQ_M1のしきい電圧損失なしに、CSにV_L
の値をそのまま書き込み可能とするためである。このV_L
＋V_TのV_Tの値はLS内のトランジスタQ_S1のしきい電圧で
制御される。したがって、Q_S1をQ_M1と同一仕様のトラン
ジスタで構成すれば、たとえ製造ばらつきによりV_Tが変
動しても、上記の目的を達成することができる。また、
上記動作に余裕を持たせるために、ワード線の電位をV_L
＋2V_Tとすることも、LS内のQ_S1を２個直列のMOSトラン
ジスタで置き換えることにより可能になる。上記のよう
に発生したφ_XLおよびワード線信号によりそのワード線
に接続されたスイッチトランジスタQ_M1はオンし、メモ
リセルC_Sより情報が損失なくデータ線Ｄにあらわれる。
このとき、メモリセルに“1"の情報があればV_L/2より少
し高く、また“0"の情報があれば少し低くなる。はV_L
/2のままであるから、これを参照レベルとして、次にQ
_SA1〜Q_SA4からなるセンスアンプを動作させる。このと
きNMOSセンスアンプQ_SA3,Q_SA4の駆動は信号φ_pAとNMOSQ
_D1によって行なう。一方、PMOSセンスアンプQ_SA1,Q_SA2
の駆動は、リミッタの電圧制御用トランジスタを兼たPM
OSQ_D2,Q_D3と信号φ_pAおよび比較回路CA1の出力の論理積
である_pA,_pA′によって行なう。ここで_ｐがV_CCの
ときコモンソースは、データ線と同様V_L/2となってい
る。したがって、CA1の出力はOV、また第20図に示すラ
ッチ付インバータLT（φ_LTがV_CCでラッチ）、およびイ
ンバータI₁の出力はV_CCである。ここでφ_pAがOVのとき
は、NANDゲートN₁,N₂の出力はV_CCであるから、Q_D2,Q_D3
はオフ状態である。次にφ_pAがV_CCになるとN₁,N₂の出力
はOVとなりQ_D2,Q_D3はオンし、Q_SA1,Q_SA2を駆動する。こ
のとき、コモンソースCPはV_CCへ向かって上昇し、また
データ線も電圧の高い側が上昇する。一方、CA1の十側
入力はコモンソースCPに接続されているからCPの電圧が
一側入力と等しいV_LになるとCA1の出力はOVからV_CCとな
りN₁,N₂の出力をOVからV_CCへ反転させる。その結果、
Q₂,Q₃はオフしCPの上昇はV_Lで止まる。また同時にデー
タ線の高電圧側もV_Lで止まる。次に信号YSによりI/O線
とデータ線を接続し、情報の読み出しまたは書き込みを
行なう。第17図では書き込みのときの波形を示してい
る。ここで、今読み出した情報と逆の情報を書き込む、
いわゆる反転書き込みを行なうと同図（ａ）に示すよう
にデータ線D,の電圧がOVとV_Lのほぼ中間の電位で交叉
する。このD,の電圧が交叉する近傍の時間帯では、こ
のデータ線に接続されたセンスアンプのトランジスタは
すべてオンになりコモンソースCPからCNへ電流が流れ
る。このときQ_D2,Q_D3はオフ状態であるため、CPの電圧
がV_Lから下がりはじめる。このとき、CA1はその電圧低
下を検出してその出力をV_CCからOVに変化させ、Q_D2,Q_D3
をオンし、CPをV_Lに復帰させようとする。しかし、この
とき流れるり電流I_pは、反転書き込み時にYSによって選
択され、センスアンプ内のトランジスタがすべてオンと
なるのは１個のセンスアンプのみであるから、すべての
センスアンプが動作する最初の信号増幅時に流れる電流
I_p0にくらべ非常に小さいので、Q_D2とQ_D3を同時にオン
していたのでは、駆動のための電力がむだになるし、ま
たV_Lよりも上がり過ぎてしまう危険もある。そこで本実
施例では、Q_D2とQ_D3の比を上記のI_p0とI_pの電流比と同
程度にし、Q_D3のみをオンオフするようにしている。第1
6図でラッチ付インバータLTを用いたのは、Q_D2がCA1の
出力の変化によりオンしないようにするためである。そ
の後、_ｐは再びV_CCとなりOVとV_Lに分かれたデータ線
をショートし前述の動作をくりかえす。

なお、ここで、Q_D2,Q_D3に直列にQ_L、および第18図に詳
細を示すBCからなる回路が接続されているが、これは、
定電流回路であり、LSI動作時のピーク電流を低減する
ための回路である。

すなわち、本実施例のようにｐチャネルMOSトランジス
タQ_D2,Q_D3のオン・オフで出力電圧を制御した場合、ゲ
ート−ソース間に印加される電圧は、V_CCとなりV_CCをそ
のまま出力する場合と同じで、またソース−ドレイン間
の電圧はそれより大きくなる。したがって、動作電圧を
下げたにも必ず、トランジスタのチャネル幅を同じにし
た場合ピーク電流はV_CC出力の場合より大きくなること
もある。しかし、V_LはV_CCよりも低いから、V_Lに到達す
るまでの時間は速くなり、その結果電流の幅は小さくな
る。これを式で表現すると電流の幅はとなる。ここで、電流の波形は三角形で、全データ線容
量C_D,ピーク値I_p,出力電圧Ｖとした。これを変形するととなる。次に、定電流回路の付加によりI_pが一定値とな
ったとするととなる。以上の式から従来のようにリミッタなしの場合となる。これに対し本実施例の如くリミッタと定電流回
路を付加した場合は、となる。したがって、t_wを等しいとすると電圧リミッタ
と電流リミッタを組み合わせることによりV_CC＝5V,V_L＝
4Vの条件で、実に60％もピーク電流を減少させることが
できる。またもう一つの利点は、負荷容量への充電時間
がV_CCによらず一定であるため、配線抵抗を利用した帰
還ループの遅延補償を正確に行なえることである。以上
のように、電圧リミッタと電流リミッタの組み合わせに
より大幅なピーク電流の低減と電圧リミッタの安定動作
が可能となる。

以上述べた実施例によればワード線，データ線,I/O線の
電圧は、１個の基準電圧発生回路の出力を基準としてい
るので、V_CCの変動やプロセス変動によって基準電圧発
生回路の出力電圧が変化しても常に一定の電位関係が保
たれるため安定な回路動作が可能となる。

第18図は、以上述べた電流リミッタ回路BCの具体的実施
例である。Q_L1およびQ_L2は、Q_L6,Q_L7,Q_L8のゲートバイ
アス電圧発生、Q_L3,Q_L4,Q_L5はQ_Lのゲートバイアス電圧
発生を行なっている。またQ_L6,Q_L7,Q_L8はそれぞれQ_L3,Q
_L4,Q_L5に一定電流を流す電流源の働きをしている。さら
にQ_Lは、出力トランジスタで、Q_L3,Q_L4,Q_L5による一定
バイアス電圧をうけ一定電流をそのドレインから出力す
る。

第19図は、第18図のQ_Lのソース−ドレイン間電圧とドレ
イン電流の関係を示している。同図でＡ点からＢ点まで
の領域はV_CC＝5Vのときの動作領域を示しており、ほぼ
一定の電流値となっていることがわかる。すなわち、こ
れにより定電流源が実現できる訳である。

第20図は、第17図のラッチ付インバータLTの具体的実施
例である。これで、φ_LTがOVのときはQ_H2,Q_H3がオンし
ているからQ_H1,Q_H2によりφ_ｉを反転するインバータと
して動作する。次に、φ_LT＝V_CCとなるとQ_H2,Q_H3はオ
フ、Q_H6,Q_H7がオンとなるためQ_H5,Q_H8およびインバータ
I_H1により、閉ループが形成され、φ_LT＝V_CCとなる直前
の情報がそのまま保持される。こうして、φ_LT＝V_CCで
_ｉがラッチされることになる。このときQ_H2,Q_H3は上
記のようにオフであるから、入力の影響は受けない。

第21図は、第16図でV_L/2と記載した端子にV_L/2の電圧を
供給する回路である。本回路では、Q_V1のゲートでV_Lを
うけQ_V1とQ_V2のgm比を等しくすることによってN₁にV_L/2
の電圧を発生する。次にこの電圧をQ_V3〜Q_V8で構成され
る相補形ソースフォロワ回路で低インピーダンス化して
外部へ出力している。この回路の特徴はV_Lをゲートでう
けているためV_L発生回路の負荷が軽くなることおよび相
補形ソースフォロワ回路の使用により負荷変動に強いこ
とである。

以上、各実施例によって本発明の詳細を説明したが、本
発明の適用範囲はこれらに限定されるものではなく、広
く適用可能である。たとえば、実施例では、構成素子と
してN,P両MOSトランジスタおよびバイポーラトランジス
タを用いた場合を主として説明したが、これらの単独、
もしくは任意の組合せで半導体装置が構成される場合に
も適用可能である。さらにはシリコン半導体以外のたと
えば、ガリウム・ヒ素（GaAs）他の化合物半導体などを
用いたLSIにも適用できる。またリミッタ回路の具体的
適用例としてDRAMを例にとり説明したが、その他の論理
LSI、スタテイック形メモリ（SRAM）、リーバオンメモ
リ（ROM）などLSI一般に広く適用できる。また、DRAMの
具体適用例は、それがLSI全体の一部、たとえばマイク
ロプロセッサ用LSIの内部に含まれるDRAMであってもそ
のまま適用可能なことは言うまでもない。また、さらに
実施例では、リミッタ出力で動作させる回路は微細寸法
の素子で構成される例を示したが、素子寸法は他と同一
で、低消費電力化，低電流化を主目的として、リミッタ
回路を使用する場合にも適用可能である。また、電源電
圧はV_CC＝5Vの場合を例に主として説明したが、これに
限定されるものでなく、電源電圧は任意に設定できる。
リミッタの出力が電圧も同様に任意に設定でき、V_CCか
ら低くするのみでなく、第16図の実施例で述べたよう
に、V_CCより高い電圧にすることも可能である。

〔発明の効果〕

本発明によれば、容量性負荷の多い半導体集積回路の負
荷駆動時における過渡電流を軽減でき、過渡電流による
外部電源電圧変動を防止することができる。

【図面の簡単な説明】

第１図，第９図，第10図，第11図は本発明の基本概念を
示す図、第２図は本発明の基本となる電圧リミッタ方式
の全体構成を示す断面図、第３図から第８図は従来の回
路構成とその動作波形、第12図，第13図は本発明の一実
施例とその特性、第14図は上記実施例で用いる素子の断
面図、第15図，第16図，第18図から第21図および第17図
はそれぞれ本発明の実施例と動作波形である。 CC₁,CC₂,…,CC_n……電圧リミッタ回路、V_R1,…,V_Rn……
基準電圧発生回路、Z,…Z_n……負荷、V_CC……外部電源
電圧、

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊藤清男東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者木村勝高東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者下東勝博東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭60−191499（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】メモリセルと、該メモリセルに接続されたデータ線と、該データ線に読み出された信号を増幅するセンス増幅器
とを具備してなる半導体集積回路であって、外部電源端子より外部電源電圧が供給され該外部電源電
圧より低い内部電源電圧を内部電源電圧供給線を介して
上記センス増幅器に供給する第１の電圧制限手段を更に
具備してなり、上記センス増幅器には、該センス増幅器の動作のための
センス増幅器活性化信号が供給される制御素子が接続さ
れ、上記第１の電圧制限手段は上記内部電源電圧供給線に流
れる電流を所定値以下に制限する電流制限手段を具備す
ることにより、上記センス増幅器活性化信号の供給によ
る上記センス増幅器の上記動作に起因した上記外部電源
端子に流れる電流の変動を軽減したことを特徴とする半
導体集積回路。
【請求項２】特許請求の範囲第１項に記載の半導体集積
回路において、上記メモリセルにはワード線が接続され、該ワード線にはワード線駆動回路が接続され、第２の電圧制限手段から上記外部電源電圧より低い第２
の内部電源電圧を上記ワード線駆動回路に供給すること
を特徴とする半導体集積回路。
【請求項３】特許請求の範囲第１項又は第２項のいずれ
かに記載の半導体集積回路において、上記第１の電圧制限手段は上記センス増幅器に供給する
電流の供給能力を変える供給電流制御手段を具備するこ
とを特徴とする半導体集積回路。