JP2624585B2 - 低電流基板バイアス発生回路 - Google Patents

低電流基板バイアス発生回路

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JP2624585B2
JP2624585B2 JP3220124A JP22012491A JP2624585B2 JP 2624585 B2 JP2624585 B2 JP 2624585B2 JP 3220124 A JP3220124 A JP 3220124A JP 22012491 A JP22012491 A JP 22012491A JP 2624585 B2 JP2624585 B2 JP 2624585B2
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    • H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に集積回路の半
導体の基板層にかけるバイアス電圧を発生させるための
バイアス発生回路に関し、より詳細には休止時電流の大
きさを減少させることができるバイアス発生回路および
休止時電流の大きさを減少させるための方法に関する。
【０００２】
【従来の技術】メモリ・デバイスのような基板上に形成
される集積回路の性能を向上させるための１つの手法
は、基板のタイプにしたがって基板を５Ｖ電源（ＶDD）
またはグラウンドに接続する代りに、基板に別のバイア
ス電圧を供給することである。このバイアス電圧は、ｐ
型の基板またはウェルに対しては負であり、ｎ型の基板
またはウェルに対してはＶDDよりも大きい。この基板バ
イアス電圧は、代表的には、チップ上に組み込まれた、
チャージ・ポンプを含む回路により作り出される。この
回路では、集積回路の動作条件の変化により基板または
ウェルの電圧が設定値から変化すると、センス回路がチ
ャージ・ポンプを作動させるための制御信号を出す。す
るとチャージ・ポンプは、基板への電荷の注入または基
板からの電荷の汲み出しを行う。基板およびウェルの電
圧が設定値に戻ると、センス回路はチャージ・ポンプを
停止させるための制御信号を出す。
【０００３】従来のバイアス発生回路は、かなりの大き
さの休止時電流が流れ、この電流は基板に直接に流入す
る。そのためこの休止時電流は、直接および間接に、バ
イアス発生回路の所要電力を増大させる。ｐ型の基板ま
たはウェルの場合には、この付加的な電流が基板の電圧
を上昇させる。そのため、基板を設定電圧に保つために
チャージ・ポンプをいっそう頻繁に作動させなければな
らない。チャージ・ポンプは、代表的なもので、効率が
わずかに２５％〜３５％なので、センス回路に流入する
１μＡの付加的な電流は、チャージ・ポンプにより消費
される電流の３〜４μＡの増大につながる。センス回路
は、基板の電圧の変化に十分に短い遅延時間で応答する
ために、代表値で５μＡの電流を必要とする。したがっ
て合計で２０〜２５μＡの電流がバイアス発生回路によ
り消費されることになる。
【０００４】バイアス発生回路の所要電流を減少させる
ための１つの簡単な方法は、センス回路を流れる電流を
減少させることである。しかしながら、センス回路を流
れる電流を減らすと、それにともなって、基板の電圧の
変化に対する応答の遅延時間の望ましくない増大が生じ
る。そのため基板電圧の調節精度が下がり、集積回路の
性能の低下したり、集積回路がラッチアップする可能性
がある。
【０００５】したがって、休止時電流が小さく、しかも
基板の電圧の変化に対する応答の遅延時間が十分に短
い、集積回路の基板の電圧を調節するためのバイアス発
生回路が求められている。
【０００６】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、休止時電流が小さく、それにもかかわらず
基板の電圧の変化に対する応答の遅延時間が十分に短
い、集積回路の基板の電圧を調節するためのバイアス発
生回路を提供することである。
【０００７】
【課題を解決するための手段】本発明は、次のような基
板バイアス発生回路により上記課題を解決した。すなわ
ち本発明のバイアス発生回路は、基板の電圧を検出する
ための入力と，制御信号を出すインバータ回路に接続さ
れた出力を持つセンス回路を含む。インバータ回路から
の制御信号は、電圧を調節しようとする基板層やウェル
に接続されたチャージ・ポンプのオン・オフを制御す
る。センス回路は、負荷要素とレベル・シフト回路を含
む。この負荷要素とレベル・シフト回路にはあらかじめ
設定された電流（休止時電流となる）が流れ、直接に基
板に流入する。バイアス発生回路の所要電流は、この負
荷要素の値を大きくすることにより減少させる。また遅
延時間は、レベル・シフト回路に並列に接続したコンデ
ンサにより短くする。このコンデンサにかかる電圧は瞬
時に消失しないので、基板の電圧の変化がセンス回路の
入力から出力に直接に伝わり、チャージ・ポンプを作動
させる。そのため、センス回路の電流を小さくしたこと
による遅延時間の増大なしに、基板の電圧レベルが調節
される。
【０００８】本発明の上記したおよびその他の目的，特
徴，利点は、下記の図を参照した本発明の好ましい実施
例の詳細な説明からより良く理解されるであろう。
【０００９】
【実施例】図１において、本発明による集積回路の基板
層の電圧ＶBBを調節するための低電流基板バイアス発生
回路１０は、基板層やウェルに接続するためのバイアス
出力ノード２８を含む。バイアス出力ノード２８はま
た、センス回路への入力ノードの役目も果す。センス回
路は、負荷要素１２とレベル・シフト回路１４を含む。
負荷要素１２とレベル・シフト回路１４は、中間ノード
２６において互に接続されている。中間ノード２６の電
圧をＶA で表わす。負荷要素１２は、中間ノード２６と
＋５Ｖの電源電圧ＶDDの間に接続されている。レベル・
シフト回路１４は、中間ノード２６とバイアス出力ノー
ド２８の間に接続されている。中間ノード２６とバイア
ス出力ノード２８の間にはまた、１６で示すコンデンサ
Ｃ1 が接続されている。インバータ回路１８，２０は、
ｎチャンネルの入力スイッチングＦＥＴ２０とｐチャン
ネルの負荷ＦＥＴ１８を含む。インバータ１８，２０の
入力は中間ノード２６に接続されている。またインバー
タ１８，２０の出力は、緩衝増幅回路，反転回路などの
ヒステリシス回路要素２２に接続されている。チャージ
・ポンプ２４は、入力がヒステリシス回路要素２２の出
力に接続され、出力はバイアス出力ノード２８に接続さ
れている。
【００１０】動作中、バイアス発生回路１０は、基板電
圧ＶBBが０〜−２Ｖの間のあらかじめ設定された電圧に
なるように基板電圧を調節する。基板電圧ＶBBの代表的
な値は−１．２Ｖであるが、実際の値は集積回路の設計
によって異なる。レベル・シフト回路１４のダイオード
Ｄ1 〜ＤN の数と大きさは、基板の電圧が設定値のとき
スイッチングＦＥＴ２０がちょうどオフになるように設
定される。集積回路の動作状態や環境条件により、基板
の電圧が設定値よりも正の電圧、例えば−０．８Ｖに変
化したときは、この変化の一部が、コンデンサ１６を介
して、直接中間ノード２６に伝わる。そのためインバー
タ１８，２０の状態が変わり、ヒステリシス回路要素２
２の入力に論理値ゼロ（約０Ｖ）が加わる。その結果、
ヒステリシス回路要素２２の出力に、制御信号ＣＰＥＮ
（チャージ・ポンプ・エネーブル）が出力される。この
制御信号ＣＰＥＮによりチャージ・ポンプ２４が作動
し、基板電圧ＶBBを設定値に引き戻す。基板電圧ＶBBが
設定値に戻ると、中間ノード２６の電圧ＶA が、インバ
ータ２０のスイッチングの閾値よりも僅かに低いレベル
に下がる。そのためインバータ１８，２０の状態が変わ
り、制御信号ＣＰＥＮが出力されなくなって、チャージ
・ポンプが停止する。
【００１１】図２は、バイアス発生回路１０の応答時間
を示す。応答時間を調べるために、基板電圧ＶBBは、設
定値から、インバータ１８，２０の論理状態を変化させ
てチャージ・ポンプ２４を作動させるのに十分な電圧ま
で、階段状にΔＶBBだけ変化させている。電圧ＶA1は、
コンデンサ１６がない場合の、インピーダンス１２の３
つの異なる値に対する中間ノード２６の電圧応答を表わ
す。中間ノード２６における寄生容量のために、負荷要
素１２の値が小さいほど、時定数が小さくなり応答が速
くなる。負荷要素１２の値が小さいときの応答を波形３
０で示す。負荷要素１２の値を大きくすると、波形３２
で示すように、時定数が大きくなり応答が遅くなる。負
荷要素１２の値をさらに大きくすると、休止時電流Ｉ
S′の値は大幅に減少するが、波形３４で示すように、
時定数がさらに大きくなり応答がさらに遅くなる。ＣＰ
ＥＮ ＴＨＲＥＳＨＯＬＤと表示した破線は、インバー
タ１８，２０が反転してチャージ・ポンプ２４が作動す
るレベルを示す。波形３０〜３４で示すように、負荷要
素１２の値が増加するにつれて、遅延時間が次第に増加
することに留意されたい。
【００１２】ＶA2は、インピーダンス１２の値が非常に
大きく、休止時電流ＩS がそれに対応して小さく、かつ
コンデンサ１６がある場合の、中間ノード２６の電圧応
答を示す。コンデンサ１６にかかっている電圧は瞬時に
消失しないので、基板電圧ＶBBの変化は、センス回路１
２，１４の入力２８から出力２６に直接に伝わる。その
ため、ＶA2はＣＰＥＮ ＴＨＲＥＳＨＯＬＤを横切った
後はゆっくり変化するが、遅延時間は増大しないことに
注目されたい。長い時定数に起因する応答の低速化は、
波形の３６で示す部分で示されている。ΔＶA2の傾きと
ＶA2がＣＰＥＮＴＨＲＥＳＨＯＬＤを横切る時間は、主
として、ΔＶBBの傾きにより決る。ただしΔＶA2の大き
さは、ΔＶBBの大きさと正確には等しくない。
【００１３】図３は、基板電圧ΔＶBBの電荷分配を示
す。コンデンサ１６の電荷は、ＣZ ，Ｃ14，Ｃ20で表わ
す寄生容量４２，４４，４６に分配される。寄生容量４
２，４４，４６はそれぞれ負荷要素１２，レベル・シフ
ト回路１４，スイッチングＦＥＴ２０の入力に寄生する
容量を表わす。これらの寄生容量の総和をＣS とする
と、ＶBBがΔＶBBだけ変化したときのＶA2の変化ΔＶA2
は、 ＶA2 ＝ ΔＶBB ｘ （Ｃ1 ／（Ｃ1＋ＣS ）） で求められる。例えば、総寄生容量が０．２ｐｆでコン
デンサ１６の値が１．８ｐｆなら、基板電圧の変化の９
０％が中間ノード２６に伝わる。
【００１４】図１に戻り、負荷要素１２とレベル・シフ
ト回路１４を含むセンス回路には、あらかじめ設定され
た休止時電流ＩS が流れ、この電流は基板に直接流入す
る。バイアス発生回路１０の必要とする電流は、負荷要
素１２を大きくすることにより減少させることができ
る。他方レベル・シフト回路１４に並列にコンデンサ１
６を設けることにより遅延時間を十分に小さく保つこと
ができる。バイアス発生回路１０の所要電流を大幅に減
少させるために、負荷要素１２の値を１０ＭΩより大き
くすることもできる。したがって負荷要素１２を流れる
電流は、代表的な５μＡよりもずっと小さくすることが
できる。１μＡまたはそれ以下の小さい電流も容易に達
成できる。センス回路を流れる電流は、理論的には、数
十ピコアンペア程度の小さな値にまで減少させることが
できる。負荷要素１２のための大きな抵抗値は、低ドー
プのポリシリコン抵抗，ドープされていないポリシリコ
ン抵抗，ｐ形基板中の蛇行したｎ形ウェル，ｎ形基板中
の蛇行したｐ形ウェル、適宜な大きさに形成したＦＥＴ
のドレイン−ソース間抵抗などを用いて実現できる。レ
ベル・シフト回路１４はまた、複数の直列に接続された
ダイオードＤ1 〜ＤN を含む。ダイオードＤ1 〜ＤN
は、ダイオード接続したｐチャンネルＦＥＴ，ダイオー
ド接続したｎチャンネルＦＥＴまたはこれらの組み合わ
せで実現できる。同様にコンデンサ１６は、ｐチャンネ
ルまたはｎチャンネルＦＥＴのゲートをコンデンサの第
１の極板として、また相互接続したソースとドレインを
コンデンサの第２の極板として利用することにより実現
できる。中間ノード２６の電圧の変化ΔＶA が基板電圧
の変化ΔＶBBにほぼ等しくなるようにするためには、コ
ンデンサ１６の容量を、負荷要素１２，レベル・シフト
回路１４、スイッチングＦＥＴの寄生容量を合わせた総
寄生容量ＣS の５倍から１０倍の間の値に設定するのが
望ましい。例えば、総寄生容量が０．２ｐｆの場合に
は、コンデンサ１６は１ｐｆと２ｐｆの間の容量に設定
する。
【００１５】従来技術において知られているように、チ
ャージ・ポンプが過頻度にオン・オフされないように、
インバータ１８，２０のスイッチング信号にヒステリシ
スを持たせることが望ましい。しがたってインバータ１
８，２０とチャージ・ポンプ２４の入力の間にインバー
タや緩衝増幅回路のようなヒステリシスを持つ回路要素
２２を挿入することができる。また他の構成として、ヒ
ステリシスを生じさせるスイッチング閾値回路をインバ
ータ１８，２０に含ませることもできる。さらにスイッ
チングＦＥＴ２０は、入力の小さな変化でインバータの
状態が変化するように、高いゲインを持つサイズにする
ことが望ましい。入力スイッチングＦＥＴ２０のサイズ
は、負荷ＦＥＴ１８のサイズの少なくとも１０倍にす
る。
【００１６】集積回路がｎ形基板上に形成される場合ま
たはｎ形ウェルを含む場合には、ＶDDよりも大きなバイ
アス電圧を発生させることにより、性能を向上させるこ
とができる。
【００１７】図４において、ｎ形基板またはｎ形ウェル
を含む集積回路の基板層の電圧ＶHIを調節するための低
電流基板バイアス発生回路５０は、基板層またはウェル
に接続されたバイアス出力ノード６８を含む。バイアス
出力ノード６８はまた、負荷要素５２とレベル・シフト
回路５４を含むセンス回路にたいする入力ノードの役も
果している。負荷要素５２とレベル・シフト回路５４
は、中間ノード６６において互に接続されている。中間
ノード６６の電圧をＶA で表わす。負荷要素５２は、中
間ノード６６とグラウンドの間に接続されている。レベ
ル・シフト回路５４は、中間ノード６６とバイアス出力
ノード６８の間に接続されている。また中間ノード６６
とバイアス出力ノード６８の間には、レベル・シフト回
路５４に並列に、Ｃ1 で示すコンデンサ５６が接続され
ている。インバータ５８，６０は、ｐチャンネルの入力
スイッチングＦＥＴ５８とｎチャンネルの負荷ＦＥＴ６
０を含む。インバータ５８，６０の入力は、中間ノード
６６に接続されている。インバータ５８，６０の出力
は、緩衝増幅回路，反転回路などのヒステリシス回路要
素６２に接続されている。チャージ・ポンプ６４は、入
力がヒステリシス回路要素６２の出力に接続され、出力
はバイアス出力ノード６８に接続されている。
【００１８】チャージ・ポンプ６４がＶDDよりも大きな
電圧ＶHIを発生するように設計されていること以外は、
バイアス発生回路５０の動作は、上記したバイアス発生
回路１０と同じである。どちらのバイアス発生回路１
６，５０においても、コンデンサ１６，５６とレベル・
シフト回路１４，５４のバイアス出力ノード２８，６８
への接続箇所は、集積回路上で可能なかぎり物理的に近
いことが望ましい。このことは、特に非常に抵抗の高い
基板において重要である。
【００１９】本発明の好ましい実施例を用いて本発明の
原理を説明したので、当業者には、これらの原理から逸
脱することなく構成および細部の変更が可能であること
が容易に理解されるであろう。出願人は、このようなす
べての変更が、特許請求項の精神および範囲に含まれる
ことを主張する。
【００２０】
【発明の効果】本発明のバイアス発生回路は上記のよう
に構成されているので、センス回路のレベル・シフト回
路に直列に接続された負荷要素の値を大きくすることに
よりセンス回路の休止時電流を大幅に減少させることが
でき、またセンス回路のレベル・シフト部に並列に接続
されたコンデンサにより基板の電圧の変化をセンス回路
の入力から出力に直接に伝えることにより応答遅延時間
を短縮できる効果を奏する。
【図面の簡単な説明】
【図１】本発明の基板バイアス発生回路の１実施例とし
ての、ｐ形の基板またはウェルの電圧を一定に保つため
の基板バイアス発生回路の説明図である。
【図２】本発明の基板バイアス発生回路の応答時間を表
わすタイミング図である。
【図３】基板電圧の変化分の電荷分割の説明図である。
【図４】本発明の基板バイアス発生回路の他の実施例と
しての、ｎ形の基板またはウェルの電圧を一定に保つた
めの基板バイアス発生回路の説明図である。
【符号の説明】
１０ 基板バイアス発生回路 １２ 負荷要素 １４ レベル・シフト回路 １６ コンデンサ １８，２０ インバータ ２２ ヒステリシス回路要素 ２４ チャージ・ポンプ ２６ 中間ノード ２８ バイアス出力ノード
フロントページの続き (56)参考文献 特開 昭61−59688（ＪＰ，Ａ) 特開 平２−241355（ＪＰ，Ａ) 特開 昭57−199355（ＪＰ，Ａ)

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板層に接続するためのバイアス出力ノ
    ードと、中間ノードと、中間ノードと電源電圧の間に接
    続された負荷要素と、中間ノードとバイアス出力ノード
    の間に接続されたレベル・シフト回路と、入力と出力を
    備え，入力が中間ノードに接続されたインバータと、入
    力がインバータの出力に接続され，出力がバイアス出力
    ノードに接続されたチャージ・ポンプと、中間ノードと
    バイアス出力ノードの間に接続され，基板層の電圧が変
    化したときその変化を直接中間ノードに伝えるコンデン
    サを含む・集積回路の基板層の電圧を所定値に保持する
    ための低電流基板バイアス発生回路。
  2. 【請求項２】 前記負荷要素の値が１０ＭΩよりも大き
    い請求項１の低電流基板バイアス発生回路。
  3. 【請求項３】 前記負荷要素が低ドープの多結晶シリコ
    ン抵抗を含む請求項２の低電流基板バイアス発生回路。
  4. 【請求項４】 前記負荷要素がドープされていない多結
    晶シリコン抵抗を含む請求項２の低電流基板バイアス発
    生回路。
  5. 【請求項５】 集積回路の基板がｐ形であり、前記負荷
    要素が蛇行するｎ形ウェルを含む請求項２の低電流基板
    バイアス発生回路。
  6. 【請求項６】 集積回路の基板がｎ形であり、前記負荷
    要素が蛇行するｐ形ウェルを含む請求項２の低電流基板
    バイアス発生回路。
  7. 【請求項７】 前記負荷要素がＦＥＴのドレイン−ソー
    ス抵抗である請求項２の低電流基板バイアス発生回路。
  8. 【請求項８】 前記レベル・シフト回路が、複数の直列
    に接続されたダイオードを含む請求項１の低電流基板バ
    イアス発生回路。
  9. 【請求項９】 前記レベル・シフト・ダイオードの少な
    くとも１つが、ダイオード接続されたｐチャンネルのＦ
    ＥＴである請求項８の低電流基板バイアス発生回路。
  10. 【請求項１０】 前記レベル・シフト・ダイオードの少
    なくとも１つが、ダイオード接続されたｎチャンネルの
    ＦＥＴである請求項８の低電流基板バイアス発生回路。
  11. 【請求項１１】 前記コンデンサが、ゲートが前記コン
    デンサの第１の極板を構成し，互に接続されたソースと
    ドレインが前記コンデンサの第２の極板を構成するＦＥ
    Ｔを含む請求項１の低電流基板バイアス発生回路。
  12. 【請求項１２】 前記コンデンサの容量が、前記負荷要
    素，前記レベル・シフト回路，および前記インバータの
    入力に寄生する容量の総和の５倍から１０倍の間の値で
    ある請求項１の低電流基板バイアス発生回路。
  13. 【請求項１３】 前記インバータの出力と前記チャージ
    ・ポンプの入力の間にヒステリシス回路要素が設けられ
    た請求項１の低電流基板バイアス発生回路。
  14. 【請求項１４】 前記インバータがヒステリシスを持つ
    スイッチング閾値回路を含む請求項１の低電流基板バイ
    アス発生回路。
  15. 【請求項１５】 前記インバータが、負荷ＥＦＴに接続
    され、そのサイズが負荷ＦＥＴのサイズの少なくとも１
    ０倍である入力スイッチングＦＥＴを含む請求項１の低
    電流基板バイアス発生回路。
  16. 【請求項１６】 電源電圧があらかじめ決められた正の
    値であり、前記バイアス出力ノードのバイアス電圧が該
    電源電圧よりも大きい請求項１の低電流基板バイアス発
    生回路。
  17. 【請求項１７】 電源電圧がほぼグラウンド電圧に等し
    く、前記バイアス出力ノードのバイアス電圧がグラウン
    ド電圧よりも低い請求項１の低電流基板バイアス発生回
    路。
  18. 【請求項１８】 基板層に接続するためのバイアス出力
    ノードと、中間ノードと、中間ノードと電源電圧の間に
    接続された負荷要素と、中間ノードとバイアス出力ノー
    ドの間に接続されたレベル・シフト回路と、入力がイン
    バータの出力に接続され，出力がバイアス出力ノードに
    接続されたチャージ・ポンプ回路を含む集積回路の基板
    層の電圧を所定値に保持するための基板バイアス発生回
    路において基板電圧の調節の遅延時間を短くしながらバ
    イアス発生回路の所要電流を減少させるための方法であ
    って、前記チャージ・ポンプを作動させて前記基板電圧
    を所定の値に戻すため前記バイアス出力ノードの電圧を
    前記中間ノードに容量結合し、前記負荷要素の値を、前
    記負荷要素を通って流れる電流が５μＡよりも小さくな
    るように設定する方法。
  19. 【請求項１９】 前記バイアス出力ノードの電圧の前記
    中間ノードへの容量結合が、前記バイアス出力ノードと
    前記中間ノードの間に接続されたコンデンサにより行わ
    れる請求項１８の基板電圧の調節の遅延時間を短くしな
    がらバイアス発生回路の所要電流を減少させるための方
    法。
  20. 【請求項２０】 前記コンデンサの容量が、前記負荷要
    素，前記レベル・シフト回路，および前記インバータの
    入力に寄生する容量の総和の５倍から１０倍の間の値に
    設定されている請求項１８の基板電圧の調節の遅延時間
    を短くしながらバイアス発生回路の所要電流を減少させ
    るための方法。
JP3220124A 1990-08-30 1991-08-30 低電流基板バイアス発生回路 Expired - Lifetime JP2624585B2 (ja)

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