JPH0241928B2

JPH0241928B2 -

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Publication number: JPH0241928B2
Application number: JP57222230A
Authority: JP
Priority date: 1982-01-18
Filing date: 1982-12-20
Publication date: 1990-09-20
Also published as: EP0084146B1; JPS58124322A; DE3275619D1; US4433252A; EP0084146A2; EP0084146A3

Description

【発明の詳細な説明】発明の分野この発明は集積回路装置のためのパルス応答入
力回路、特に、外部から制御されたタイミング間
隔に対して所定のタイミング関係を持つようにな
された内部タイミング信号を発生する回路に関す
る。

従来技術集積回路装置は非常に多くのパラメータ変数、
例えば単なる処理パラメータや動作環境パラメー
タの結果としての変数の支配を受ける。これらの
変数は回路の性能を非常に大きく変え、回路の設
計を困難にする。特に、設計される回路が他の１
または複数の集積回路とインターフエースを分け
合うようになされている時に問題となる。設計者
は、変数パラメータを補償する多くの技術や回路
を提供して集積回路が製品仕様書に記載された条
件下で作動されるならば、集積回路の作動が指定
された限界内に留まることが保証できるようにし
てきた。

IGFET（insulated gate fieldeffect
transistor）集積回路は、特に製造中に存在する
変数により大きく影響を受ける多くの異なつた変
数パラメータに敏感である。これらの変数パラメ
ータ、例えばスレツシユホールド電圧、拡散抵
抗、物理的大きさおよび他の変数など、を補償す
ることを意図した多くの技術が知られている。例
えば、H.O.Askin等によるIBM Technical
Disclosure Bulletin、Vol.14、No.７、1971年12
月、2088〜2089ページの記事“FET Device
Parameters Compensation Circuit”には、ダ
イオード型に結合された複数のIGFETの直列が、
負荷のゲート電圧を接地電位上に、所定数のスレ
ツシユホールド電圧降下分に等しい電圧でクラン
プするために用いられたIGFETインバータの負
荷装置のゲート電圧を発生するバイアス回路が開
示されている。この回路は、供給電力の変動と装
置パラメータが負荷装置の電流と電力消費につい
て持つ影響を最小にする役割を有する。F.
Grunberg等によるIBM Technical Disclosure
Bulletin、Vol.16、No.１、1973年６月、25−26ペ
ージの記事“Ａ Bias Circuit Compensated
for Threshold and Supply Variations”には、
負荷ゲート・バイアス電圧が、オンチツプで発生
された基準電圧に固定数のスレツシユホールド電
圧降下分を加えた値に等しい同様な回路が開示さ
れている。R.H.KruggelによるIBM Technical
Disclosure Bulletin、Vol.17、No.８、1975年１
月、2230ページの記事“High−Performance
Enhancement Mode FET Logic”には、外部
の基準電圧を用いて、負荷装置のゲート駆動電圧
（Vg−Vt）がその基準電圧に等しいブーストラ
ツプ駆動回路をバイアスする同様の回路が開示さ
れている。

供給電圧の変動に応じて負荷のゲート・バイア
ス電圧を補償する別の試みが、Cohenの米国特許
第3757200号に開示されている。ここでは、一対
の反転増幅器を有する負帰還回路が、供給電圧の
変動に応じてドライバ回路内で予想される電流や
電力消費の増加を制限するために用いられてい
る。

上述のそれぞれの従来技術において、主な目的
はパラメータの変化が負荷のゲート・バイアス電
圧を上昇させたり下降させたりする傾向がある
時、オフセツテイング補償を与えることにより、
負荷のゲート電圧を安定させることである。以下
の従来技術においては、種々の技術が負荷ゲー
ト・バイアス電圧を補償する役割を越えて、負荷
装置の電流を安定させるように用いられている。

Warner、Jr.の米国特許第3508084号には、電
流または／および電圧の調整を与える回路を有
し、IGFET装置に対して種々のバイアス効果を
行う回路が開示されている。この特許の第１４図
及び第１７図には、可変なドレイン電圧源を横切
つてソース電圧に接続されたIGFETにより達成
される負性抵抗効果を持つ回路が記載されてい
る。負荷のゲート・バイアス電圧の減少が、小さ
くて高インピーダンスのプル・アツプ装置と大き
くて低インピーダンスのプル・ダウン装置とを有
し、そのゲート電極をダイオード型に結合した装
置の連鎖に結合させていて、大きい方の装置は供
給電圧がスレツシユホールド電圧に落ちた後導通
状態になる電圧分割器を用いることにより行なわ
れる。小さい装置の実質的に一定な電流に対して
比例的に増大する大きい装置の電流は、一旦、大
きい装置が導電状態になるとゲート電圧を素早く
減少させる。

Kawagoeの米国特許第4008406号には、
Warner、Jr.の第１４図と同様な負荷抵抗回路を
用いた例が示されている。この回路では、インバ
ータ回路の負荷ゲート・バイアス電圧は、プル・
アツプ抵抗と、負荷ゲート・バイアス電圧の過大
補償を減ずるために供給電圧に応答するプル・ダ
ウン装置とにより与えられており、供給電圧の変
化に応じて発生されたバイアス電圧をほぼ一定に
する。

Leehanの米国特許第390875号には、ゲート・
バイアス信号の増大の差が差動増幅回路の反転入
力端子に加えられる回路を用いることにより、装
置のパラメータや供給電圧変動が補償される負荷
のゲート・バイアス補償回路が、記載されてい
る。もし、発生されたゲート・バイアス信号が、
オン・チツプ電圧分割器により発生された基準電
圧より増加すると、増加した部分はフイードバツ
クされ、元の増加した電圧より低い新しいゲー
ト・バイアス電圧を発生する。基準電圧は供給電
圧の増加とともに増加するため、ゲート・バイア
ス電圧の正味の減少された増加は供給電圧の相当
する増加により、発生し、ゲート電圧は基準電圧
と等しい電圧に安定するという傾向を持つ。基準
電圧は供給電圧の増加とともに増加するため、ゲ
ート・バイアス電圧もまた増加する。

De Filippiの米国特許第4016434号にはLeehan
の回路に似た反転増幅器を用いた別の負荷ゲー
ト・バイアス回路が開示されている。De Filippi
は、負荷ゲート・バイアス電圧の大きさを減少す
ることでドレイン供給電力の増大を補償すること
が好ましいことを認識していたが、負荷装置の電
流または負荷装置の電力消費について意図した効
果を決定するためには不十分な情報しか与えられ
ていない。これに加うるに回路は、負荷装置の電
流および電力消費がドレイン供給電圧の関数にな
るように、負荷装置が線形モードにより作動され
ることを必要とする。回路は、また補償について
の記載がない付加的な外部の電圧供給源を必要と
する。したがつて、供給電圧の増加は、ゲート・
バイアス電圧の減少により補償されるけれども、
負荷装置の電流と電力消費について真の結果に関
してはいずれも示唆するものがない。

従来技術は、装置パラメータおよび供給電圧の
変化の方向に対して補償を行う種々の技術を教え
るけれども、これらの技術の意図された結果は、
回路性能や電力消費などの種々の特性が最小の範
囲に限定されるように回路を実質的に種々のパラ
メータの変化に対して不感にして本質的に安定化
する方法で前もつて補償を与えるというものであ
る。

発明の概要この発明によれば、集積回路、特に外部から加
えられるタイミング信号と関連した集積回路に、
回路性能やスイツチング速度などの特性と電力渉
費が装置パラメータおよび供給電圧の許容動作範
囲にわたつて変化させられる負荷ゲート・バイア
ス回路が供給される。性能および電力消費のこの
制御された変化はある入力信号応答回路だけに現
れて補償が行なわれない他の付加的回路に現れる
性能および電力消費の相応する変化を補償するの
に役立つ。これにより得られる入力信号応答集積
回路は、製品仕様書に示される装置パラメータと
供給電力の許容範囲にわたつてその全体の特性お
よび特に電力消費が安定化される。

この発明は、外部タイミング信号および内部タ
イミング信号の両方がシステムまたは与えられた
環境内の回路の最適動作に影響を与える動作集積
回路に特に有用である。この発明は、外部から制
御されるチツプ選択信号が内部タイミング信号の
連続を開始し、内部タイミング信号の少なくとも
いくつかが付加的な外部タイミング信号の少なく
とも１つに対して重要なタイミング関係を持つ集
積回路メモリ・チツプに特に適用される。

この発明は、ある内部信号発生回路の特性が増
加させられるような動作条件の変化の際には、あ
る外部応答回路の特性を減少させることにより達
成される。得られる正味の結果は、内部および外
部信号応答回路の全体の特性が安定化され、した
がつて、明確なタイミング間隔を持つ多数のタイ
ミング信号を、集積回路の設計パラメータのタイ
ミング内に内部安全余裕を設ける必要なく集積回
路に収納することができる。集積回路の反応時間
と動作時間が減少するという結果が得られる。こ
れに加うるに、外部信号応答回路による電力消
費、普通、集積回路により必要とされる待機電力
の大部分、は回路が動作される最悪から最良の動
作条件にわたつて減少される。この消費電力の減
少は、同じ集積回路またはシステムの他の集積回
路チツプにある他の回路に生ずる電力消費の増大
を補償する傾向があり、システムの正味の電力消
費は安定化される傾向がある。

この発明の特別な実施例が、内部タイミング信
号の連続を開始するチツプ入力信号反転バツフア
回路の電力消費と特性を制御するためのゲート・
バイアス電圧を与える負荷ゲート・バイアス回路
を使用することにより与えられる。集積回路チツ
プの制御条件が内部の回路の特性や電力消費を増
大させるとき、ゲート・バイアス回路は、入力バ
ツフア回路の特性や電力消費を減少させ、内部発
生タイミング信号を固定された間隔の外部タイミ
ング間隔とより容易に一致させる。

この発明の特別な実施例が、外部からチツプ選
択パルスが装置に与えられた後、チツプの動作条
件が、チツプを表示された名目的な設計条件より
もより速く動作させるかまたはより遅く動作させ
るかにかかわらず、外部的に決定された時間間隔
後に有効データをメモリに入力させるメモリ回路
装置についておこなわれる。

以下、この発明を図示の実施例について詳細に
説明する。

実施例の説明集積回路装置、特にメモリ・チツプの応用およ
び使用において、アクセス・タイムとして知られ
ているチツプ選択信号が加えられて所望の読出し
または書込み反応が得られるまでに要する時間が
非常に重要である。この時間は、多くの種々のパ
ラメータ、例えば動作温度、供給電圧、装置の物
理的および電気的パラメータにより影響を受け
る。これらのパラメータは制御するのに困難およ
び／または高価であるため、集積回路装置には、
アクセス・タイムを含む回路特性や、装置パラメ
ータなどの装置が製造される際に満足されなけれ
ばならないパラメータの範囲や、動作温度や、供
給電圧範囲などのように集積回路が使用されるシ
ステムにより満足されなければならないパラメー
タを定義した動作仕様書が与えられている。

メモリに使用されるように設計された集積回路
チツプは普通、活動と待機の状態を有し、システ
ム全体の電力消費を減ずるようになつている。メ
モリ・サイクルを開始するためには、１または複
数のメモリ・チツプが選択されて待機状態から活
動状態に変換されなければならない。活動状態を
開始するために要する時間はアクセス・サイクル
の固有の部分となる。メモリ・チツプの設計者
は、選択されたチツプのアクセス・タイムを減少
するために必要な全ての情報、例えばアクセス・
サイクルの実行に用いられるデータやメモリ・ア
ドレスをチツプが選択される際に有効にするよう
に設計することを好む。しかし、これはシステム
設計者にそのような要求を満足するために負担を
かけ、そして、実際にシステム・レベルにおいて
より長いアクセス・タイムを必要とする。したが
つて、チツプ・アクセス・タイムを最小にしたこ
とにより得られた利益を失なう。より短かなシス
テム・アクセス・タイムはシステムがアドレスや
他の必要な入力データをメモリ・チツプへ有効と
する前に、所定時間先立つてメモリ・チツプへ選
択信号を与えることができるようにすることによ
り得られる。これは、回路設計者に最悪の状態あ
るいは遅い性能の下、および、最良の状態あるい
は早い性能の下で、アクセス・サイクルを開始す
ることができる回路を作り、また、アクセス・サ
イクルの開始後に、外部から決定される時間間隔
でデータ情報または有効なアドレスの受け入れを
可能にするのに必要な内部タイミング信号を作る
という問題を与える。

第１図および第２図は、この問題をある特別な
例により示している。第１図には、この実施例の
信号発生回路すなわちチツプ選択、データまたは
アドレス入力、および内部タイミング信号を制御
するのに用いられる中間タイミング・チエンのブ
ロツク図が示されている。第１外部入力信号とし
てのチツプ選択入力信号CSは、ホスト・システ
ムがCSを高い待機レベルから低いレベルに放電
する時にCS入力端子１０へ加えられる。この変
化は数ナノ秒ないし20ナノ秒以上で変化すること
ができるもので、第１内部信号発生回路としての
入力バツフア１２により検出され、低いレベルか
ら高いレベルに立ち上る第１内部信号としてのパ
ルスPOを発生する。パルスPOは複数の遅延回路
１６の直列接続およびドライバ回路１８へ伝播
し、１アクセス・サイクルを実行するのに必要な
種々のメモリ機能を制御するのに用いられる内部
タイミング信号Ｐ１，Ｐ２……Pnの連続を発生
する。

メモリ・チツプにより行われる最初の機能の１
つは、チツプ選択信号CSがシステムにより有効
にされた後、固定の時間間隔ｔ１後に、データ入
力端子２０に加えられる第２外部入力信号として
の有効データを受け入れることである。データ
は、ゲーテイング・トランジスタTDを介してデ
ータ・ラツチまたはデータ真／補数発生器２２へ
加えられる。入力信号は、第２内部信号としての
入力タイミング信号Pnが能動または高レベルに
ある時にのみ受け入れられる。チツプ・アクセ
ス・タイムを減少するために、タイミング信号は
各アクセス・サイクルの終りで高い状態に維持さ
れる。入力端子２０にあるデータがメモリ・チツ
プに受け入れられるためには、内部信号Pnが、
データが有効になつた時すなわち時刻CS＋ｔ１
後でかつデータ・ラツチ２２の状態をセツトする
内部信号Ｐ１が高レベルになる前に、低レベルに
下がらなければならない。チツプ選択信号CSが
低くなるまでは何も起ることができない。内部タ
イミング信号Pnは、内部信号Piの立上りに応答
してトランジスタTCにより放電される。Piは内
部信号POがトランジスタTBを導通状態するの
に応答して立上る。PiはトランジスタTAにより
チツプ選択信号CSが能動状態にない時はいつで
も低レベルに維持される。これらトランジスタ
TA，TB，TCは第２内部信号発生回路を構成し
ている。第２図に種々の外部および内部信号のタ
イミング関係が示されている。動作の正しい順序
が実線で第２図に示されていて、入力制御回路の
“名目上”の動作特性を表わしている。ここで、
“名目上”という語は、“最悪”の場合および“最
良”の場合として知られている装置仕様書により
許される可変なパラメータの前もつて定められる
最小値および最大値を定義する条件に対して、名
目的な処理および動作条件における回路の動作と
同じである。

第２図に示すように、内部パルスPOの名目上
の立上りは、入力チツプ選択信号CSが低下して
サイクルが開始した後、時間ｔ２ｎで生ずる。時
間ｔ３ｎの遅延後に、入力ゲーテイング信号Pn
は、CSの能動の開始とPnとの低下と間にｔ４ｎ
に等しい時間間隔を与えて低下する。この時間間
隔は外部から制御されるCS能動開始およびデー
タVALIDの間の時間間隔ｔ１より長くなるよう
に意図されている。時間ｔ４ｎ後に、入力端子２
０上にあるアドレスまたは他のデータ信号はラツ
チ２２への入力に隔離される。ラツチ２２をセツ
トする入力信号Ｐ１が遅延間隔Ｄ１ｎだけ遅れ生
ずる。ラツチ２２は例えば1977年７月26日にS.C.
Lewis等に与えられた米国特許4038567号に記載
されたメモリ入力信号バツフア回路と同一であつ
てよい。

しかし最悪および最善の場合の条件下での回路
の実際の動作は、回路が適正に動作するためには
問題となるタイミング問題を生ずる。最悪の場合
の条件下、例えばスレツシユホールド電圧が許さ
れる最高のレベルにあり、供給電圧が許される最
低のレベルにあり、そしてチツプ選択信号CSの
低下時間がもつとも遅いような時に生ずる条件下
では、回路は名目条件下よりもかなり遅く反応す
る。したがつて、外部からのCS能動の発生とPO
の発生の間の時間はｔ２ｓになる。したがつて、
内部信号PnもPOの後、ｔ３ｓだけ遅れ、間隔ｔ
４ｓは外部から制御される間隔ｔ１よりもかなり
長くなる。信号PnおよびＰ１に対する信号伝播
径路が異なるため、データがラツチ２２への入力
に隔離される前に信号Ｐ１が立上る可能性があ
る。データ入力端子２０を外部回路へ接続する線
に付随した大きな容量は、ラツチ２２が相対的に
低いレベルの入力データ信号をメモリ・チツプの
適正な動作に必要とされる相対的に高いレベルに
変換するために所望の電圧レベルへ正しくセツテ
イングするのを妨げる。

一方、もしメモリ・チツプが最善の場合の条件
下で動作されると、すなわち、低いスレツシユホ
ールド電圧、高い供給電圧およびチツプ選択入力
CSの早い変化の場合では、事象の連続は名目上
の場合に対して早くなる。POおよびPnの両方は
ｔ２ｆおよびｔ３ｆの時間間隔により表わされる
ように名目上より速く動作し、データが間隔ｔ１
で有効となる前に、信号Pnを放電させてしまう。
入力端子２０の情報は隔離された時は有効でない
ため、無効なデータがラツチ２２に現れる。

上述の問題は、時間間隔ｔ４ｆが外部時間間隔
ｔ１に先立つて決して発生しないように、また、
時間間隔Ｄ１ｎにｔ２ｓを加えた時間が常に時間
間隔ｔ４ｓより長くなるように、チツプ・アクセ
ス・タイムを増加させることにより容易に防ぐこ
とができる。このような問題解決はアクセス・タ
イムにかなりの増加をもたらす。

この発明は以下に述べるようにアクセス・タイ
ムの増加を必要としない解決を提供する。手段と
しての負荷ゲート・バイアス回路１４が、第１図
の第１内部信号発生回路としての入力バツフア回
路１２の負荷装置に結合されていて、内部信号
POを発生するのに要する時間間隔が最悪の場合
または遅い動作条件下で最短になり、最善の場合
の動作条件下で最長になる。第２図の第１内部信
号としてのパルスPO′に示されるように、外部の
チツプ選択CSの能動の開始とPO′の立上り時間
との間の時間間隔ｔ２s′は名目上の場合より短く
なり、そして時間間隔ｔ２f′は名目上の場合より
長くなる。回路の残りの部分は最悪の条件下では
まだより遅く動作するため、CS能動と第２内部
信号としてのPn′との間の時間間隔ｔ４′は許容
される動作条件の全ての範囲内で実質的に一定に
とどまる。

入力バツフア回路１２の性能の制御は、第３図
に示される負荷ゲート・バイアス回路１４によつ
て行なわれる。この回路中トランジスタＴ１ない
しＴ５および抵抗Ｒが、トランジスタＴ６ないし
Ｔ１０により表わされる入力バツフア回路への負
荷ゲート・バイアス電圧、VBiasを与える。この
実施例では、重要な可変パラメータの限度はドレ
イン供給電圧Vddが8.5V±10％に等しく、スレ
ツシユホールド電圧の範囲が低い方で約1.15V
で、高い方で約1.60Vである。装置の大きさは、
各装置の近くにチヤネル幅／チヤネル長をミクロ
ンで表わした分数で示されている。装置Ｔ１とＴ
２の分数に示されている分母の積は、表示された
チヤネル幅を有する表示された数のトランジスタ
が直列に接続していることを示している。例え
ば、装置Ｔ１のＷ／Ｌは10／５×２と表示されて
いるが、５ミクロンのチヤネル長を有する10ミク
ロンの幅の装置が２つ直列に接続されていること
と同じである。装置Ｔ２の表示はＷ／Ｌが10／３
に等しい４つの装置が直列に接続されていること
を示している。抵抗Ｒは同様な方法で表示されて
いて、幅が６ミクロンに等しい拡散線を表わして
おり、全抵抗は約24000オームである。

バイアス補償回路は、供給電圧源Vddと出力
VBiasとの間に結合されたチツプ上の拡散抵抗Ｒ
を有する。VBiasと回路接地との間には、Ｗ／Ｌ
がそれぞれ60／５に等しくて、相対的に大きいチ
ヤネル幅と小さいチヤネル長を有する３つの直列
に接続されたトランジスタＴ３，Ｔ４，Ｔ５が結
合されている。トランジスタＴ４，Ｔ５は、ゲー
ト電極がドレイン電極に接続されて飽和モードで
動作するダイオード結合である。Ｔ１およびＴ２
は電圧分割器として働くように両方ともダイオー
ド結合されていて、Ｔ２およびＴ３のソースの電
圧だけ小さい電圧Vddの一部をＴ３のゲートへ加
えるようになつている。供給電圧Vddが４スレツ
シユホールド電圧降下分より上で動作させられる
時、Ｔ３は、Vddのレベルや装置のスレツシユホ
ールド電圧および他のパラメータにより決定され
るそのゲートおよびソース電極上の電圧に依存し
て多かれ少なかれ導通状態にある。トランジスタ
Ｔ３が導通状態にバイアスされる大きさは、その
ドレイン電流を決定し、したがつて抵抗Ｒを横切
る電圧降下を決定する。

第４図は、出力電圧VBiasを、３つの異なるス
レツシユホールド電圧すなわち名目上のスレツシ
ユホールド電圧、高いスレツシユホールド電圧、
低いスレツシユホールド電圧において、供給電圧
Vddの関数として示している。３つの各スレツシ
ユホールド電圧に対して、VBiasは仕様書により
許されるVddの全範囲、すなわちVddの最小値か
らVddの最大値にわたつて減少する。

VBiasは、第３図に示すように１または複数の
入力バツフア回路に結合されている。入力バツフ
ア回路は、装置Ｔ６ないしＴ１０を有し、チツプ
選択入力端子CSに加えられるTTL入力信号に応
答して出力信号Vout（PO）を発生するようにな
つている。トランジスタＴ７およびＴ８はブーツ
ストラツプ型反転回路を形成している。トランジ
スタＴ９およびＴ１０はゲートをバイアス電圧
Vg１およびVg２に結合させていて、当該技術で
よく知られているように、入力とＴ８のゲートと
の間を分離している。この例としては、S.C.
LewisによるIBM Technical Disclosure
Bulletin、Vol.23、No.８、1981年１月、3608ない
し3609ページの“Threshold Independent Chip
Select Input Circuit”という論文に示されるも
のがある。

待機または選択されていない状態においては、
TTL入力は2.2ボルトを超えた言いレベルにあ
る。この高い入力信号はＴ８のスレツシユホール
ドを越えていて、Ｔ８は高い導通状態にあり、出
力Voutを接地電位または零電圧近くに保持して
いる。ドライバ装置Ｔ７は、ゲートがＴ６のスレ
ツシユホールド電圧だけ小さいVBiasによりバイ
アスされている。Ｔ６はブーツストラツプの前充
電装置として働き、そのゲートがVBiasに接続さ
れている。待機期間中、Ｔ７およびＴ８はともに
導通状態にあつて、Ｔ８は出力Voutを零ボルト
に非常に近く保持していると仮定すると、Ｔ７の
ドレイン電流に供給電圧Vddを掛けた大きさの電
力を消費する。Ｔ７のドレイン電流は、Ｔ７のス
レツシユホールド電圧だけ低いゲート・ドライブ
Vg７の関数である。ゲート・ドライブはVBias
からＴ６およびＴ７のスレツシユホールド電圧を
引いた値あるいはVBias−2Vtに大体等しい。第
５図には、Ｔ７のゲート・ドライブの値、VBias
−2Vtを異なるスレツシユホールド電圧を持つ装
置に対して供給電圧の範囲にわたつて示してお
り、ゲート・ドライブがVddの最小とVddの最大
との間の増加範囲にわたつて減少することを示し
ている。ゲート・ドライブは、高いスレツシユホ
ールドの装置に対してよりも低いスレツシユホー
ルドの装置に対しての方がわずかに低い。

入力信号CSが選択された時、入力信号はその
最小の高レベルである2.2Vから最大の低レベル
である0.8Vへ第３図に示すように下る。この結
果、Ｔ８が遮断されてドライバＴ７が出力ノード
VoutをVddまでブーツストラツプ容量CBの助け
を得て充電する。バツフアの性能は、出力Vout
が始めの零ＶからVddへ充電される変化時間ｔに
より決定され、そして、ｔ＝Cout×Vout／Id7と
して定義される。ここで、Coutは節点Voutの寄
生出力容量であり、Voutは出力電圧差Vdd−0V
であり、そして、Id７はＴ７のドレイン電流であ
る。装置Ｔ７は、Vgs−Vtが常にVdsより低い
為、飽和モードになる。そして、Ｔ７のドレイン
電流は（VBias−2Vt）²の関数である。従つて、
変化時間ｔは、Vdd／（VBias−2Vt）²の関数で
あり、そして最悪の条件下、即ち最小のVddと最
大のスレツシユホールド電圧にVtと最良の条件
下、即ち、最大のVddと最小のスレツシユホール
ド電圧Vtとでは、第５図から得られたVddと
VBias−2Vtとの値に基くと0.53／1.2の比の間で
変化する。即ち、バツフア回路は、最良の場合の
条件下では最悪の場合の条件下の約２倍の時間で
最高レベルの出力Vddを生ずる。補償負荷ゲー
ト・バイアス回路を除いた集積回路チツプの残り
の回路は、同じ最悪の場合の条件と最良の場合の
条件との間で約30％の変化時間ｔの減少を生ずる
ようになつている。

第２図を参照すると、集積回路の回路が最良又
は最速の条件下で動作する時は、PO′とPn′との
間の内部の遅延はｔ３f′になる事がわかる。しか
し、この発明のバイアス補償回路があると、最良
の場合の条件下での遅延ｔ２f′は名目上より長く
なり、入力CSとPn′との合計時間ｔ４′は外部か
ら制御される時間ｔ１後にPn′を発生する適正な
時間である。最悪の場合又は遅い条件下で内部回
路が動作する時、同様であるが逆のタイミング状
態が生じ、PO′がより早い時間に発生し、PO′と
Pn′との間の増大する遅延を補償する。補償する
条件下と補償しない条件下に於て、内部に遅延ｔ
３ｆ，ｔ３ｎとｔ３ｓはｔ３f′，ｔ３n′とｔ３
s′とにそれぞれ等しく、内部バツフア回路のタイ
ミングだけが変化していることに注意すべきであ
る。

この発明の別の有利な点は、入力バツフア回路
により消費される電力は、供給電圧が増大し、装
置のスレツシユホールド電圧が減少する条件下で
減少し、また、補償されないバツフア回路におい
ては電力消費が増大するような条件下でも減少す
るということである。待機中にバツフア回路の装
置Ｔ７およびＴ８により消費される電力は、大よ
そ装置Ｔ７のドレイン電流にVddと接地との間の
電圧降下を掛けたものに等しいか、あるいは、Ｐ
＝Id×Vddに等しい。第６図は、ドレイン供給電
圧の許容される動作範囲内でいくつかの異なる負
荷ゲート・バイアス技術を使用した第３図のバツ
フア回路の電力消費の有効な範囲を示している。
電力が、この発明の回路に対して任意の単位でス
レツシユホールド電圧の低、高、名目の場合につ
き示されており、最小のVddと最大のVddとの間
の動作範囲にわたつて明らかに減少するのが見え
る。同じ集積回路チツプにある回路の付加的な電
力消費は、Vddの同じ範囲にわたつて電力消費を
増大する。したがつて、集積回路チツプにより消
費される全電力は、この発明が使用される時、安
定するかまたは減少する。比較のために、付加的
に２つの広く使用されるバイアスの構成が示され
ている。加えられるVBiasがVddに等しい場合、
電力消費は曲線VBias＝Vddに示されるように実
質に指数関数的に増大する。VBiasが外側から固
定されるかあるいは内部的に発生される基準電圧
に等しい場合で、装置のスレツシユホールド電圧
および他のパラメータを補償する技術が使用され
ると仮定すると、電力はVBias＝6Vの回路に示
されるように直線的に増大する。最後の２つの場
合の両方において、Vddの動作範囲にわたつて電
力消費は増加し、集積回路の全消費電力も同様に
無条件に増加するだろう。

第３図のバイアス補償回路に用いられた装置の
大きさは、実質的に全ての処理パラメータ変数
が、Vddが固定される時、処理の変化により生ず
るパラメータの変化がVBiasの変化を生じないよ
うに補償される大きさである。例えば、直列的に
結合された装置Ｔ３，Ｔ４，Ｔ５のチヤネル幅Ｗ
は実質的に拡散抵抗Ｒの有効幅に等しいように選
ばれている。処理パラメータが拡散幅を増大する
時、拡散抵抗Ｒの抵抗は減少する。しかしなが
ら、直列に接続された幅も同様に増大し、ドレイ
ン電流方程式のＷ／Ｌ項を増大させる。したがつ
て、直列に流れる電流が増大し、抵抗Ｒの減少を
補償する。低いスレツシユホールド電圧を示す装
置に対してVBiasを過度に補償する回路の傾向を
除去するために、装置Ｔ２のサブチヤネル長は、
特にＬが約3.5ミクロン以下の時、有効スレツシ
ユホールド電圧の減少を生じやすい傾向のあるサ
ブチヤネル効果に対して敏感にするために十分に
長く形成される。スレツシユホールド電圧の減少
はＴ１の副装置よりもＴ２の副装置にはつきり表
われ、装置３のゲート電圧を減少させるため、Ｔ
２に流れる電流を処理する処理パラメータを生ず
る短チヤネルを可能とする。これにより、VBias
の増加を可能とする。したがつて、VBiasはどん
な集積回路においても、所望のように主として
Vddの関数として変化する。また、制御されるよ
うに意図された実際のパラメータや、装置Ｔ７の
ゲート・ドライブ電圧（Vgs−Vt）または
（VBias−2Vt）は外部から加えられるドレイン
供給電圧Vddの変化のみによつて変化する。な
お、この発明はIGEFTについて適用された実施
例について説明してきたが、他の技術、たとえば
バイポーラ装置にも適用できることはもちろんで
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例による集積回路チ
ツプ内に設けられた信号発生回路を示すブロツク
図で、チツプ・セレクト信号、データ入力信号お
よび内部タイミングパルス発生回路の関係を示
し、第２図は種々の異なる動作環境下における外
部信号と内部タイミング信号の関係を示すタイミ
ングチヤート図、第３図はこの発明の一実施例で
ある第１図の回路の一部の負荷ゲート・バイアス
補償回路と入力バツフア回路を示す回路図、第４
図はバイアス補償回路によつて発生される電圧
VBiasを縦軸に、ドレイン供給電圧Vddを横軸に
取つて示すグラフ図、第５図は第３図のインバー
タ・バツフア回路の負荷に加えられる実際のゲー
ト・ドライブ電圧VBias−2Vtを縦軸に、ドレイ
ン供給電圧Vddを横軸に取つて示すグラフ図、第
６図は縦軸に入力バツフア回路の負荷装置によつ
て示される電力消費POWERを任意の単位で示
し、横軸にドレイン供給電圧Vddを示すグラフ図
である。１２……第１内部信号発生回路（入力バツフア
回路）、TA，TB，TC……第２内部信号発生回
路（トランジスタ）、CS……第１外部入力信号
（チツプ選択信号）、VALID DATA……第２外
部入力信号（有効データ）、PO，PO′……第１内
部信号（内部パルス）、Pn，Pn′……第２内部信
号（入力タイミング信号）、１４……手段（負荷
ゲート・バイアス回路）。

Claims

【特許請求の範囲】１第１外部入力信号および該第１外部入力信号
に対して外部から決定される時間間隔で発生する
第２外部入力信号に応答する集積回路装置のため
の信号発生回路にして、前記第１外部入力信号に
応答して所定の第１遅延時間後に第１内部信号を
発生する第１内部信号発生回路と、前記第１内部
信号に応答して所定の第２遅延時間後に前記第２
外部入力信号に対して所定のタイミング関係を持
つ第２内部信号を発生する第２内部信号発生回路
とを有し、前記第２内部信号発生回路が、前記集
積回路装置の供給電圧の変化の影響を受けて前記
第２遅延時間を変化させる信号発生回路におい
て、前記第１内部信号発生回路が、集積回路装置の
電源間に接続され、該電源の供給電圧の変化と逆
な特性のバイアス電圧を発生し、該バイアス電圧
によつて、前記第１内部信号発生回路の前記第１
遅延時間を決定する要素に印加される前記供給電
圧を補正するように構成された補償手段を備え、前記補償手段により前記供給電圧の変化に応答
して、前記第１内部信号発生回路にて生成される
前記第１内部信号の遅延時間を、前記第２遅延時
間の間〓の変化とは逆方向に変化させることによ
り、前記第２内部信号を常に前記第２外部入力信
号の有効化後に発生させるようにしたことを特徴
とする信号発生回路。