JPS60103589A - タイミング信号発生回路 - Google Patents
タイミング信号発生回路Info
- Publication number
- JPS60103589A JPS60103589A JP58211791A JP21179183A JPS60103589A JP S60103589 A JPS60103589 A JP S60103589A JP 58211791 A JP58211791 A JP 58211791A JP 21179183 A JP21179183 A JP 21179183A JP S60103589 A JPS60103589 A JP S60103589A
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- JP
- Japan
- Prior art keywords
- signal
- pull
- circuit
- power supply
- high level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路等に用いられるタイミング信
号発生回路に関する。
号発生回路に関する。
集積回路における回路の各節点電位あるいは、各信号の
電位の初期設定は、電源投入時の条件やウオーミングア
ツプ条件を規定しておかなければ、１Ｔｌ−１／砦−Ｉ
Ｐ＋１＋Ｉ−Ｐ 慣管盾ｍ人移σ）旧ｉ名宙１１イ乍萌
五丞学全となる。初期設定が規定の通りに行われないと
、回路動作が不完全となるだけでなく、回路に異當犬電
流が生じ、回路を破壊した９、ボード上、他の素すにも
障害を与えることにもなる。電源投入時に、高レベルに
するべき信号線あるいは、回路節点には、いわゆるプル
アップトランジスタを接続し電源投入により、これらの
信号線２節点に高レベルを供給している。
電位の初期設定は、電源投入時の条件やウオーミングア
ツプ条件を規定しておかなければ、１Ｔｌ−１／砦−Ｉ
Ｐ＋１＋Ｉ−Ｐ 慣管盾ｍ人移σ）旧ｉ名宙１１イ乍萌
五丞学全となる。初期設定が規定の通りに行われないと
、回路動作が不完全となるだけでなく、回路に異當犬電
流が生じ、回路を破壊した９、ボード上、他の素すにも
障害を与えることにもなる。電源投入時に、高レベルに
するべき信号線あるいは、回路節点には、いわゆるプル
アップトランジスタを接続し電源投入により、これらの
信号線２節点に高レベルを供給している。
第１図（ａ）はダイナミック・ランダム・アクセス・メ
モリ（以下、ＤＲＡＭと略称する）のＩくソファ回路の
２ビット分の回路−１同図（ｂ）はＤＲＡＭのアドレス
デコーダの一部分の回路図でおる。外部アドレス入力人
。がフリツ゛プフロツプ１に加えられるとアドレスバッ
ファ出力ａ。＋ａＯがアドレスデコーダのＭＯ８電界効
果トランジスタ（以下Ｅ” Ｅ Ｔと略し記す） Ｑ
１□、Ｑ０２・・・・・・のいずれかにそれぞれ加えら
れる。但し、アドレスノ（ソファ出力の、リセット信号
φ１が高電位におるときは、ａ６．ａ。はともに必らず
低電位となる。
モリ（以下、ＤＲＡＭと略称する）のＩくソファ回路の
２ビット分の回路−１同図（ｂ）はＤＲＡＭのアドレス
デコーダの一部分の回路図でおる。外部アドレス入力人
。がフリツ゛プフロツプ１に加えられるとアドレスバッ
ファ出力ａ。＋ａＯがアドレスデコーダのＭＯ８電界効
果トランジスタ（以下Ｅ” Ｅ Ｔと略し記す） Ｑ
１□、Ｑ０２・・・・・・のいずれかにそれぞれ加えら
れる。但し、アドレスノ（ソファ出力の、リセット信号
φ１が高電位におるときは、ａ６．ａ。はともに必らず
低電位となる。
プリチャージ信号φ２は、リセット信号φ□が高電位に
なった後に高電位になるよう両信号の時間関係が規定し
である。もし、リセット信号φ□が低電位のときにでリ
チャージ信号φ２が高電位になると、ａｏ又はａ。のい
ずれか一方は必らず高電位であるから％Ｑ１□ｒ Ｑ
１□・・・・・・のうちの少なくとも１つは導通する。
なった後に高電位になるよう両信号の時間関係が規定し
である。もし、リセット信号φ□が低電位のときにでリ
チャージ信号φ２が高電位になると、ａｏ又はａ。のい
ずれか一方は必らず高電位であるから％Ｑ１□ｒ Ｑ
１□・・・・・・のうちの少なくとも１つは導通する。
すると、プリチャージ信号φ２が加えられた時に全ての
行又は桁のアドレステコーダに同時に電流が人世に流れ
、電圧ＶＣＣを供給する電源の負荷が過大となりＳ市原
の保護回路を作動させ、電源断となり、■）几ＡＭの作
動が停止することがある。
行又は桁のアドレステコーダに同時に電流が人世に流れ
、電圧ＶＣＣを供給する電源の負荷が過大となりＳ市原
の保護回路を作動させ、電源断となり、■）几ＡＭの作
動が停止することがある。
第２図（ａ）はＤＲＡＭにおける従来のタイミング信号
発生回路の一部を示すブロック図である。遅延回路２１
．２２はダイナミック曲論、＠！回路で構成しである。
発生回路の一部を示すブロック図である。遅延回路２１
．２２はダイナミック曲論、＠！回路で構成しである。
遅延回路２１は外部信号１％ Ａ ８を時間Ｔ□遅らせ
てリセット信号φ、を生じ、遅延回路２２はリセット信
号φ１を時間ｌ１１２だけ遅らせてプリチャージ信号φ
２を生じる。Ｑｚｌ及びＱ２□にＮチャンネルエンハン
スメント型Ｆｉ＞ ’Ｉ’からなるプルアップトランジ
スタである。
てリセット信号φ、を生じ、遅延回路２２はリセット信
号φ１を時間ｌ１１２だけ遅らせてプリチャージ信号φ
２を生じる。Ｑｚｌ及びＱ２□にＮチャンネルエンハン
スメント型Ｆｉ＞ ’Ｉ’からなるプルアップトランジ
スタである。
第２図（ｂ）は、同図（ａ）の遅延回路２２の出力回路
とプルアップトランジスタＱ２□との接続を示す図であ
る。Ｆ Ｅ Ｔ Ｑ’２５ ｖ Ｑ ｚｓはＦ−Ｅ ’
Ｉ’ Ｑ ２２より電流能力が１００倍程度大きくしで
ある。そして、定常状態では信号Ｐｌ及びＰ２は互いに
逆位相にあり、 ＦＥＴＱ２６又はＱ２６は一方が導通
し、他方が遮断している。従って、定常状態ではプリチ
ャージ信号φ２のレベルは信号Ｐ□ｖ ” ２に依存し
、ひいてはリセット信号φ、に応じて一義的に定まる。
とプルアップトランジスタＱ２□との接続を示す図であ
る。Ｆ Ｅ Ｔ Ｑ’２５ ｖ Ｑ ｚｓはＦ−Ｅ ’
Ｉ’ Ｑ ２２より電流能力が１００倍程度大きくしで
ある。そして、定常状態では信号Ｐｌ及びＰ２は互いに
逆位相にあり、 ＦＥＴＱ２６又はＱ２６は一方が導通
し、他方が遮断している。従って、定常状態ではプリチ
ャージ信号φ２のレベルは信号Ｐ□ｖ ” ２に依存し
、ひいてはリセット信号φ、に応じて一義的に定まる。
ところが、電源投入時には外部信号ＲＡＳは高低いずれ
のレベルも許されるし、信号Ｐ１．Ｐ２のレベルも不定
でおるから、信号φ、及びφ２はゾルアップトランジス
タＱ ２１ ｅ Ｑ ２２によって比較的ゆっくり高レ
ベルに設定される。プルアップ１ランジスタＱ２□ｌＱ
２□のゲートは電源端子に接続しであるのであるから、
信号φ１及びφ２のいずれが先に高レベルに上昇するか
は、プルアップトランジスタＱ２１とＱ２□との相対的
特性及び負荷によって定まる。ゾルアップトランジスタ
Ｑ２□とＱ２２ の相対的特性、特に電流能力を製造段
階において微妙に調整することは実際上田矢弧であるし
、負荷を都合よく定めることも事実上できない。
のレベルも許されるし、信号Ｐ１．Ｐ２のレベルも不定
でおるから、信号φ、及びφ２はゾルアップトランジス
タＱ ２１ ｅ Ｑ ２２によって比較的ゆっくり高レ
ベルに設定される。プルアップ１ランジスタＱ２□ｌＱ
２□のゲートは電源端子に接続しであるのであるから、
信号φ１及びφ２のいずれが先に高レベルに上昇するか
は、プルアップトランジスタＱ２１とＱ２□との相対的
特性及び負荷によって定まる。ゾルアップトランジスタ
Ｑ２□とＱ２２ の相対的特性、特に電流能力を製造段
階において微妙に調整することは実際上田矢弧であるし
、負荷を都合よく定めることも事実上できない。
そこで、信号φ２がφ１より先に高レベルになるという
信号間のタイミング異常が発生することが起り得る。こ
のタイミング異常に起因して、電源電流が過大になると
いう問題は前述したところである。
信号間のタイミング異常が発生することが起り得る。こ
のタイミング異常に起因して、電源電流が過大になると
いう問題は前述したところである。
ここまでは、ＤＲ，ＡＭのタイミング信号発生回路にお
ける問題について述べたが、論理回路で構成した遅延回
路を用いる従来のタイミング信号発生回路では初期設定
時における信号間のタイミングに異常が生じる可能性が
常にあった。
ける問題について述べたが、論理回路で構成した遅延回
路を用いる従来のタイミング信号発生回路では初期設定
時における信号間のタイミングに異常が生じる可能性が
常にあった。
本発明の目的は、初期設定時にも予め定めた順序で信号
を発生するタイミング信号発生回路の提供にある。
を発生するタイミング信号発生回路の提供にある。
本発明によるタイミング信号発生回路は、入力端子に加
えられた信号に所定の時間遅延を与えた信号を出力端子
から出力する遅延回路と、ソースが前記出力端子に接続
してあり、ゲートが前記入力端子に接続してあ、す、ド
レーンが電源に接続しであるプルアップトランジスタと
を（＋ｉｉｊえる構成である。
えられた信号に所定の時間遅延を与えた信号を出力端子
から出力する遅延回路と、ソースが前記出力端子に接続
してあり、ゲートが前記入力端子に接続してあ、す、ド
レーンが電源に接続しであるプルアップトランジスタと
を（＋ｉｉｊえる構成である。
次に図面を参照して本発明の詳細な説明する。
第３図は本発明の一実施例のブロック図である。
この実施例は、第２図（ａ）と同様にＤＲ，ＡＭのリセ
ット信号φ１及びプリチャージ信号φ２を発生する回路
である。プルアップトランジスタＱ２□及びＱ２２ は
ゲートが遅延回路２１及び２２の入力端子にそれぞれ接
続しである。そヒで、プルアップトランジスタＱ２２は
リセット信号φ１が高レベルにならない限り導通ずるこ
とはない。従って、電蝕投入直後の初期設定時にもリセ
ット信号φ□が高レベルになってから後にプリチャージ
信号φ２が高レベルになるという信号発生の順序は確実
に守られる。この実施例を用いれば、ＤＲＡＭの電源電
流が過大になるという事態は防ぐことができる。
ット信号φ１及びプリチャージ信号φ２を発生する回路
である。プルアップトランジスタＱ２□及びＱ２２ は
ゲートが遅延回路２１及び２２の入力端子にそれぞれ接
続しである。そヒで、プルアップトランジスタＱ２２は
リセット信号φ１が高レベルにならない限り導通ずるこ
とはない。従って、電蝕投入直後の初期設定時にもリセ
ット信号φ□が高レベルになってから後にプリチャージ
信号φ２が高レベルになるという信号発生の順序は確実
に守られる。この実施例を用いれば、ＤＲＡＭの電源電
流が過大になるという事態は防ぐことができる。
以上説明したように、本発明によれば、初期設定時にも
予め定めた順序で信号を発生するタイミング信号発生回
路が提供できる。
予め定めた順序で信号を発生するタイミング信号発生回
路が提供できる。
第１図（ａｌはＤＬＬＡＭのバッファ回路の２ビット分
の回路図、同図（ｂ）はＤ ＲＡ Ｍのアドレスデコー
ダの一部分の回路図、第２図（ａｌ＆；Ｊ： Ｊ） Ｌ
ＬＡＭにおける従来のタイミング発生回路の一部を示す
ブロック図、同図（ｂｌは同図（ａｌの遅延回路２２の
出力回路と１ルアツブトランジスタＱ２２ との接Ｋｉ
を示す回路図、第３図は本発明の一実施例のブロック図
である。 （ρ］ 卒１ ロ
の回路図、同図（ｂ）はＤ ＲＡ Ｍのアドレスデコー
ダの一部分の回路図、第２図（ａｌ＆；Ｊ： Ｊ） Ｌ
ＬＡＭにおける従来のタイミング発生回路の一部を示す
ブロック図、同図（ｂｌは同図（ａｌの遅延回路２２の
出力回路と１ルアツブトランジスタＱ２２ との接Ｋｉ
を示す回路図、第３図は本発明の一実施例のブロック図
である。 （ρ］ 卒１ ロ
Claims (1)
- 入力端子に加えられた（ｉ号に所定の時間遅延を与えた
信号を出力端子から出力する遅延回路と、ソースが前記
出力端子に接続してあり、ゲートが前記入力端子に接続
してあり、ドレーンが電源に接続しであるプルアップト
ランジスタとを備えるタイミング信号発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211791A JPS60103589A (ja) | 1983-11-11 | 1983-11-11 | タイミング信号発生回路 |
| DE8484113527T DE3482016D1 (de) | 1983-11-11 | 1984-11-09 | Zeitsignalgenerator. |
| US06/669,979 US4641049A (en) | 1983-11-11 | 1984-11-09 | Timing signal generator |
| EP84113527A EP0148364B1 (en) | 1983-11-11 | 1984-11-09 | Timing signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211791A JPS60103589A (ja) | 1983-11-11 | 1983-11-11 | タイミング信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103589A true JPS60103589A (ja) | 1985-06-07 |
| JPH0510758B2 JPH0510758B2 (ja) | 1993-02-10 |
Family
ID=16611665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58211791A Granted JPS60103589A (ja) | 1983-11-11 | 1983-11-11 | タイミング信号発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4641049A (ja) |
| EP (1) | EP0148364B1 (ja) |
| JP (1) | JPS60103589A (ja) |
| DE (1) | DE3482016D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218898U (ja) * | 1985-07-16 | 1987-02-04 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2606530A1 (fr) * | 1986-11-07 | 1988-05-13 | Eurotechnique Sa | Circuit integre pour la memorisation et le traitement d'informations de maniere confidentielle comportant un dispositif anti-fraude |
| DE3731207A1 (de) * | 1987-07-22 | 1989-03-30 | Honeywell Regelsysteme Gmbh | Ruecksetzschaltung fuer mikroprozessoren und zaehler |
| US4953130A (en) * | 1988-06-27 | 1990-08-28 | Texas Instruments, Incorporated | Memory circuit with extended valid data output time |
| US5184032A (en) * | 1991-04-25 | 1993-02-02 | Texas Instruments Incorporated | Glitch reduction in integrated circuits, systems and methods |
| US5874843A (en) * | 1997-05-28 | 1999-02-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Power-on reset circuit without an RC Network |
| US7356720B1 (en) * | 2003-01-30 | 2008-04-08 | Juniper Networks, Inc. | Dynamic programmable delay selection circuit and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57166242U (ja) * | 1981-04-10 | 1982-10-20 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1337910A (en) * | 1972-11-03 | 1973-11-21 | Itt Creed | Arrangements for controlling circuits upon initial application of a power supply |
| JPS6041364B2 (ja) * | 1980-08-29 | 1985-09-17 | 富士通株式会社 | 出力バッファ回路 |
| JPS57118599U (ja) * | 1981-01-14 | 1982-07-23 | ||
| JPS5843622A (ja) * | 1981-09-09 | 1983-03-14 | Hitachi Ltd | 高速ドライバ−回路 |
| US4433252A (en) * | 1982-01-18 | 1984-02-21 | International Business Machines Corporation | Input signal responsive pulse generating and biasing circuit for integrated circuits |
| US4496861A (en) * | 1982-12-06 | 1985-01-29 | Intel Corporation | Integrated circuit synchronous delay line |
-
1983
- 1983-11-11 JP JP58211791A patent/JPS60103589A/ja active Granted
-
1984
- 1984-11-09 US US06/669,979 patent/US4641049A/en not_active Expired - Lifetime
- 1984-11-09 EP EP84113527A patent/EP0148364B1/en not_active Expired
- 1984-11-09 DE DE8484113527T patent/DE3482016D1/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57166242U (ja) * | 1981-04-10 | 1982-10-20 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218898U (ja) * | 1985-07-16 | 1987-02-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0510758B2 (ja) | 1993-02-10 |
| EP0148364A2 (en) | 1985-07-17 |
| DE3482016D1 (de) | 1990-05-23 |
| US4641049A (en) | 1987-02-03 |
| EP0148364A3 (en) | 1986-11-20 |
| EP0148364B1 (en) | 1990-04-18 |
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