KR19990015873A - 반도체 메모리장치의 어레이 전원 전압 발생회로 및 센스증폭기 구동방법 - Google Patents

반도체 메모리장치의 어레이 전원 전압 발생회로 및 센스증폭기 구동방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 어레이 전원 전압 발생 회로 및 센스 증폭기 구동 방법을 개시한다. 어레이 전원 전압 발생 회로는 비트 라인과 비트 라인바에 연결된 트랜지스터들에 서로 다른 제 1 전원 전압과 제 2 전원 전압을 발생하여 데이터 리드 명령시 데이터를 센싱하고 증폭할 때는 제 1 전원 전압을 공급하고 데이터를 메모리 셀에 재저장할 때는 제 2 전원 전압을 공급함으로써 데이터의 센싱 속도가 증가되고 그 결과 데이타 리드 속도가 증가되고 전력 소모가 작아지는 잇점이 있다.

Description

반도체 메모리 장치의 어레이 전원 전압 발생 회로 및 센스 증폭기 구동 방법
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 센스 증폭기에 공급되는 어레이 전원 전압을 발생하는 회로 및 센스 증폭기 구동 방법에 관한 것이다.
트랜지스터들이 비트 라인과 비트 라인바에 크로스 커플된(Cross Coupled) 센스 증폭기(sense amplifier)에서 트랜지스터들의 소오스/드레인에 공급되는 어레이 전원 전압을 낮추면 메모리 셀 어레이의 데이터를 보전하기 위한 보전 전류가 감소하여 저전력을 구현할 수 있다. 반면 비트 라인과 비트 라인바에 실린 메모리 셀 어레이의 데이터를 증폭하는 센스 증폭기의 증폭 속도는 저하된다.
그 결과 데이터 리드 시간(data read time)이 길어진다.
상기와 같이 저전력 반도체 메모리 장치를 만들기 위해 어레이 전원 전압을 낮출 경우 데이터 리드 시간이 길어지므로, 종래에는 다단의 증폭기를 이용하여 이를 방지하고자 하였다. 그러나 이는 전체 레이아웃 면적을 증가시키고 센스 증폭기를 두 개의 단으로 해야하므로 데이터 리드 속도를 더욱더 저하시키게 된다.
도 1은 종래 기술에 의한 크로스 커플드 비트 라인 센스 증폭기(cross coupled bit-line sense amplifier)이다.
상기 도 1을 참조하면, 비트 라인(B/L)과 비트 라인바( )에 공급되는 전류는 상기 비트 라인(B/L)과 비트 라인바( ) 각각에 연결된 제 1 및 제 2 앤모스 트랜지스터들(Q1,Q2)과 제 3 및 제 4 피모스 트랜지스터들(Q3,Q4)의 게이트 전압과 드레인/소오스 전압으로 결정된다.
상기 비트 라인(B/L), 비트 라인바( ), 상기 제 1 앤모스 트랜지스터(Q1)와 제 2 앤모스 트랜지스터(Q2)가 연결되는 앨에이바 노드( ), 및 상기 제 3 피모스 트랜지스터(Q3)와 제 4 피모스 트랜지스터(Q4)가 연결되는 엘에이 노드(LA)는 어레이 전원 전압(VCCA)의 중간 정도의 레벨로 프리차아지되어 있다.
차아지 쉐어링에 의해 프리차아지된 비트 라인(B/L)과 비트 라인바( )중 어느 하나가 전압이 높아지거나 낮아지면, 상기 앨에이바 노드( )에는 상기 프리차아지된 전압보다 낮은 레벨의 제 1 어레이 전원 전압(VSSA)이 공급되고, 상기 엘에이 노드(LA)에는 상기 프리차아지된 전압보다 높은 레벨의 제 2 어레이 전원 전압(VCCA)이 공급된다
즉, 상기 비트 라인(B/L)에 논리 하이인 데이터가 실리면, 상기 제 2 앤모스 트랜지스터(Q2)가 턴온되어 비트 라인바( )는 프리차아지 전압에서 상기 제 1 어레이 전원 전압(VSSA)으로 감소되고 상기 제 3 피모스 트랜지스터(Q3)가 턴온되어 상기 비트 라인(B/L)은 프리차아지 전압에서 상기 제 2 어레이 전원 전압(VCCA)으로 증가한다.
상기 비트 라인(B/L)과 비트 라인바( )의 데이터의 전압차(△Vbl)가 일정값 이상이 되면 입출력선(I/O line)을 통해 데이터가 출력된다.
상기와 같은 센싱 동작의 초기에 상기 제 1 및 제 2 어레이 전원 전압(VSSA,VCCA)이 일정 값이 되지 않으면 상기 제 1 및 제 2 앤모스 트랜지스터들(Q1,Q2)과 제 3 및 제 4 피모스 트랜지스터들(Q3,Q4)의 드레인과 소오스간 전압(Vds)이 작아 비트 라인(B/L)에 공급되는 전류가 작아지게 된다. 비트 라인(B/L)에 전류 공급이 늦어지면 크로스 커플된 제 1 및 제 2 앤모스 트랜지스터(Q1,Q2)와 제 3 및 제 4 피모스 트랜지스터(Q3,Q4)가 턴온되는 것이 늦어져 전류 공급이 지연되는 특성이 있다.
그 결과 비트 라인(B/L)에 실린 데이터를 센싱하는 센싱 속도가 느려지는 문제가 발생하는데, 본 발명은 상기와 같은 문제점을 개선하기 위한 것이다.
본 발명이 이루고자 하는 기술적 과제는, 센스 증폭기를 구성하는 트랜지스터에 공급되는 어레이 전원 전압이 낮을 때 데이터 리드 속도가 저하되는 것을 개선하기 위한 반도체 메모리 장치의 어레이 전원 전압 발생 회로를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 어레이 전원 전압 발생 회로를 이용하여 반도체 메모리 장치의 센스 증폭기를 구동하는 방법을 제공하는데 있다.
도 1은 종래 기술에 의한 크로스 커플드 비트 라인 센스 증폭기(cross coupled bit-line sense amplifier)이다.
도 2는 본 발명에 의한 반도체 메모리 장치의 어레이 전원 전압 발생 회로에서 발생된 어레이 전원 전압들이 공급되는 크로스 커플된 비트 라인 센스 증폭기(cross coupled bit-line sense amplifier)이다.
도 3은 상기 도 2에 도시한 제 2 어레이 전원 전압(VCCA)을 발생하는 제 2 어레이 전원 전압(VCCA) 발생 회로이다.
도 4는 상기 도 2에 도시한 제 1 어레이 전원 전압(VSSA)을 발생하는 제 1 어레이 전원 전압(VSSA) 발생 회로이다.
도 5는 상기 도 2의 제 1 신호(PRP) 및 상기 제 2 신호(PRPB)를 발생하는 자동 펄스 발생기(Automatic Pulse Generator)이다.
도 6은 본 발명에 의한 반도체 메모리 장치의 센스 증폭기(sense amplifier) 구동 방법을 나타낸 순서도이다.
상기 과제를 이루기 위하여 본 발명은, 트랜지스터들이 비트 라인과 비트 라인바에 연결된 센스 증폭기(sense amplifier)를 구비한 반도체 메모리 장치에 있어서, 제 1 전원 전압을 입력으로하는 차동 증폭기, 게이트는 상기 차동 증폭기의 출력단에 연결되고 소오스는 상기 제 1 전원 전압과 다른 전압 레벨을 갖는 제 2 전원 전압에 연결되고 드레인은 커패시터와 연결된 피모스 트랜지스터로 구성되고 상기 피모스 트랜지스터의 드레인에 나타나는 전압인 어레이 전원 전압이 피드백되어 상기 차동 증폭기에 입력됨으로써 상기 어레이 전원 전압을 상기 제 1 전원 전압 레벨이 되도록 하는 제 1 회로부; 및 상기 제 1 회로부와 연결되어 상기 어레이 전원 전압을 상기 제 2 전원 전압 레벨이 되도록하는 제 2 회로부를 구비하여, 데이터 리드 명령 신호가 입력될 때 상기 어레이 전원 전압은 상기 제 2 전원 전압의 전압 레벨을 출력함으로써 비트 라인과 비트 라인바에 나타난 데이터를 센싱(sensing)하는 동작이 수행되고, 이어서 상기 어레이 전원 전압을 상기 제 1 전원 전압의 전압 레벨로 변화시킴으로써 상기 데이터를 메모리 셀에 재저장(restore)하는 동작이 수행되는 것을 특징으로하는 반도체 메모리 장치의 어레이 전원 전압 발생 회로를 제공한다.
상기 제 2 회로부는 데이터 리드 명령 신호를 입력으로하여 자동적으로 펄스 형태의 제 1 신호와 상기 제 1 신호에 반전된 제 2 신호를 발생하는 자동 펄스 발생기(automatic pulse generator); 상기 제 1 신호에 의해 턴온/오프가 제어되고 상기 제 2 어레이 전원 전압과 상기 제 1 전원 전압을 입력으로하는 차동 증폭기; 상기 차동 증폭기의 출력단과 접지 전압 사이에 연결된 커패시터; 상기 커패시터와 병렬로 연결되고 상기 제 2 신호가 게이트에 연결된 앤모스 트랜지스터; 상기 차동 증폭기의 출력단에 나타나는 신호와 상기 제 2 신호(PRPB)를 입력으로하는 논리 게이트; 및 게이트는 상기 논리 게이트의 출력단에 연결되고 소오스는 접지 전압에 연결되고 드레인은 제 1 회로부의 피모스 트랜지스터의 게이트에 연결된 앤모스 트랜지스터로 구성된 것이 바람직하다.
이때 상기 논리 게이트는 입력되는 신호들 모두 논리 로우일 때 논리 하이되는 노아 게이트인 것이 바람직하다.
또한 상기 제 2 회로부를 구성하는 차동 증폭기는 상기 제 1 신호를 입력으로하는 인버터로 대치할 수 있고, 상기 논리 게이트의 출력단에 연결된 앤모스 트랜지스터는 게이트는 상기 인버터의 출력단에 연결되고 소오스는 상기 제 1 전원 전압에 연결되고 드레인은 상기 제 1 회로부를 구성하는 피모스 트랜지스터의 드레인에 연결된 피모스 트랜지스터로 대치할 수 있다.
상기 다른 과제를 이루기 위하여 본 발명은, 트랜지스터들이 비트 라인과 비트 라인바에 연결된 센스 증폭기(sense amplifier)를 구동하는 방법에 있어서, 데이터 리드 명령 신호를 입력하는 단계; 상기 트랜지스터들의 소오스/드레인에 제 1 전원 전압을 공급하여 상기 비트 라인과 비트 라인바에 실린 데이터를 센싱하는 단계; 및 상기 트랜지스터들의 소오스/드레인에 상기 제 1 전원 전압과 다른 전압 레벨의 제 2 전원 전압을 공급하여 상기 비트 라인과 비트 라인바에 실린 데이터를 메모리 셀에 재저장하는 단계를 구비하는 것을 특징으로하는 반도체 메모리 장치의 센스 증폭기 구동 방법을 제공한다.
따라서, 본 발명에 의한 반도체 메모리 장치의 어레이 전원 전압 발생 회로 및 센스 증폭기 구동 방법은 비트 라인과 비트 라인바에 연결된 트랜지스터들에 서로 다른 제 1 전원 전압과 제 2 전원 전압을 발생하여 데이터 리드 명령시 데이터를 센싱하고 증폭할 때는 제 1 전원 전압을 공급하고 데이터를 메모리 셀에 재저장할 때는 제 2 전원 전압을 공급함으로써 데이터의 센싱 속도가 증가되고 그 결과 데이타 리드 속도가 증가된다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 의한 반도체 메모리 장치의 어레이 전원 전압 발생 회로에선 발생된 어레이 전압들이 공급되는 크로스 커플된 비트 라인 센스 증폭기(cross coupled bit-line sense amplifier)이다.
상기 도 2를 참조하면, 비트 라인(B/L)과 비트 라인바( )에 공급되는 전류는 상기 비트 라인(B/L)과 비트 라인바( ) 각각에 연결된 제 1 및 제 2 앤모스 트랜지스터들(Q1,Q2)과 제 3 및 제 4 피모스 트랜지스터들(Q3,Q4)의 게이트 전압과 드레인/소오스 전압으로 결정된다.
상기 제 1 앤모스 트랜지스터(Q1)와 제 2 앤모스 트랜지스터(Q2)가 연결되는 앨에이바 노드( )에는 제 1 어레이 전원 전압(VSSA)이 인가되어 상기 제 1 앤모스 트랜지스터(Q1)와 제 2 앤모스 트랜지스터(Q2)에 전압을 공급하고, 상기 제 3 피모스 트랜지스터(Q3)와 제 4 피모스 트랜지스터(Q4)가 연결되는 엘에이 노드(LA)에는 제 2 어레이 전원 전압(VCCA)이 인가되어 상기 제 3 피모스 트랜지스터(Q3)와 제 4 피모스 트랜지스터(Q4)에 전압을 공급한다.
도 3은 상기 도 2에 도시한 제 2 어레이 전원 전압(VCCA)을 발생하는 제 2 어레이 전원 전압(VCCA) 발생 회로이다.
상기 도 3을 참조하면, 제 2 어레이 전원 전압(VCCA) 발생 회로는 제 1 회로부(1)와 제 2 회로부(2)로 구분되는데 먼저 상기 제 1 회로부(1)는 제 1 전원 전압(VREF1)을 입력으로하는 차동 증폭기(56), 게이트는 상기 차동 증폭기(56)의 출력단에 연결되고 소오스는 상기 제 1 전원 전압(VREF1)과 다른 전압 레벨을 갖는 제 2 전원 전압(VCCP)에 연결되고 드레인은 커패시터(58)와 연결된 피모스 트랜지스터(57)로 구성된다.
이때 상기 피모스 트랜지스터(57)의 드레인과 상기 커패시터(58)가 접하는 제 4 노드(N4)에서 출력되는 전압이 제 1 어레이 전원 전압(VCCA)이 되는데, 상기 제 1 어레이 전원 전압(VCCA)은 피드백되어 상기 차동 증폭기(56)에 입력된다. 그결과 상기 제 1 어레이 전원 전압(VCCA)은 상기 제 1 전원 전압(VREF1)의 전압 레벨을 유지한다.
상기 제 2 전원 전압(VCCP)은 상기 제 1 전원 전압(VREF1)보다 전압 레벨이 큰 것이 바람직하다.
상기 제 2 회로부(2)는 상기 제 1 회로부(1)와 연결되어 상기 제 1 어레이 전원 전압(VCCA)을 상기 제 2 전원 전압(VCCP)의 전압 레벨이 되도록하는 것으로 그 구성 요소 및 연결 관계를 설명하면 다음과 같다.
데이터 리드 명령 신호를 입력으로하여 자동적으로 펄스 형태의 제 1 신호(PRP)와 상기 제 1 신호(PRP)에 반전된 제 2 신호(PRPB)를 발생하는 자동 펄스 발생기(automatic pulse generator, 도 5에 도시함), 제 1 신호(PRP)에 의해 턴온/오프가 제어되고 제 2 어레이 전원 전압(VCCA)과 상기 제 1 전원 전압(VREF1)을 입력으로하는 차동 증폭기(51), 상기 차동 증폭기(51)의 출력단인 제 1 노드(N1)와 접지 전압 사이에 연결된 커패시터(52), 상기 커패시터(52)와 병렬로 연결되고 상기 제 1 신호(PRP)에 반전된 제 2 신호(PRPB)가 게이트에 연결된 앤모스 트랜지스터(53), 상기 제 1 노드(N1)에 나타나는 신호와 상기 제 2 신호(PRPB)를 입력으로하는 노아 게이트(54), 및 게이트는 상기 노아 게이트(54)의 출력단에 연결되고 소오스는 접지 전압에 연결되고 드레인은 제 1 회로부(1)의 피모스 트랜지스터(57)의 게이트에 연결된 앤모스 트랜지스터(55)로 이루어진다.
상기 노아 게이트(54)는 입력되는 신호가 모두 논리 로우일 때 논리 하이인 특성을 가진다. 상기 제 2 전원 전압(VCCP)은 외부에서 공급되는 전원 전압 또는 일정 커패시터를 구비한 또다른 내부 전원이 될 수 있다.
상기 제 1 회로부(1) 및 제 2 회로부(2)의 동작 관계를 설명하면 다음과 같다.
먼저 데이터 리드 명령 신호가 입력되기 전 상태, 즉 상기 제 2 신호(PRPB)가 논리 하이인 상태이면 상기 앤모스 트랜지스터(53)가 턴온되어 상기 제 1 노드(N1)는 논리 로우로 프리차아지되어 있다. 이러한 상태에서 데이터 리드 명령 신호가 입력되어 상기 제 2 신호(PRPB)가 논리 로우되면 상기 노아 게이트(54)의 출력은 논리 하이되어 상기 앤모스 트랜지스터(55)를 턴온하여 상기 제 3 노드(N3)가 논리 로우되고 그 결과 상기 피모스 트랜지스터(57)를 완전히 턴온(fully turn on)한다. 이때 상기 제 2 전원 전압(VCCP)은 상기 제 2 어레이 전원 전압(VCCA)과 차아지를 공유하게 되는데, 상기 제 2 전원 전압(VCCP)에 연결된 커패시터(도시하지 않음)는 상기 제 2 어레이 전원 전압(VCCA)에 연결된 커패시터(58)보다 용량이 크므로 상기 제 2 어레이 전원 전압(VCCA)은 상기 제 2 전원 전압(VCCP)의 전압 레벨로 근접하게 된다.
이와 동시에 상기 차동 증폭기(51)는 상기 제 1 전원 전압(VREF)과 상기 제 2 어레이 전원 전압(VCCA)을 비교하는데, 상기 제 2 어레이 전원 전압(VCCA)이 상기 제 1 전원 전압(VREF)과 동일한 경우 상기 제 1 노드(N1)를 논리 로우에서 논리 하이로 구동하여 상기 커패시터(52)에 차아징한다. 상기 커패시터(52)에 차아징된 전압이 상기 노아 게이트(54)의 트립 포인트(Trip Point)보다 크면 상기 제 2 노드(N2)는 논리 로우되고 상기 앤모스 트랜지스터(55)는 턴오프된다. 이후 상기 제 3 노드(N3)는 상기 차동 증폭기(56)에의해 제어되어 상기 제 2 어레이 전원 전압(VCCA)을 상기 제 1 전원 전압(VREF)으로 유지하는 원래의 기능을 수행한다.
이때 상기 차동 증폭기(51)을 구성하는 외부 전원의 전압 레벨을 조정함으로써 상기 앤모스 트랜지스터(55)의 턴온에 의해 상기 피모스 트랜지스터(57)가 턴온되는 시간, 즉 상기 제 2 어레이 전원 전압(VCCA)이 상기 제 1 전원 전압(VCCP)의 전압 레벨로 출력되어 비트 라인(B/L) 및 비트 라인바를 센싱하는 시간을 조절할 수 있다.
또한 상기 차동 증폭기(51)는 논리 로우인 초기 상태를 유지하다가 상기 제 2 어레이 전원 전압(VCCA)이 상기 제 1 전원 전압(VREF)과 동일한 경우 논리 하이되므로, 상기 차동 증폭기(51) 대신 자동 펄스를 발생하는 제 1 신호(PRP)를 입력으로하는 인버터로 대치할 수 있다. 또한 상기 앤모스 트랜지스터는(55)는 인버터 및 게이트는 상기 인버터의 출력단에 연결되고 소오스는 상기 제 2 전원 전압(VCCP)에 연결되고 드레인은 상기 제 2 어레이 전원 전압(VCCA)에 연결된 피모스 트랜지스터로 대치할 수 있다.
따라서 본 발명은, 데이터 리드 명령 신호가 입력되면 먼저 상기 제 2 어레이 전원 전압(VCCA)은 상기 앨에이 노드(도 1 의 LA)에 상기 제 2 전원 전압(VCCP)의 전압 레벨을 공급함으로써 비트 라인(B/L)과 비트 라인바( )에 나타난 데이터를 센싱하는 동작을 진행하고, 이어서 상기 제 2 어레이 전원 전압(VCCA)은 상기 앨에이 노드(도 1 의 LA)에 상기 제 1 전원 전압(VREF)의 전압 레벨을 공급함으로써 비트 라인(B/L)과 비트 라인바( )에 나타난 데이터를 메모리 셀에 재저장(RESTORE)하는 동작을 진행한다.
즉, 상기 제 2 어레이 전원 전압(VCCA) 발생 회로는 데이터 리드 명령시 센싱 동작과 재저장 동작을 각각 다른 전압 레벨로 진행하는데 이는 다음과 같은 잇점이 있다.
첫째, 데이터 센싱 동작시 발생하는 제 2 어레이 전원 전압(VCCA)의 범프(BUMP)를 없애고, 상기 제 2 어레이 전원 전압(VCCA)에 연결하는 커패시터를 줄일 수 있고, 제조 공정시 레이아웃 패널티(layout panalty)를 없애고 데이터가 메모리 셀에 재저장되는 속도가 향상된다.
둘째, 센싱시 제 2 전원 전압(VCCP)이 공급되는 시간을 외부 전원의 변화에따라 연동하게 만들 수 있어 외부 전원의 영향을 최소화한다.
도 4는 상기 도 2에 도시한 제 1 어레이 전원 전압(VSSA)을 발생하는 제 1 어레이 전원 전압(VSSA) 발생 회로이다.
상기 도 4를 참조하면, 제 1 어레이 전원 전압(VSSA) 발생 회로는 제 1 회로부(11)와 제 2 회로부(12)로 구분되고 그 구성 요소 및 연결 관계는 상기 도 3에 도시한 제 2 어레이 전원 전압(VCCA) 발생 회로와 동일한다. 단지 차이점으로는 차동 증폭기들(61,66)에 입력되는 신호를 살펴볼 때 양(positive)의 입력단과 음(negative) 입력단으로 입력되는 신호가 상기 도 3의 차동 증폭기들(51,56)과 반대로 구성되어 있다.
상기 제 1 회로부(11)에서 상기 차동 증폭기(66)에 입력되는 제 3 전원 전압(VREF2)은 피모스 트랜지스터(67)에 공급되는 제 4 전원 전압(VSSP)과 전압 레벨이 다른데, 특히 상기 제 3 전원 전압(VREF2)이 상기 제 4 전원 전압(VSSP)보다 큰 것이 바람직하다.
상기 제 1 회로부(11) 및 제 2 회로부(12)의 동작 관계를 설명하면 다음과 같다.
먼저 데이터 리드 명령 신호가 입력되기 전 상태, 즉 상기 제 2 신호(PRPB)가 논리 하이인 상태이면 상기 앤모스 트랜지스터(63)가 턴온되어 상기 제 1 노드(N1)는 논리 로우로 프리차아지되어 있다. 이러한 상태에서 데이터 리드 명령 신호가 입력되어 상기 제 2 신호(PRPB)가 논리 로우되면 상기 노아 게이트(64)의 출력은 논리 하이되어 상기 앤모스 트랜지스터(65)를 턴온하여 상기 제 3 노드(N3)가 논리 로우되고 그 결과 상기 피모스 트랜지스터(67)를 완전히 턴온(fully turn on)한다. 그 결과 상기 제 1 어레이 전원 전압(VSSA)은 상기 제 4 전원 전압(VSSP)의 전압 레벨로 근접하게 된다.
이와 동시에 상기 차동 증폭기(61)는 상기 제 3 전원 전압(VREF2)과 상기 제 1 어레이 전원 전압(VSSA)을 비교하여 상기 제 1 어레이 전원 전압(VSSA)이 상기 제 3 전원 전압(VREF2)과 동일한 경우 상기 제 1 노드(N1)를 논리 로우에서 논리 하이로 구동하여 상기 커패시터(62)에 차아징한다. 상기 커패시터(62)에 차아징된 전압이 상기 노아 게이트(64)의 트립 포인트(Trip Point)보다 크면 상기 제 2 노드(N2)는 논리 로우되고 상기 앤모스 트랜지스터(65)는 턴오프된다. 이후 상기 제 3 노드(N3)는 상기 차동 증폭기(66)에의해 제어되어 상기 제 1 어레이 전원 전압(VSSA)을 상기 제 3 전원 전압(VREF2)으로 유지하는 원래의 기능을 수행한다.
상기 차동 증폭기(61)는 자동 펄스를 발생하는 제 1 신호(PRP)를 입력으로하는 인버터로 대치할 수 있고 상기 앤모스 트랜지스터는(65)는 인버터 및 게이트는 상기 인버터의 출력단에 연결되고 소오스는 상기 제 4 전원 전압(VSSP)에 연결되고 드레인은 상기 제 1 어레이 전원 전압(VSSA)에 연결된 피모스 트랜지스터로 대치할 수 있다.
도 5는 상기 도 2의 제 1 신호(PRP) 및 상기 제 2 신호(PRPB)를 발생하는 자동 펄스 발생기(Automatic Pulse Generator)이다.
상기 도 5를 참조하면, 자동 펄스 발생기는 데이터 리드 명령 신호(RC)을 차례로 반전 및 지연시키는 인버터들(71,72,75,78,78,81), 저항(73,76,79) 및 커패시터(74,77,80), 상기 데이터 리드 명령 신호(RC)와 상기 인버터(81)의 출력 신호를 입력으로하여 상기 데이터 리드 명령 신호(RC)와 상기 인버터(81)의 출력 신호 모두 논리 하이일 때만 논리 로우인 제 2 신호(PRPB)를 출력하는 낸드 게이트(82), 및 상기 낸드 게이트(82)에서 출력된 신호를 반전시켜 제 1 신호(PRP)를 발생하는 인버터(83)로 구성된다.
데이터 리드 명령이 입력되지 않을 때, 즉 상기 데이터 리드 명령 신호(RC)가 논리 로우일 때는 상기 낸드 게이트(82)에서 출력되는 제 2 신호(PRPB)는 논리 하이이고 상기 인버터(83)에서 출력되는 제 1 신호(PRP)는 논리 로우를 유지한다.
상기와 같은 초기 상태에서 상기 데이터 리드 명령 신호(RC)가 논리 하이되면, 먼저 상기 낸드 게이트(82)는 상기 인버터(81)의 초기 상태 출력인 논리 하이와 상기 논리 하이인 데이터 리드 명령 신호(RC)를 입력으로하여 논리 로우인 제 2 신호(PRPB)를 발생하고 논리 하이인 제 1 신호(PRP)를 발생한다. 이어서 상기 인버터(81)의 출력 신호가 논리 하이에서 논리 로우로 되어 상기 낸드 게이트(82)에서 출력되는 제 2 신호(PRPB)는 논리 하이되고 제 1 신호는 논리 로우된다.
따라서 상기 데이터 리드 명령 신호(RC)가 논리 하이로 입력되면 상기 제 1 신호(PRP)는 논리 하이인 상태가 일정 시간 나타나는 펄스 형태가 되는데, 상기 제 1 신호(PRP)가 논리 하이로 지속되는 것은 상기 저항(73,76,79) 및 커패시터(74,77,80)가 연결된 인버터들(71,72,75,78,78,81)에서 신호를 지연시켰기 때문이고, 이때 상기 저항(73,76,79) 및 커패시터(74,77,80)가 연결된 외부 전원들의 전압 레벨을 변화시킴으로써 상기 제 1 신호(PRP)가 논리 하이로 지속되는 시간을 조절할 수 있다.
도 6은 본 발명에 의한 반도체 메모리 장치의 센스 증폭기(sense amplifier) 구동 방법을 나타낸 순서도이다.
상기 도 6을 참조하면, 트랜지스터들이 비트 라인과 비트 라인바에 크로스 커플된(Cross Coupled) 센스 증폭기(sense amplifier)를 구동하는 방법을 세 단계로 구분하였다.
그 첫 번째 단계는 데이터 리드 명령 신호를 입력하는 단계로서, 메모리 셀에 저장된 데이터가 비트 라인(B/L) 또는 비트 라인바( )에 실리게된다.
이어서 상기 트랜지스터들의 소오스/드레인에 제 1 전원 전압을 공급하는 두 번째 단계를 진행하는데, 이는 상기 비트 라인(B/L) 또는 비트 라인바( )에 실린 데이터의 전압차(Vbl)을 센싱하여 증폭한 후 입출력선(I/O line)을 통해 데이터를 출력하기 위한 것이다.
세 번째 단계는, 상기 트랜지스터들의 소오스/드레인에 상기 제 1 전원 전압과 다른 전압 레벨의 제 2 전원 전압을 공급하여 상기 센싱된 데이터를 상기 비트 라인(B/L)과 비트 라인바( )를 통해 메모리 셀에 재저장한다.
상기 비트 라인(B/L)과 비트 라인바( )에 크로스 커플된 트랜지스터들이 피모스 트랜지스터일 결우 상기 제 1 전원 전압은 상기 제 2 전원 전압보다 작게 하고, 상기 비트 라인(B/L)과 비트 라인바( )에 크로스 커플된 트랜지스터들이 앤모스 트랜지스터일 경우 상기 제 1 전원 전압은 상기 제 2 전원 전압보다 크게 하는 것이 바람직하다.
따라서 본 발명에 의한 센스 증폭기 구동 방법은, 데이터 리드 명령이 입력될 때 데이터 센싱 동작과 데이터 재저장 동작을 서로 다른 레벨의 전압으로 진행한다.
즉, 상기 비트 라인(B/L)과 비트 라인바( )에 크로스 커플된 트랜지스터들이 피모스 트랜지스터일 경우, 상기 제 2 전원 전압을 상기 제 1 전원 전압보다 크게하여 데이터를 센싱하고 증폭하는 속도를 증가시킬 수 있고 그 결과 데이터 리드 속도가 개선된다. 상기와 같이 데이터 리드되면 상기 제 2 전원 전압보다 낮은 제 2 전원 전압으로 데이터를 재저장하므로 전력 소모가 작아지는 잇점이 있다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 반도체 메모리 장치의 어레이 전원 전압 발생 회로 및 센스 증폭기 구동 방법은, 비트 라인과 비트 라인바에 크로스 커플된 트랜지스터들에 서로 다른 제 1 전원 전압과 제 2 전원 전압을 발생하여 데이터 리드 명령시 데이터를 센싱하고 증폭할 때는 제 1 전원 전압을 공급하고 데이터를 메모리 셀에 재저장할 때는 제 2 전원 전압을 공급함으로써 데이터의 센싱 속도가 증가되고 그 결과 데이타 리드 속도가 증가되고 전력 소모가 작아지는 잇점이 있다.

Claims (12)

  1. 트랜지스터들이 비트 라인과 비트 라인바에 연결된 센스 증폭기(sense amplifier)를 구비한 반도체 메모리 장치에 있어서,
    제 1 전원 전압을 입력으로하는 차동 증폭기, 게이트는 상기 차동 증폭기의 출력단에 연결되고 소오스는 상기 제 1 전원 전압과 다른 전압 레벨을 갖는 제 2 전원 전압에 연결되고 드레인은 커패시터와 연결된 피모스 트랜지스터로 구성되고 상기 피모스 트랜지스터의 드레인에 나타나는 전압인 어레이 전원 전압이 피드백되어 상기 차동 증폭기에 입력됨으로써 상기 어레이 전원 전압을 상기 제 1 전원 전압 레벨이 되도록 하는 제 1 회로부; 및
    상기 제 1 회로부와 연결되어 상기 어레이 전원 전압을 상기 제 2 전원 전압 레벨이 되도록하는 제 2 회로부를 구비하여,
    데이터 리드 명령 신호가 입력될 때 상기 어레이 전원 전압은 상기 제 2 전원 전압의 전압 레벨을 출력함으로써 비트 라인과 비트 라인바에 나타난 데이터를 센싱(sensing)하는 동작이 수행되고, 이어서 상기 어레이 전원 전압을 상기 제 1 전원 전압의 전압 레벨로 변화시킴으로써 상기 데이터를 메모리 셀에 재저장(restore)하는 동작이 수행되는 것을 특징으로하는 반도체 메모리 장치의 어레이 전원 전압 발생 회로.
  2. 제 1 항에 있어서, 상기 제 2 회로부는
    데이터 리드 명령 신호를 입력으로하여 자동적으로 펄스 형태의 제 1 신호와 상기 제 1 신호에 반전된 제 2 신호를 발생하는 자동 펄스 발생기(automatic pulse generator);
    상기 제 1 신호에 의해 턴온/오프가 제어되고 상기 제 2 어레이 전원 전압과 상기 제 1 전원 전압을 입력으로하는 차동 증폭기;
    상기 차동 증폭기의 출력단과 접지 전압 사이에 연결된 커패시터;
    상기 커패시터와 병렬로 연결되고 상기 제 2 신호가 게이트에 연결된 앤모스 트랜지스터;
    상기 차동 증폭기의 출력단에 나타나는 신호와 상기 제 2 신호(PRPB)를 입력으로하는 논리 게이트; 및
    게이트는 상기 논리 게이트의 출력단에 연결되고 소오스는 접지 전압에 연결되고 드레인은 제 1 회로부의 피모스 트랜지스터의 게이트에 연결된 앤모스 트랜지스터로 구성된 것을 특징으로하는 반도체 메모리 장치의 어레이 전원 전압 발생 회로.
  3. 제 2 항에 있어서, 상기 논리 게이트는
    입력되는 신호들 모두 논리 로우일 때 논리 하이되는 것을 특징으로하는 반도체 메모리 장치의 어레이 전원 전압 발생 회로.
  4. 제 1 항에 있어서, 상기 제 2 회로부는
    데이터 리드 명령 신호를 입력으로하여 자동적으로 펄스 형태의 제 1 신호와 상기 제 1 신호에 반전된 제 2 신호를 발생하는 자동 펄스 발생기(automatic pulse generator);
    상기 제 1 신호에 의해 턴온/오프가 제어되고 상기 제 2 어레이 전원 전압과 상기 제 1 전원 전압을 입력으로하는 차동 증폭기;
    상기 차동 증폭기의 출력단과 접지 전압 사이에 연결된 커패시터;
    상기 커패시터와 병렬로 연결되고 상기 제 2 신호가 게이트에 연결된 앤모스 트랜지스터;
    상기 차동 증폭기의 출력단에 나타나는 신호와 상기 제 2 신호(PRPB)를 입력으로하는 논리 게이트;
    상기 논리 게이트의 출력단에 연결된 인버터; 및
    게이트는 상기 인버터의 출력단에 연결되고 소오스는 상기 제 1 전원 전압에 연결되고 드레인은 상기 제 1 회로부를 구성하는 피모스 트랜지스터의 드레인에 연결된 피모스 트랜지스터로 이루어진 것을 특징으로하는 반도체 메모리 장치의 어레이 전원 전압 발생 회로.
  5. 제 4 항에 있어서, 상기 논리 게이트는
    입력되는 신호들 모두 논리 로우일 때 논리 하이되는 것을 특징으로하는 반도체 메모리 장치의 어레이 전원 전압 발생 회로.
  6. 제 1 항에 있어서, 상기 제 2 회로부는
    데이터 리드 명령 신호를 입력으로하여 자동적으로 펄스 형태의 제 1 신호와 상기 제 1 신호에 반전된 제 2 신호를 발생하는 자동 펄스 발생기(automatic pulse generator);
    상기 제 1 신호를 입력으로하는 인버터;
    게이트에 상기 제 2 신호가 입력되고 소오스와 드레인이 상기 인버터의 출력단과 접지 전압에 연결된 앤모스 트랜지스터;
    상기 인버터의 출력단에 나타나는 신호와 상기 제 2 신호(PRPB)를 입력으로하는 논리 게이트; 및
    게이트는 상기 논리 게이트의 출력단에 연결되고 소오스는 접지 전압에 연결되고 드레인은 제 1 회로부의 피모스 트랜지스터의 게이트에 연결된 앤모스 트랜지스터로 구성된 것을 특징으로하는 반도체 메모리 장치의 어레이 전원 전압 발생 회로.
  7. 제 6 항에 있어서, 상기 논리 게이트는
    입력되는 신호들 모두 논리 로우일 때 논리 하이되는 것을 특징으로하는 반도체 메모리 장치의 어레이 전원 전압 발생 회로.
  8. 제 1 항에 있어서, 상기 제 2 회로부는
    데이터 리드 명령 신호를 입력으로하여 자동적으로 펄스 형태의 제 1 신호와 상기 제 1 신호에 반전된 제 2 신호를 발생하는 자동 펄스 발생기;
    상기 제 1 신호를 입력으로하는 인버터;
    게이트에 상기 제 2 신호가 입력되고 소오스와 드레인이 상기 인버터의 출력단과 접지 전압에 연결된 앤모스 트랜지스터;
    상기 인버터의 출력단에 나타나는 신호와 상기 제 2 신호(PRPB)를 입력으로하는 논리 게이트;
    상기 논리 게이트의 출력단에 연결된 인버터; 및
    게이트는 상기 인버터의 출력단에 연결되고 소오스는 상기 제 1 전원 전압에 연결되고 드레인은 상기 제 1 회로부를 구성하는 피모스 트랜지스터의 드레인에 연결된 피모스 트랜지스터로 이루어진 것을 특징으로하는 반도체 메모리 장치의 어레이 전원 전압 발생 회로.
  9. 제 8 항에 있어서, 상기 논리 게이트는
    입력되는 신호들 모두 논리 로우일 때 논리 하이되는 것을 특징으로하는 반도체 메모리 장치의 어레이 전원 전압 발생 회로.
  10. 제 1 항에 있어서, 비트 라인과 비트 라인바에 연결된 트랜지스터들이 피모스 트랜지스터이고 상기 어레이 전원 전압이 상기 피모스 트랜지스터들의 소오스/드레인에 공급될 경우 상기 제 1 전원 전압은 상기 제 2 전원 전압보다 작은 것을 특징으로하는 반도체 메모리 장치의 어레이 전원 전압 발생 회로.
  11. 제 1 항에 있어서, 비트 라인과 비트 라인바에 연결된 트랜지스터들이 앤모스 트랜지스터이고 상기 어레이 전원 전압이 상기 앤모스 트랜지스터들의 소오스/드레인에 공급될 경우 상기 제 1 전원 전압은 상기 제 2 전원 전압보다 큰 것을 특징으로하는 반도체 메모리 장치의 어레이 전원 전압 발생 회로.
  12. 트랜지스터들이 비트 라인과 비트 라인바에 연결된 센스 증폭기(sense amplifier)를 구동하는 방법에 있어서,
    데이터 리드 명령 신호를 입력하는 단계;
    상기 트랜지스터들의 소오스/드레인에 제 1 전원 전압을 공급하여 상기 비트 라인과 비트 라인바에 실린 데이터를 센싱하는 단계; 및
    상기 트랜지스터들의 소오스/드레인에 상기 제 1 전원 전압과 다른 전압 레벨의 제 2 전원 전압을 공급하여 상기 비트 라인과 비트 라인바에 실린 데이터를 메모리 셀에 재저장하는 단계를 구비하는 것을 특징으로하는 반도체 메모리 장치의 센스 증폭기 구동 방법.
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