JP2760326B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2760326B2 JP2760326B2 JP7276470A JP27647095A JP2760326B2 JP 2760326 B2 JP2760326 B2 JP 2760326B2 JP 7276470 A JP7276470 A JP 7276470A JP 27647095 A JP27647095 A JP 27647095A JP 2760326 B2 JP2760326 B2 JP 2760326B2
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- G—PHYSICS
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- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に冗長回路を備えた半導体記憶装置に関する。
し、特に冗長回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置のうち、例えばＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）は、複
数のメモリセルと、メモリセルを選択するための複数の
行（ロウ）線および列（カラム）線と、を備える。ま
た、複数のメモリセルのうち、いくつかに欠陥が存在し
ていても使用可能とするために、メモリセルの欠陥を置
き換えるための冗長のメモリセルと冗長の行線又は冗長
の列線を具備した半導体記憶装置が実用化されている。
この置換を行うための回路は冗長回路と呼ばれる。
（ダイナミック・ランダム・アクセス・メモリ）は、複
数のメモリセルと、メモリセルを選択するための複数の
行（ロウ）線および列（カラム）線と、を備える。ま
た、複数のメモリセルのうち、いくつかに欠陥が存在し
ていても使用可能とするために、メモリセルの欠陥を置
き換えるための冗長のメモリセルと冗長の行線又は冗長
の列線を具備した半導体記憶装置が実用化されている。
この置換を行うための回路は冗長回路と呼ばれる。
【０００３】冗長回路は、通常、置換の対象アドレスを
プログラムすることが可能な置換アドレス・プログラム
回路を有する。なお、置換アドレス回路に関する従来技
術は、例えば特開平６−１８７７９４号公報、あるいは
特開平６−１９５９９８号公報等に記載されたものがあ
る。
プログラムすることが可能な置換アドレス・プログラム
回路を有する。なお、置換アドレス回路に関する従来技
術は、例えば特開平６−１８７７９４号公報、あるいは
特開平６−１９５９９８号公報等に記載されたものがあ
る。
【０００４】図４に、従来の置換アドレス・プログラム
回路を示す。置換アドレス・プログラム回路は、使用時
において、置換対象のアドレスが入力された時に、冗長
選択信号ＲＥＤが選択状態を表す“Ｈ”レベルとなるよ
うに、予めヒューズ（２）のいくつかが選択されて切断
されることにより、プログラムされる。
回路を示す。置換アドレス・プログラム回路は、使用時
において、置換対象のアドレスが入力された時に、冗長
選択信号ＲＥＤが選択状態を表す“Ｈ”レベルとなるよ
うに、予めヒューズ（２）のいくつかが選択されて切断
されることにより、プログラムされる。
【０００５】図４に示す回路図及び図５に示すタイミン
グ波形図を参照して、従来の置換アドレス・プログラム
回路を説明する。
グ波形図を参照して、従来の置換アドレス・プログラム
回路を説明する。
【０００６】はじめ、活性化信号ＲＥＮが“Ｌ”レベル
とされることにより、Ｐチャネル型ＭＯＳトランジスタ
（４）がオン状態とされ、Ｎチャネル型ＭＯＳトランジ
スタ（３）がオフ状態とされるために、Ｐチャネル型Ｍ
ＯＳトランジスタ（４）のドレインに接続される節点Ｐ
ＲＥは電源電位ＶＣＣにプリチャージされ“Ｈ”レベル
とされる。
とされることにより、Ｐチャネル型ＭＯＳトランジスタ
（４）がオン状態とされ、Ｎチャネル型ＭＯＳトランジ
スタ（３）がオフ状態とされるために、Ｐチャネル型Ｍ
ＯＳトランジスタ（４）のドレインに接続される節点Ｐ
ＲＥは電源電位ＶＣＣにプリチャージされ“Ｈ”レベル
とされる。
【０００７】また、活性化信号ＲＥＮに一端（入力）が
接続される遅延素子ＤＥＬＡＹ１の他端（出力）である
節点ＡＣＴは“Ｌ”レベルであるため、節点ＰＲＥと節
点ＡＣＴの電位を入力とするＮＡＮＤゲートＮＡＮＤ１
の出力は“Ｈ”レベルとされ、インバータ（６）を介し
て冗長選択信号ＲＥＤは非選択状態を表す“Ｌ”レベル
となっている。
接続される遅延素子ＤＥＬＡＹ１の他端（出力）である
節点ＡＣＴは“Ｌ”レベルであるため、節点ＰＲＥと節
点ＡＣＴの電位を入力とするＮＡＮＤゲートＮＡＮＤ１
の出力は“Ｈ”レベルとされ、インバータ（６）を介し
て冗長選択信号ＲＥＤは非選択状態を表す“Ｌ”レベル
となっている。
【０００８】そして、アドレス信号Ｘ１〜ＸＮが、置換
アドレス・プログラム回路に入力された時点で、活性化
信号ＲＥＮは“Ｈ”レベルとされ、Ｎチャネル型ＭＯＳ
トランジスタ（３）が導通する（図５（Ｂ）のタイミン
グ図の時刻ｔ０参照）。
アドレス・プログラム回路に入力された時点で、活性化
信号ＲＥＮは“Ｈ”レベルとされ、Ｎチャネル型ＭＯＳ
トランジスタ（３）が導通する（図５（Ｂ）のタイミン
グ図の時刻ｔ０参照）。
【０００９】この時、入力されたアドレスが、予めプロ
グラムされているアドレスと一致した場合には、非切断
状態のヒューズに接続されているトランジスタ（１）
は、全てオフするように設定されているので、節点ＰＲ
Ｅは“Ｈ”レベル（電源電位ＶＣＣ）に維持され、遅延
素子ＤＥＬＡＹ１により活性化信号ＲＥＮから所定時間
遅延されて節点ＡＣＴが“Ｈ”レベルになることにより
（図５（Ｂ）のタイミング図の時刻ｔ１）、ＮＡＮＤゲ
ートＮＡＮＤ１は“Ｌ”レベルとなり、インバータ
（６）を介して冗長選択信号ＲＥＤは選択状態を表す
“Ｈ”レベルとなる（図５（Ｂ）参照）。
グラムされているアドレスと一致した場合には、非切断
状態のヒューズに接続されているトランジスタ（１）
は、全てオフするように設定されているので、節点ＰＲ
Ｅは“Ｈ”レベル（電源電位ＶＣＣ）に維持され、遅延
素子ＤＥＬＡＹ１により活性化信号ＲＥＮから所定時間
遅延されて節点ＡＣＴが“Ｈ”レベルになることにより
（図５（Ｂ）のタイミング図の時刻ｔ１）、ＮＡＮＤゲ
ートＮＡＮＤ１は“Ｌ”レベルとなり、インバータ
（６）を介して冗長選択信号ＲＥＤは選択状態を表す
“Ｈ”レベルとなる（図５（Ｂ）参照）。
【００１０】なお、Ｐチャネル型ＭＯＳトランジスタ
（７）は、節点ＰＲＥのフローティング防止のために設
けられており、その電流駆動能力はＮチャネル型ＭＯＳ
トランジスタ（１）に比べて十分小さくて良い。
（７）は、節点ＰＲＥのフローティング防止のために設
けられており、その電流駆動能力はＮチャネル型ＭＯＳ
トランジスタ（１）に比べて十分小さくて良い。
【００１１】一方、入力されたアドレスが、プログラム
されている全てのアドレスと不一致の場合、または置換
アドレス・プログラム回路にアドレスがプログラムされ
ていない場合には、非切断状態のヒューズに接続されて
いるトランジスタ（１）の少なくとも１つのトランジス
タがオンし、またＮチャネル型トランジスタ（３）もオ
ンするので、節点ＰＲＥは“Ｌ”レベル（接地電位）と
なり、ＮＡＮＤゲートＮＡＮＤ１は“Ｈ”レベルとな
り、インバータ（６）を介して冗長選択信号ＲＥＤは非
選択状態を表す“Ｌ”レベルが維持される（図５（Ａ）
参照）。
されている全てのアドレスと不一致の場合、または置換
アドレス・プログラム回路にアドレスがプログラムされ
ていない場合には、非切断状態のヒューズに接続されて
いるトランジスタ（１）の少なくとも１つのトランジス
タがオンし、またＮチャネル型トランジスタ（３）もオ
ンするので、節点ＰＲＥは“Ｌ”レベル（接地電位）と
なり、ＮＡＮＤゲートＮＡＮＤ１は“Ｈ”レベルとな
り、インバータ（６）を介して冗長選択信号ＲＥＤは非
選択状態を表す“Ｌ”レベルが維持される（図５（Ａ）
参照）。
【００１２】なお、出力節点ＲＥＤにハザードを出さな
いためには、節点ＰＲＥが“Ｈ”レベルから“Ｌ”レベ
ルに遷移する際において、Ｎチャネル型ＭＯＳトランジ
スタのしきい値電圧ＶＴＮ以下となるタイミングｔ１以
降に、節点ＡＣＴを“Ｈ”レベルとすることが必要とさ
れ、これからタイミングｔ１が決定され（図５（Ａ）参
照）、図４に示す遅延素子ＤＥＬＡＹ１の遅延時間が決
定される。また、図４を参照して、節点ＡＣＴが“Ｌ”
レベル又は節点ＰＲＥのいずれかが“Ｌ”レベルの場合
には、冗長選択信号ＲＥＤは非選択状態を表す“Ｌ”レ
ベルが維持される。
いためには、節点ＰＲＥが“Ｈ”レベルから“Ｌ”レベ
ルに遷移する際において、Ｎチャネル型ＭＯＳトランジ
スタのしきい値電圧ＶＴＮ以下となるタイミングｔ１以
降に、節点ＡＣＴを“Ｈ”レベルとすることが必要とさ
れ、これからタイミングｔ１が決定され（図５（Ａ）参
照）、図４に示す遅延素子ＤＥＬＡＹ１の遅延時間が決
定される。また、図４を参照して、節点ＡＣＴが“Ｌ”
レベル又は節点ＰＲＥのいずれかが“Ｌ”レベルの場合
には、冗長選択信号ＲＥＤは非選択状態を表す“Ｌ”レ
ベルが維持される。
【００１３】
【発明が解決しようとする課題】上記従来技術では、上
述したように、アドレス信号Ｘ１〜ＸＮは、置換アドレ
ス・プログラム回路の数分のＮチャネル型ＭＯＳトラン
ジスタ（１）とインバータ（５）とに入力されている。
述したように、アドレス信号Ｘ１〜ＸＮは、置換アドレ
ス・プログラム回路の数分のＮチャネル型ＭＯＳトラン
ジスタ（１）とインバータ（５）とに入力されている。
【００１４】一方、一つのメモリ・チップに搭載される
置換アドレス・プログラム回路の数（台数）は、メモリ
・チップの記憶容量および製造プロセスの習熟度等によ
って異なるため、一概には論じられないものの、簡単の
ため、例えばチップ面積が記憶容量に正比例し、搭載さ
れる置換アドレス・プログラム回路の台数も記憶容量に
正比例する場合を想定する。
置換アドレス・プログラム回路の数（台数）は、メモリ
・チップの記憶容量および製造プロセスの習熟度等によ
って異なるため、一概には論じられないものの、簡単の
ため、例えばチップ面積が記憶容量に正比例し、搭載さ
れる置換アドレス・プログラム回路の台数も記憶容量に
正比例する場合を想定する。
【００１５】今、ある記憶容量のメモリ・チップにおけ
るアドレス・バスの配線容量をＣ、そのアドレス・バス
に接続される置換アドレス・プログラム回路のゲート容
量をアドレス・バスの配線容量値Ｃのａ％であると仮定
する。
るアドレス・バスの配線容量をＣ、そのアドレス・バス
に接続される置換アドレス・プログラム回路のゲート容
量をアドレス・バスの配線容量値Ｃのａ％であると仮定
する。
【００１６】すると、メモリ・チップの記憶容量がＭ2
倍になった場合、アドレス・バスの配線長はＭ倍となる
ため配線容量はＭ×Ｃとなり、そのアドレス・バスに接
続される置換アドレス・プログラム回路のゲート容量
は、（ａ×Ｍ2×Ｃ）／１００となる。すなわち、配線
容量に対するゲート容量の割合はａ×Ｍ％になる。
倍になった場合、アドレス・バスの配線長はＭ倍となる
ため配線容量はＭ×Ｃとなり、そのアドレス・バスに接
続される置換アドレス・プログラム回路のゲート容量
は、（ａ×Ｍ2×Ｃ）／１００となる。すなわち、配線
容量に対するゲート容量の割合はａ×Ｍ％になる。
【００１７】例えば、ある記憶容量の半導体メモリ・チ
ップにおけるアドレス・バスに接続される置換アドレス
・プログラム回路のゲート容量がアドレス・バスの配線
容量値Ｃの２５％程度（ａ＝２５）であっても、例えば
その２世代後（１世代で４倍）では１６倍の記憶容量と
なり、配線容量とゲート容量の比は同程度になってしま
う。
ップにおけるアドレス・バスに接続される置換アドレス
・プログラム回路のゲート容量がアドレス・バスの配線
容量値Ｃの２５％程度（ａ＝２５）であっても、例えば
その２世代後（１世代で４倍）では１６倍の記憶容量と
なり、配線容量とゲート容量の比は同程度になってしま
う。
【００１８】また、近年のＤＲＡＭの高速化に伴い、ア
ドレスが入力されるサイクルが短縮されているため、ア
ドレス・バスの負荷の増大はそのままチップの消費電流
の増大につながる。
ドレスが入力されるサイクルが短縮されているため、ア
ドレス・バスの負荷の増大はそのままチップの消費電流
の増大につながる。
【００１９】このように、メモリ・チップの大容量化に
伴い、アドレス・バスに接続される置換アドレス・プロ
グラム回路のゲート容量の増大により消費電流が増大し
てきているという問題があった。
伴い、アドレス・バスに接続される置換アドレス・プロ
グラム回路のゲート容量の増大により消費電流が増大し
てきているという問題があった。
【００２０】これに対し、置換アドレス・プログラム回
路のＮチャネル型ＭＯＳトランジスタ（１）のサイズ
を、単純に縮小することにより、ゲート容量の増大を抑
制することができる。
路のＮチャネル型ＭＯＳトランジスタ（１）のサイズ
を、単純に縮小することにより、ゲート容量の増大を抑
制することができる。
【００２１】しかし、この場合、Ｎチャネル型ＭＯＳト
ランジスタ（１）の電流駆動能力が減少し、置換アドレ
ス・プログラム回路において、節点ＰＲＥがディスチャ
ージ（放電）される時間が増大する。
ランジスタ（１）の電流駆動能力が減少し、置換アドレ
ス・プログラム回路において、節点ＰＲＥがディスチャ
ージ（放電）される時間が増大する。
【００２２】節点ＰＲＥのディスチャージ時間の増大に
より、アドレス信号が入力されてから冗長選択信号ＲＥ
Ｄが出力されるまでの時間が増大してしまうという問題
が生じる。
より、アドレス信号が入力されてから冗長選択信号ＲＥ
Ｄが出力されるまでの時間が増大してしまうという問題
が生じる。
【００２３】また、置換アドレス・プログラム回路の節
点ＰＲＥは、電源電位から接地電位まで振幅（スイン
グ）される。
点ＰＲＥは、電源電位から接地電位まで振幅（スイン
グ）される。
【００２４】その際の充放電電流Ｉは、節点ＰＲＥに接
続されるゲート容量、拡散層容量、および寄生容量の総
和をＣ、電源電位をＶ、アドレスが入力されるサイクル
をｔとすると、次式(1)で表わされる。
続されるゲート容量、拡散層容量、および寄生容量の総
和をＣ、電源電位をＶ、アドレスが入力されるサイクル
をｔとすると、次式(1)で表わされる。
【００２５】Ｉ＝（Ｃ×Ｖ）／ｔ …(1)
【００２６】このため、置換アドレス・プログラム回路
が増大すると、その充放電電流も増大するという問題が
あった。
が増大すると、その充放電電流も増大するという問題が
あった。
【００２７】従って、本発明の第１の目的は、前記した
アドレスが入力されるＮチャネル型トランジスタのサイ
ズを縮小することにより、アドレス・バスに接続される
置換アドレス・プログラム回路のゲート容量の増大を抑
制すると同時に、冗長選択信号が出力されるまでの時間
の増大を抑制することが可能な半導体記憶装置を提供す
ることにある。
アドレスが入力されるＮチャネル型トランジスタのサイ
ズを縮小することにより、アドレス・バスに接続される
置換アドレス・プログラム回路のゲート容量の増大を抑
制すると同時に、冗長選択信号が出力されるまでの時間
の増大を抑制することが可能な半導体記憶装置を提供す
ることにある。
【００２８】また、本発明の第２の目的は、前記したア
ドレスが入力されるＮチャネル型ＭＯＳトランジスタの
サイズを縮小すると共に、置換アドレス・プログラム回
路の節点ＰＲＥのプリチャージ・レベルを電源電位より
も低い電位にすることにより、置換アドレス・プログラ
ム回路の充放電電流を削減することが可能な半導体記憶
装置を提供することにある。
ドレスが入力されるＮチャネル型ＭＯＳトランジスタの
サイズを縮小すると共に、置換アドレス・プログラム回
路の節点ＰＲＥのプリチャージ・レベルを電源電位より
も低い電位にすることにより、置換アドレス・プログラ
ム回路の充放電電流を削減することが可能な半導体記憶
装置を提供することにある。
【００２９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、不良メモリセルのアドレスに対応して予
めアドレスがプログラムされるプログラム・アドレス回
路の一端を共通に接続してなる接続線が、活性化信号の
反転信号をゲート電極に入力するＮチャネル型ＭＯＳト
ランジスタを介して高位側電源端子に接続され、該接続
線は、高位側電源電位と低位側電源電位との間の所定の
参照電位と共に差動増幅器の差動入力端に入力され、前
記接続線は、前記活性化信号がインアクティブ時におい
て前記Ｎチャネル型ＭＯＳトランジスタを介して所定の
高電位にプリチャージされ、前記活性化信号は、アドレ
ス入力に対応した所定のタイミングでアクティブとさ
れ、前記差動増幅器の出力から、入力されたアドレスと
前記プログラムされたアドレスとの一致／不一致の判定
結果を取り出すようにしてなる回路を備えたことを特徴
とする半導体記憶装置提供する。
め、本発明は、不良メモリセルのアドレスに対応して予
めアドレスがプログラムされるプログラム・アドレス回
路の一端を共通に接続してなる接続線が、活性化信号の
反転信号をゲート電極に入力するＮチャネル型ＭＯＳト
ランジスタを介して高位側電源端子に接続され、該接続
線は、高位側電源電位と低位側電源電位との間の所定の
参照電位と共に差動増幅器の差動入力端に入力され、前
記接続線は、前記活性化信号がインアクティブ時におい
て前記Ｎチャネル型ＭＯＳトランジスタを介して所定の
高電位にプリチャージされ、前記活性化信号は、アドレ
ス入力に対応した所定のタイミングでアクティブとさ
れ、前記差動増幅器の出力から、入力されたアドレスと
前記プログラムされたアドレスとの一致／不一致の判定
結果を取り出すようにしてなる回路を備えたことを特徴
とする半導体記憶装置提供する。
【００３０】
【作用】上記のように構成されてなる本発明の半導体記
憶装置においては、アドレス・バスに接続される置換ア
ドレス・プログラム回路のゲート容量の増大が抑制され
ると同時に、冗長選択信号が出力されるまでの時間の増
大が抑制される。また、置換アドレス・プログラム回路
における充放電電流が削減される。これは上式(1)で、
ＣとＶを共に小さくすることに相当する。
憶装置においては、アドレス・バスに接続される置換ア
ドレス・プログラム回路のゲート容量の増大が抑制され
ると同時に、冗長選択信号が出力されるまでの時間の増
大が抑制される。また、置換アドレス・プログラム回路
における充放電電流が削減される。これは上式(1)で、
ＣとＶを共に小さくすることに相当する。
【００３１】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００３２】図１は、本発明の一実施形態に係る置換ア
ドレス・プログラム回路の構成を示す図である。
ドレス・プログラム回路の構成を示す図である。
【００３３】図１を参照して、本実施形態は、アドレス
信号Ｘ１〜ＸＮに対応してそれぞれ設けられアドレス信
号の正転信号及びインバータ（５）を介した反転信号と
をゲート電極にそれぞれ入力するＮチャネル型ＭＯＳト
ランジスタ（１）と、Ｎチャネル型ＭＯＳトランジスタ
（１）のドレイン電極と共通線（節転ＰＲＥ）との間に
接続されたヒューズ（２）と、Ｎチャネル型ＭＯＳトラ
ンジスタ（１）のソース電極の共通接続線と接地ＧＮＤ
間に接続され活性化信号ＲＥＮをゲート電極に入力する
Ｎチャネル型ＭＯＳトランジスタ（３）と、電源端子Ｖ
ＣＣと節点ＰＲＥ間に接続されたＮチャネル型ＭＯＳト
ランジスタ（８）、（９）を備え、Ｎチャネル型ＭＯＳ
トランジスタ（８）のゲート電極にはインバータ
（５′）を介して活性化信号ＲＥＮの反転信号が入力さ
れている。また、節点ＰＲＥと基準電圧ＶＲＥＦを入力
とする差動アンプ（１０）を備え、差動アンプ（１０）
の出力が選択信号ＲＥＤとされ、該差動アンプ（１０）
の出力がＮチャネル型ＭＯＳトランジスタ（９）のゲー
ト電極に入力されている。Ｎチャネル型ＭＯＳトランジ
スタ（９）は、節点ＰＲＥのフローティング防止のため
に設けられており（選択信号ＲＥＤが“Ｈ”レベルの時
に導通）、その電流駆動能力はＮチャネル型ＭＯＳトラ
ンジスタ（１）に比べて十分小さくて良い。
信号Ｘ１〜ＸＮに対応してそれぞれ設けられアドレス信
号の正転信号及びインバータ（５）を介した反転信号と
をゲート電極にそれぞれ入力するＮチャネル型ＭＯＳト
ランジスタ（１）と、Ｎチャネル型ＭＯＳトランジスタ
（１）のドレイン電極と共通線（節転ＰＲＥ）との間に
接続されたヒューズ（２）と、Ｎチャネル型ＭＯＳトラ
ンジスタ（１）のソース電極の共通接続線と接地ＧＮＤ
間に接続され活性化信号ＲＥＮをゲート電極に入力する
Ｎチャネル型ＭＯＳトランジスタ（３）と、電源端子Ｖ
ＣＣと節点ＰＲＥ間に接続されたＮチャネル型ＭＯＳト
ランジスタ（８）、（９）を備え、Ｎチャネル型ＭＯＳ
トランジスタ（８）のゲート電極にはインバータ
（５′）を介して活性化信号ＲＥＮの反転信号が入力さ
れている。また、節点ＰＲＥと基準電圧ＶＲＥＦを入力
とする差動アンプ（１０）を備え、差動アンプ（１０）
の出力が選択信号ＲＥＤとされ、該差動アンプ（１０）
の出力がＮチャネル型ＭＯＳトランジスタ（９）のゲー
ト電極に入力されている。Ｎチャネル型ＭＯＳトランジ
スタ（９）は、節点ＰＲＥのフローティング防止のため
に設けられており（選択信号ＲＥＤが“Ｈ”レベルの時
に導通）、その電流駆動能力はＮチャネル型ＭＯＳトラ
ンジスタ（１）に比べて十分小さくて良い。
【００３４】本実施形態においても、前記従来の置換ア
ドレス・プログラム回路と同様に、置換対象とするアド
レスが入力された時に、冗長選択信号ＲＥＤが選択状態
を表す“Ｈ”レベルになるように、予めヒューズ（２）
のいくつかが切断されることによりプログラムされる。
ドレス・プログラム回路と同様に、置換対象とするアド
レスが入力された時に、冗長選択信号ＲＥＤが選択状態
を表す“Ｈ”レベルになるように、予めヒューズ（２）
のいくつかが切断されることによりプログラムされる。
【００３５】次に、図１に示す本実施形態に係る置換ア
ドレス・プログラム回路の動作を、図２のタイミング波
形図を参照して以下に説明する。
ドレス・プログラム回路の動作を、図２のタイミング波
形図を参照して以下に説明する。
【００３６】はじめ、活性化信号ＲＥＮが“Ｌ”レベル
にされていることにより、Ｎチャネル型ＭＯＳトランジ
スタ（８）のゲート電極には“Ｈ”レベルが印加されて
オン状態とされ、またＮチャネル・トランジスタ（３）
のゲート電極は“Ｌ”とされてオフ状態とされ、節点Ｐ
ＲＥは、電位ＶＣＣ−ＶＴＮ（ＶＴＮはＮチャネル型Ｍ
ＯＳトランジスタのゲートしきい値電圧）の“Ｈ”レベ
ルにプリチャージされる。
にされていることにより、Ｎチャネル型ＭＯＳトランジ
スタ（８）のゲート電極には“Ｈ”レベルが印加されて
オン状態とされ、またＮチャネル・トランジスタ（３）
のゲート電極は“Ｌ”とされてオフ状態とされ、節点Ｐ
ＲＥは、電位ＶＣＣ−ＶＴＮ（ＶＴＮはＮチャネル型Ｍ
ＯＳトランジスタのゲートしきい値電圧）の“Ｈ”レベ
ルにプリチャージされる。
【００３７】なお、本実施形態においては、節点ＰＲＥ
の“Ｈ”レベル（＝プリチャージ電位）は、参照電位Ｖ
ＲＥＦよりも大きければ、所望のレベル（但し電源電位
ＶＣＣ以下）であってもよい。
の“Ｈ”レベル（＝プリチャージ電位）は、参照電位Ｖ
ＲＥＦよりも大きければ、所望のレベル（但し電源電位
ＶＣＣ以下）であってもよい。
【００３８】差動アンプ（１０）の活性化信号ＡＥＮが
“Ｈ”レベルとされているため、冗長選択信号ＲＥＤは
非選択状態を表す“Ｌ”レベルとなっている。なお、差
動アンプ（１０）の回路構成の詳細については、図３を
参照して後に説明する。
“Ｈ”レベルとされているため、冗長選択信号ＲＥＤは
非選択状態を表す“Ｌ”レベルとなっている。なお、差
動アンプ（１０）の回路構成の詳細については、図３を
参照して後に説明する。
【００３９】そして、アドレス信号Ｘ１〜ＸＮが、置換
アドレス・プログラム回路に入力された時点（図２にお
ける時刻ｔ０）で、冗長選択信号ＲＥＮは“Ｈ”レベル
とされる（図２参照）。
アドレス・プログラム回路に入力された時点（図２にお
ける時刻ｔ０）で、冗長選択信号ＲＥＮは“Ｈ”レベル
とされる（図２参照）。
【００４０】まず、入力されたアドレスがプログラムさ
れているアドレスと一致した場合には、非切断状態のヒ
ューズに接続されているＮチャネル型ＭＯＳトランジス
タ（１）は、全てオフするように設定されているので、
節点ＰＲＥは“Ｈ”レベルに維持される（図１及び図２
（Ｂ）参照）。
れているアドレスと一致した場合には、非切断状態のヒ
ューズに接続されているＮチャネル型ＭＯＳトランジス
タ（１）は、全てオフするように設定されているので、
節点ＰＲＥは“Ｈ”レベルに維持される（図１及び図２
（Ｂ）参照）。
【００４１】そして、時刻ｔ２で差動アンプ活性化信号
ＡＥＮが“Ｌ”レベルとされることにより、節点ＰＲＥ
が“Ｈ”レベル（参照電位ＶＲＥＦより大）であること
が差動アンプ（１０）で判定され、冗長選択信号ＲＥＤ
は選択状態を表す“Ｈ”レベルとなる（図２（Ｂ）参
照）。なお、時刻ｔ２は後述するタイミングによって決
定される。
ＡＥＮが“Ｌ”レベルとされることにより、節点ＰＲＥ
が“Ｈ”レベル（参照電位ＶＲＥＦより大）であること
が差動アンプ（１０）で判定され、冗長選択信号ＲＥＤ
は選択状態を表す“Ｈ”レベルとなる（図２（Ｂ）参
照）。なお、時刻ｔ２は後述するタイミングによって決
定される。
【００４２】次に、入力されたアドレスが全てのプログ
ラム・アドレスと不一致の場合、あるいは置換アドレス
・プログラム回路にアドレスがプログラムされていない
場合には、非切断状態のヒューズに接続されているＮチ
ャネル型ＭＯＳトランジスタ（１）の少なくとも１つの
トランジスタがオンし、またＮチャネル型ＭＯＳトラン
ジスタ（３）もオンするので、節点ＰＲＥは接地端子Ｇ
ＮＤと導通し“Ｌ”レベルとなる。
ラム・アドレスと不一致の場合、あるいは置換アドレス
・プログラム回路にアドレスがプログラムされていない
場合には、非切断状態のヒューズに接続されているＮチ
ャネル型ＭＯＳトランジスタ（１）の少なくとも１つの
トランジスタがオンし、またＮチャネル型ＭＯＳトラン
ジスタ（３）もオンするので、節点ＰＲＥは接地端子Ｇ
ＮＤと導通し“Ｌ”レベルとなる。
【００４３】本実施形態においては、節点ＰＲＥが
“Ｈ”レベルから“Ｌ”レベルに遷移する際に参照電位
ＶＲＥＦと同じレベルになった時点ｔ２で、差動アンプ
活性化信号ＡＥＮを“Ｌ”レベルに変化させてよい（図
２（Ａ）参照）。
“Ｈ”レベルから“Ｌ”レベルに遷移する際に参照電位
ＶＲＥＦと同じレベルになった時点ｔ２で、差動アンプ
活性化信号ＡＥＮを“Ｌ”レベルに変化させてよい（図
２（Ａ）参照）。
【００４４】そして、差動アンプ活性化信号ＡＥＮが
“Ｌ”レベルとされて、差動アンプ（１０）が活性化さ
れ、差動アンプ（１０）は、節点ＰＲＥが“Ｌ”レベル
であることを判定し、差動アンプ（１０）の出力である
冗長選択信号ＲＥＤとしては非選択状態を表す“Ｌ”レ
ベルが維持出力される（図２（Ａ）参照）。
“Ｌ”レベルとされて、差動アンプ（１０）が活性化さ
れ、差動アンプ（１０）は、節点ＰＲＥが“Ｌ”レベル
であることを判定し、差動アンプ（１０）の出力である
冗長選択信号ＲＥＤとしては非選択状態を表す“Ｌ”レ
ベルが維持出力される（図２（Ａ）参照）。
【００４５】本実施形態において、Ｎチャネル型ＭＯＳ
トランジスタ（１）のサイズを縮小（チャネル幅Ｗ等の
縮小）した場合、その電流駆動能力が減少し、節点ＰＲ
Ｅのディスチャージ時間が増大するが、図２に示す時刻
ｔ２に比べて、前記従来例の時刻（タイミング）ｔ１
（図５参照）が充分大きい（ｔ２＜＜ｔ１）場合には、
本実施形態によって、冗長選択信号が出力されるまでの
時間の増大を抑制することができる。
トランジスタ（１）のサイズを縮小（チャネル幅Ｗ等の
縮小）した場合、その電流駆動能力が減少し、節点ＰＲ
Ｅのディスチャージ時間が増大するが、図２に示す時刻
ｔ２に比べて、前記従来例の時刻（タイミング）ｔ１
（図５参照）が充分大きい（ｔ２＜＜ｔ１）場合には、
本実施形態によって、冗長選択信号が出力されるまでの
時間の増大を抑制することができる。
【００４６】図３を参照して、差動アンプ（１０）は、
ゲート電極が節点ＰＲＥに接続され、ソースが接地され
た第１のＮチャネル型ＭＯＳトランジスタ（１１）と、
ゲート電極が参照電位ＶＲＥＦに接続され、ソースが接
地された第２のＮチャネル型ＭＯＳトランジスタ（１
２）と、差動入力トランジスタ対を構成する第１及び第
２のＮチャネル型ＭＯＳトランジスタ１１、１２のドレ
イン電極に入力端と出力端が接続されたＰチャネル型Ｍ
ＯＳトランジスタ１４、１４′からなるカレントミラー
回路と、このカレントミラー回路と電源端子ＶＣＣとの
間に挿入され差動アンプ活性化信号ＡＥＮをゲート電極
に共通に入力するＰチャネル型ＭＯＳトランジスタ１
５、１５′を備え、カレントミラー回路の出力端である
Ｐチャネル型ＭＯＳトランジスタ１４′のドレインとＮ
チャネル型ＭＯＳトランジスタ１２のドレインとの接続
点と接地端子ＧＮＤの間にはゲート電極に差動アンプ活
性化信号ＡＥＮを入力とするＮチャネル型ＭＯＳトラン
ジスタ１３を備え、差動入力トランジスタ対の出力電位
（＝Ｎチャネル型ＭＯＳトランジスタ１２のドレイン電
位）は、第１、第２のインバータ１６、１７を介して差
動アンプ（１０）の出力ＲＥＤとして取り出される。
ゲート電極が節点ＰＲＥに接続され、ソースが接地され
た第１のＮチャネル型ＭＯＳトランジスタ（１１）と、
ゲート電極が参照電位ＶＲＥＦに接続され、ソースが接
地された第２のＮチャネル型ＭＯＳトランジスタ（１
２）と、差動入力トランジスタ対を構成する第１及び第
２のＮチャネル型ＭＯＳトランジスタ１１、１２のドレ
イン電極に入力端と出力端が接続されたＰチャネル型Ｍ
ＯＳトランジスタ１４、１４′からなるカレントミラー
回路と、このカレントミラー回路と電源端子ＶＣＣとの
間に挿入され差動アンプ活性化信号ＡＥＮをゲート電極
に共通に入力するＰチャネル型ＭＯＳトランジスタ１
５、１５′を備え、カレントミラー回路の出力端である
Ｐチャネル型ＭＯＳトランジスタ１４′のドレインとＮ
チャネル型ＭＯＳトランジスタ１２のドレインとの接続
点と接地端子ＧＮＤの間にはゲート電極に差動アンプ活
性化信号ＡＥＮを入力とするＮチャネル型ＭＯＳトラン
ジスタ１３を備え、差動入力トランジスタ対の出力電位
（＝Ｎチャネル型ＭＯＳトランジスタ１２のドレイン電
位）は、第１、第２のインバータ１６、１７を介して差
動アンプ（１０）の出力ＲＥＤとして取り出される。
【００４７】この差動アンプ（１０）において、差動ア
ンプ活性化信号ＡＥＮが“Ｈ”レベルの時、Ｐチャネル
型ＭＯＳトランジスタ１４、１４′は非導通とされ、且
つＮチャネル型ＭＯＳトランジスタ１３が導通してイン
バータ１６の入力電位は“Ｌ”レベルとなり出力ＲＥＤ
は“Ｌ”レベルとされる。
ンプ活性化信号ＡＥＮが“Ｈ”レベルの時、Ｐチャネル
型ＭＯＳトランジスタ１４、１４′は非導通とされ、且
つＮチャネル型ＭＯＳトランジスタ１３が導通してイン
バータ１６の入力電位は“Ｌ”レベルとなり出力ＲＥＤ
は“Ｌ”レベルとされる。
【００４８】差動アンプ活性化信号ＡＥＮが“Ｌ”レベ
ルの時、Ｐチャネル型ＭＯＳトランジスタ１４、１４′
は導通状態とされ電流源として作用し、Ｎチャネル型Ｍ
ＯＳトランジスタ１３は非導通状態とされる。
ルの時、Ｐチャネル型ＭＯＳトランジスタ１４、１４′
は導通状態とされ電流源として作用し、Ｎチャネル型Ｍ
ＯＳトランジスタ１３は非導通状態とされる。
【００４９】そして、節点ＰＲＥの電位が参照電圧ＶＲ
ＥＦよりも大の時には、Ｐチャネル型ＭＯＳトランジス
タ１４に流れる電流が増大し、第２のＮチャネル型ＭＯ
Ｓトランジスタ１２のドレイン電位は上昇し、第１、第
２のインバータ１６、１７を介して出力ＲＥＤは“Ｈ”
レベルとされる。
ＥＦよりも大の時には、Ｐチャネル型ＭＯＳトランジス
タ１４に流れる電流が増大し、第２のＮチャネル型ＭＯ
Ｓトランジスタ１２のドレイン電位は上昇し、第１、第
２のインバータ１６、１７を介して出力ＲＥＤは“Ｈ”
レベルとされる。
【００５０】一方、節点ＰＲＥの参照電圧ＶＲＥＦより
も小の時には、Ｐチャネル型ＭＯＳトランジスタ１４に
流れる電流が減少し（Ｐチャネル型ＭＯＳトランジスタ
１４′に流れる電流は増大）、第２のＮチャネル型ＭＯ
Ｓトランジスタ１２のドレイン電位は下降し、第１、第
２のインバータ１６、１７を介して出力ＲＥＤは“Ｌ”
レベルとされる。なお、初段のインバータのサイズを小
さくすれば、差動アンプの構成トランジスタ・サイズを
小さくできるため、その消費電流を抑えることができ
る。
も小の時には、Ｐチャネル型ＭＯＳトランジスタ１４に
流れる電流が減少し（Ｐチャネル型ＭＯＳトランジスタ
１４′に流れる電流は増大）、第２のＮチャネル型ＭＯ
Ｓトランジスタ１２のドレイン電位は下降し、第１、第
２のインバータ１６、１７を介して出力ＲＥＤは“Ｌ”
レベルとされる。なお、初段のインバータのサイズを小
さくすれば、差動アンプの構成トランジスタ・サイズを
小さくできるため、その消費電流を抑えることができ
る。
【００５１】また、置換アドレス・プログラム回路の後
段の回路ブロック（不図示）で、差動アンプ（１０）の
出力である冗長判定結果をラッチするような構成とする
ことにより、アドレスの一致判定後（冗長選択信号ＲＥ
Ｄ出力後）に差動アンプを停止（不活性化）することが
可能とされ、この場合、差動アンプ（１０）の消費電流
は、実用上問題ない程度にまで抑制することができる。
段の回路ブロック（不図示）で、差動アンプ（１０）の
出力である冗長判定結果をラッチするような構成とする
ことにより、アドレスの一致判定後（冗長選択信号ＲＥ
Ｄ出力後）に差動アンプを停止（不活性化）することが
可能とされ、この場合、差動アンプ（１０）の消費電流
は、実用上問題ない程度にまで抑制することができる。
【００５２】また、本実施形態においては、節点ＰＲＥ
は、電位ＶＣＣ−ＶＴＮから接地電位ＧＮＤまでの振幅
とされることから、図４に示した従来の置換アドレス・
プログラム回路と比べて充放電電流を削減することがで
きる。
は、電位ＶＣＣ−ＶＴＮから接地電位ＧＮＤまでの振幅
とされることから、図４に示した従来の置換アドレス・
プログラム回路と比べて充放電電流を削減することがで
きる。
【００５３】
【発明の効果】以上説明したように、本発明において
は、アドレス・バスに接続される置換アドレス・プログ
ラム回路のゲート容量の増大が抑制され、置換アドレス
・プログラム回路における充放電電流が削減されること
から、チップの消費電流を削減することができるという
効果を有する。また、本発明によれば、冗長選択信号が
出力されるまでの時間の増大を抑制するという効果を有
する。
は、アドレス・バスに接続される置換アドレス・プログ
ラム回路のゲート容量の増大が抑制され、置換アドレス
・プログラム回路における充放電電流が削減されること
から、チップの消費電流を削減することができるという
効果を有する。また、本発明によれば、冗長選択信号が
出力されるまでの時間の増大を抑制するという効果を有
する。
【図１】本発明の一実施形態の構成を示す回路図であ
る。
る。
【図２】本発明の一実施形態の動作を説明するためのタ
イミング・チャートである。
イミング・チャートである。
【図３】本発明の一実施形態における差動アンプの構成
例を示す図である。
例を示す図である。
【図４】従来の置換アドレス・プログラム回路の構成の
一実施例を示す回路図である。
一実施例を示す回路図である。
【図５】従来の置換アドレス・プログラム回路の動作を
示すタイミング・チャートである。
示すタイミング・チャートである。
１、３、８、９ Ｎチャネル・トランジスタ ２ ヒューズ ４、７、１４、１５ Ｐチャネル・トランジスタ ５、６、１６、１７ インバータ １０ 差動アンプ ＮＡＮＤ１ ＮＡＮＤゲート ＤＥＬＡＹ１ 遅延回路 ＶＣＣ 電源電位 ＧＮＤ 接地電位 ＶＲＥＦ 参照電位 ＰＲＥ アドレス・プログラム回路の内部節点 ＲＥＮ アドレス・プログラム回路活性化信号 ＡＥＮ 差動アンプ活性化信号 ＲＥＤ 冗長選択信号
Claims (3)
- 【請求項１】不良メモリセルのアドレスに対応して予め
アドレスがプログラムされるプログラム・アドレス回路
の一端を共通に接続してなる接続線が、活性化信号の反
転信号をゲート電極に入力するＮチャネル型ＭＯＳトラ
ンジスタを介して高位側電源端子に接続され、 該接続線は、高位側電源電位と低位側電源電位との間の
所定の参照電位と共に差動増幅器の差動入力端に入力さ
れ、 前記接続線は、前記活性化信号がインアクティブ時にお
いて前記Ｎチャネル型ＭＯＳトランジスタを介して所定
の高電位にプリチャージされ、 前記活性化信号は、アドレス入力に対応した所定のタイ
ミングでアクティブとされ、 前記差動増幅器の出力から、入力されたアドレスと前記
プログラムされたアドレスとの一致／不一致の判定結果
を取り出すようにしてなる回路 を備えたことを特徴とす
る半導体記憶装置。 - 【請求項２】前記差動増幅器が、前記接続線の電位が前
記所定の高電位から低電位側に遷移する際に前記参照電
位を通過する時間に対応する所定のタイミングにおいて
活性化されて作動するように制御されることを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項３】前記複数のＮチャネル型ＭＯＳトランジス
タのソースが共通接続され、前記活性化信号をゲート電
極に入力するＮチャネル型ＭＯＳトランジスタを介して
低電位側電源端子に接続されてなることを特徴とする請
求項２記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7276470A JP2760326B2 (ja) | 1995-09-30 | 1995-09-30 | 半導体記憶装置 |
| US08/710,950 US5703824A (en) | 1995-09-30 | 1996-09-24 | Semiconductor memory device |
| KR1019960043801A KR100248687B1 (ko) | 1995-09-30 | 1996-09-30 | 반도체 메모리 장치 |
| TW085111892A TW328588B (en) | 1995-09-30 | 1996-09-30 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7276470A JP2760326B2 (ja) | 1995-09-30 | 1995-09-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997499A JPH0997499A (ja) | 1997-04-08 |
| JP2760326B2 true JP2760326B2 (ja) | 1998-05-28 |
Family
ID=17569905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7276470A Expired - Lifetime JP2760326B2 (ja) | 1995-09-30 | 1995-09-30 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5703824A (ja) |
| JP (1) | JP2760326B2 (ja) |
| KR (1) | KR100248687B1 (ja) |
| TW (1) | TW328588B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100207512B1 (ko) * | 1996-10-18 | 1999-07-15 | 윤종용 | 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로 |
| US5991220A (en) * | 1998-03-09 | 1999-11-23 | Lucent Technologies, Inc. | Software programmable write-once fuse memory |
| US6421284B1 (en) * | 2000-05-26 | 2002-07-16 | Hitachi, Limited | Semiconductor device |
| DE10135814C2 (de) * | 2001-07-23 | 2003-09-18 | Infineon Technologies Ag | Halbleiterspeicher mit Precharge-Steuerung |
| EP1920441A4 (en) | 2005-08-31 | 2009-04-29 | Ibm | ELECTRICALLY PROGRAMMABLE ELECTRONIC FUSE WITH RANDOM ACCESS |
| KR20090058290A (ko) * | 2007-12-04 | 2009-06-09 | 삼성전자주식회사 | 퓨즈 박스 및 그것을 포함하는 반도체 메모리 장치 |
| KR101009337B1 (ko) * | 2008-12-30 | 2011-01-19 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR101123074B1 (ko) * | 2009-04-30 | 2012-03-05 | 주식회사 하이닉스반도체 | 퓨즈 회로 및 그를 포함하는 반도체 장치 |
| US10153288B2 (en) * | 2016-05-31 | 2018-12-11 | Taiwan Semiconductor Manufacturing Company Limited | Double metal layout for memory cells of a non-volatile memory |
| US11791005B2 (en) | 2020-06-03 | 2023-10-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuit and method of operating same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2951030B2 (ja) * | 1991-05-13 | 1999-09-20 | 松下電器産業株式会社 | アドレス選択回路及び該回路を用いた半導体記憶装置 |
| US5257228A (en) * | 1991-05-16 | 1993-10-26 | Texas Instruments Incorporated | Efficiency improved DRAM row redundancy circuit |
| KR950001837B1 (ko) * | 1992-07-13 | 1995-03-03 | 삼성전자주식회사 | 퓨우즈 박스를 공유하는 로우 리던던시 회로 |
| JPH0793989A (ja) * | 1993-09-22 | 1995-04-07 | Oki Micro Design Miyazaki:Kk | 半導体記憶装置 |
-
1995
- 1995-09-30 JP JP7276470A patent/JP2760326B2/ja not_active Expired - Lifetime
-
1996
- 1996-09-24 US US08/710,950 patent/US5703824A/en not_active Expired - Fee Related
- 1996-09-30 KR KR1019960043801A patent/KR100248687B1/ko not_active IP Right Cessation
- 1996-09-30 TW TW085111892A patent/TW328588B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TW328588B (en) | 1998-03-21 |
| KR100248687B1 (ko) | 2000-03-15 |
| KR970017606A (ko) | 1997-04-30 |
| JPH0997499A (ja) | 1997-04-08 |
| US5703824A (en) | 1997-12-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980217 |