JP2760326B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2760326B2 JP7276470A JP27647095A JP2760326B2 JP 2760326 B2 JP2760326 B2 JP 2760326B2 JP 7276470 A JP7276470 A JP 7276470A JP 27647095 A JP27647095 A JP 27647095A JP 2760326 B2 JP2760326 B2 JP 2760326B2
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  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に冗長回路を備えた半導体記憶装置に関する。
【0002】
【従来の技術】半導体記憶装置のうち、例えばDRAM
(ダイナミック・ランダム・アクセス・メモリ)は、複
数のメモリセルと、メモリセルを選択するための複数の
行(ロウ)線および列(カラム)線と、を備える。ま
た、複数のメモリセルのうち、いくつかに欠陥が存在し
ていても使用可能とするために、メモリセルの欠陥を置
き換えるための冗長のメモリセルと冗長の行線又は冗長
の列線を具備した半導体記憶装置が実用化されている。
この置換を行うための回路は冗長回路と呼ばれる。
【0003】冗長回路は、通常、置換の対象アドレスを
プログラムすることが可能な置換アドレス・プログラム
回路を有する。なお、置換アドレス回路に関する従来技
術は、例えば特開平6−187794号公報、あるいは
特開平6−195998号公報等に記載されたものがあ
る。
【0004】図4に、従来の置換アドレス・プログラム
回路を示す。置換アドレス・プログラム回路は、使用時
において、置換対象のアドレスが入力された時に、冗長
選択信号REDが選択状態を表す“H”レベルとなるよ
うに、予めヒューズ(2)のいくつかが選択されて切断
されることにより、プログラムされる。
【0005】図4に示す回路図及び図5に示すタイミン
グ波形図を参照して、従来の置換アドレス・プログラム
回路を説明する。
【0006】はじめ、活性化信号RENが“L”レベル
とされることにより、Pチャネル型MOSトランジスタ
(4)がオン状態とされ、Nチャネル型MOSトランジ
スタ(3)がオフ状態とされるために、Pチャネル型M
OSトランジスタ(4)のドレインに接続される節点P
REは電源電位VCCにプリチャージされ“H”レベル
とされる。
【0007】また、活性化信号RENに一端(入力)が
接続される遅延素子DELAY1の他端(出力)である
節点ACTは“L”レベルであるため、節点PREと節
点ACTの電位を入力とするNANDゲートNAND1
の出力は“H”レベルとされ、インバータ(6)を介し
て冗長選択信号REDは非選択状態を表す“L”レベル
となっている。
【0008】そして、アドレス信号X1〜XNが、置換
アドレス・プログラム回路に入力された時点で、活性化
信号RENは“H”レベルとされ、Nチャネル型MOS
トランジスタ(3)が導通する(図5(B)のタイミン
グ図の時刻t0参照)。
【0009】この時、入力されたアドレスが、予めプロ
グラムされているアドレスと一致した場合には、非切断
状態のヒューズに接続されているトランジスタ(1)
は、全てオフするように設定されているので、節点PR
Eは“H”レベル(電源電位VCC)に維持され、遅延
素子DELAY1により活性化信号RENから所定時間
遅延されて節点ACTが“H”レベルになることにより
(図5(B)のタイミング図の時刻t1)、NANDゲ
ートNAND1は“L”レベルとなり、インバータ
(6)を介して冗長選択信号REDは選択状態を表す
“H”レベルとなる(図5(B)参照)。
【0010】なお、Pチャネル型MOSトランジスタ
(7)は、節点PREのフローティング防止のために設
けられており、その電流駆動能力はNチャネル型MOS
トランジスタ(1)に比べて十分小さくて良い。
【0011】一方、入力されたアドレスが、プログラム
されている全てのアドレスと不一致の場合、または置換
アドレス・プログラム回路にアドレスがプログラムされ
ていない場合には、非切断状態のヒューズに接続されて
いるトランジスタ(1)の少なくとも1つのトランジス
タがオンし、またNチャネル型トランジスタ(3)もオ
ンするので、節点PREは“L”レベル(接地電位)と
なり、NANDゲートNAND1は“H”レベルとな
り、インバータ(6)を介して冗長選択信号REDは非
選択状態を表す“L”レベルが維持される(図5(A)
参照)。
【0012】なお、出力節点REDにハザードを出さな
いためには、節点PREが“H”レベルから“L”レベ
ルに遷移する際において、Nチャネル型MOSトランジ
スタのしきい値電圧VTN以下となるタイミングt1以
降に、節点ACTを“H”レベルとすることが必要とさ
れ、これからタイミングt1が決定され(図5(A)参
照)、図4に示す遅延素子DELAY1の遅延時間が決
定される。また、図4を参照して、節点ACTが“L”
レベル又は節点PREのいずれかが“L”レベルの場合
には、冗長選択信号REDは非選択状態を表す“L”レ
ベルが維持される。
【0013】
【発明が解決しようとする課題】上記従来技術では、上
述したように、アドレス信号X1〜XNは、置換アドレ
ス・プログラム回路の数分のNチャネル型MOSトラン
ジスタ(1)とインバータ(5)とに入力されている。
【0014】一方、一つのメモリ・チップに搭載される
置換アドレス・プログラム回路の数(台数)は、メモリ
・チップの記憶容量および製造プロセスの習熟度等によ
って異なるため、一概には論じられないものの、簡単の
ため、例えばチップ面積が記憶容量に正比例し、搭載さ
れる置換アドレス・プログラム回路の台数も記憶容量に
正比例する場合を想定する。
【0015】今、ある記憶容量のメモリ・チップにおけ
るアドレス・バスの配線容量をC、そのアドレス・バス
に接続される置換アドレス・プログラム回路のゲート容
量をアドレス・バスの配線容量値Cのa%であると仮定
する。
【0016】すると、メモリ・チップの記憶容量がM2
倍になった場合、アドレス・バスの配線長はM倍となる
ため配線容量はM×Cとなり、そのアドレス・バスに接
続される置換アドレス・プログラム回路のゲート容量
は、(a×M2×C)/100となる。すなわち、配線
容量に対するゲート容量の割合はa×M%になる。
【0017】例えば、ある記憶容量の半導体メモリ・チ
ップにおけるアドレス・バスに接続される置換アドレス
・プログラム回路のゲート容量がアドレス・バスの配線
容量値Cの25%程度(a=25)であっても、例えば
その2世代後(1世代で4倍)では16倍の記憶容量と
なり、配線容量とゲート容量の比は同程度になってしま
う。
【0018】また、近年のDRAMの高速化に伴い、ア
ドレスが入力されるサイクルが短縮されているため、ア
ドレス・バスの負荷の増大はそのままチップの消費電流
の増大につながる。
【0019】このように、メモリ・チップの大容量化に
伴い、アドレス・バスに接続される置換アドレス・プロ
グラム回路のゲート容量の増大により消費電流が増大し
てきているという問題があった。
【0020】これに対し、置換アドレス・プログラム回
路のNチャネル型MOSトランジスタ(1)のサイズ
を、単純に縮小することにより、ゲート容量の増大を抑
制することができる。
【0021】しかし、この場合、Nチャネル型MOSト
ランジスタ(1)の電流駆動能力が減少し、置換アドレ
ス・プログラム回路において、節点PREがディスチャ
ージ(放電)される時間が増大する。
【0022】節点PREのディスチャージ時間の増大に
より、アドレス信号が入力されてから冗長選択信号RE
Dが出力されるまでの時間が増大してしまうという問題
が生じる。
【0023】また、置換アドレス・プログラム回路の節
点PREは、電源電位から接地電位まで振幅(スイン
グ)される。
【0024】その際の充放電電流Iは、節点PREに接
続されるゲート容量、拡散層容量、および寄生容量の総
和をC、電源電位をV、アドレスが入力されるサイクル
をtとすると、次式(1)で表わされる。
【0025】I=(C×V)/t …(1)
【0026】このため、置換アドレス・プログラム回路
が増大すると、その充放電電流も増大するという問題が
あった。
【0027】従って、本発明の第1の目的は、前記した
アドレスが入力されるNチャネル型トランジスタのサイ
ズを縮小することにより、アドレス・バスに接続される
置換アドレス・プログラム回路のゲート容量の増大を抑
制すると同時に、冗長選択信号が出力されるまでの時間
の増大を抑制することが可能な半導体記憶装置を提供す
ることにある。
【0028】また、本発明の第2の目的は、前記したア
ドレスが入力されるNチャネル型MOSトランジスタの
サイズを縮小すると共に、置換アドレス・プログラム回
路の節点PREのプリチャージ・レベルを電源電位より
も低い電位にすることにより、置換アドレス・プログラ
ム回路の充放電電流を削減することが可能な半導体記憶
装置を提供することにある。
【0029】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、不良メモリセルのアドレスに対応して予
めアドレスがプログラムされるプログラム・アドレス回
路の一端を共通に接続してなる接続線が、活性化信号の
反転信号をゲート電極に入力するNチャネル型MOSト
ランジスタを介して高位側電源端子に接続され、該接続
線は、高位側電源電位と低位側電源電位との間の所定の
参照電位と共に差動増幅器の差動入力端に入力され、前
記接続線は、前記活性化信号がインアクティブ時におい
て前記Nチャネル型MOSトランジスタを介して所定の
高電位にプリチャージされ、前記活性化信号は、アドレ
ス入力に対応した所定のタイミングでアクティブとさ
れ、前記差動増幅器の出力から、入力されたアドレスと
前記プログラムされたアドレスとの一致/不一致の判定
結果を取り出すようにしてなる回路を備えたことを特徴
とする半導体記憶装置提供する。
【0030】
【作用】上記のように構成されてなる本発明の半導体記
憶装置においては、アドレス・バスに接続される置換ア
ドレス・プログラム回路のゲート容量の増大が抑制され
ると同時に、冗長選択信号が出力されるまでの時間の増
大が抑制される。また、置換アドレス・プログラム回路
における充放電電流が削減される。これは上式(1)で、
CとVを共に小さくすることに相当する。
【0031】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
【0032】図1は、本発明の一実施形態に係る置換ア
ドレス・プログラム回路の構成を示す図である。
【0033】図1を参照して、本実施形態は、アドレス
信号X1〜XNに対応してそれぞれ設けられアドレス信
号の正転信号及びインバータ(5)を介した反転信号と
をゲート電極にそれぞれ入力するNチャネル型MOSト
ランジスタ(1)と、Nチャネル型MOSトランジスタ
(1)のドレイン電極と共通線(節転PRE)との間に
接続されたヒューズ(2)と、Nチャネル型MOSトラ
ンジスタ(1)のソース電極の共通接続線と接地GND
間に接続され活性化信号RENをゲート電極に入力する
Nチャネル型MOSトランジスタ(3)と、電源端子V
CCと節点PRE間に接続されたNチャネル型MOSト
ランジスタ(8)、(9)を備え、Nチャネル型MOS
トランジスタ(8)のゲート電極にはインバータ
(5′)を介して活性化信号RENの反転信号が入力さ
れている。また、節点PREと基準電圧VREFを入力
とする差動アンプ(10)を備え、差動アンプ(10)
の出力が選択信号REDとされ、該差動アンプ(10)
の出力がNチャネル型MOSトランジスタ(9)のゲー
ト電極に入力されている。Nチャネル型MOSトランジ
スタ(9)は、節点PREのフローティング防止のため
に設けられており(選択信号REDが“H”レベルの時
に導通)、その電流駆動能力はNチャネル型MOSトラ
ンジスタ(1)に比べて十分小さくて良い。
【0034】本実施形態においても、前記従来の置換ア
ドレス・プログラム回路と同様に、置換対象とするアド
レスが入力された時に、冗長選択信号REDが選択状態
を表す“H”レベルになるように、予めヒューズ(2)
のいくつかが切断されることによりプログラムされる。
【0035】次に、図1に示す本実施形態に係る置換ア
ドレス・プログラム回路の動作を、図2のタイミング波
形図を参照して以下に説明する。
【0036】はじめ、活性化信号RENが“L”レベル
にされていることにより、Nチャネル型MOSトランジ
スタ(8)のゲート電極には“H”レベルが印加されて
オン状態とされ、またNチャネル・トランジスタ(3)
のゲート電極は“L”とされてオフ状態とされ、節点P
REは、電位VCC−VTN(VTNはNチャネル型M
OSトランジスタのゲートしきい値電圧)の“H”レベ
ルにプリチャージされる。
【0037】なお、本実施形態においては、節点PRE
の“H”レベル(=プリチャージ電位)は、参照電位V
REFよりも大きければ、所望のレベル(但し電源電位
VCC以下)であってもよい。
【0038】差動アンプ(10)の活性化信号AENが
“H”レベルとされているため、冗長選択信号REDは
非選択状態を表す“L”レベルとなっている。なお、差
動アンプ(10)の回路構成の詳細については、図3を
参照して後に説明する。
【0039】そして、アドレス信号X1〜XNが、置換
アドレス・プログラム回路に入力された時点(図2にお
ける時刻t0)で、冗長選択信号RENは“H”レベル
とされる(図2参照)。
【0040】まず、入力されたアドレスがプログラムさ
れているアドレスと一致した場合には、非切断状態のヒ
ューズに接続されているNチャネル型MOSトランジス
タ(1)は、全てオフするように設定されているので、
節点PREは“H”レベルに維持される(図1及び図2
(B)参照)。
【0041】そして、時刻t2で差動アンプ活性化信号
AENが“L”レベルとされることにより、節点PRE
が“H”レベル(参照電位VREFより大)であること
が差動アンプ(10)で判定され、冗長選択信号RED
は選択状態を表す“H”レベルとなる(図2(B)参
照)。なお、時刻t2は後述するタイミングによって決
定される。
【0042】次に、入力されたアドレスが全てのプログ
ラム・アドレスと不一致の場合、あるいは置換アドレス
・プログラム回路にアドレスがプログラムされていない
場合には、非切断状態のヒューズに接続されているNチ
ャネル型MOSトランジスタ(1)の少なくとも1つの
トランジスタがオンし、またNチャネル型MOSトラン
ジスタ(3)もオンするので、節点PREは接地端子G
NDと導通し“L”レベルとなる。
【0043】本実施形態においては、節点PREが
“H”レベルから“L”レベルに遷移する際に参照電位
VREFと同じレベルになった時点t2で、差動アンプ
活性化信号AENを“L”レベルに変化させてよい(図
2(A)参照)。
【0044】そして、差動アンプ活性化信号AENが
“L”レベルとされて、差動アンプ(10)が活性化さ
れ、差動アンプ(10)は、節点PREが“L”レベル
であることを判定し、差動アンプ(10)の出力である
冗長選択信号REDとしては非選択状態を表す“L”レ
ベルが維持出力される(図2(A)参照)。
【0045】本実施形態において、Nチャネル型MOS
トランジスタ(1)のサイズを縮小(チャネル幅W等の
縮小)した場合、その電流駆動能力が減少し、節点PR
Eのディスチャージ時間が増大するが、図2に示す時刻
t2に比べて、前記従来例の時刻(タイミング)t1
(図5参照)が充分大きい(t2<<t1)場合には、
本実施形態によって、冗長選択信号が出力されるまでの
時間の増大を抑制することができる。
【0046】図3を参照して、差動アンプ(10)は、
ゲート電極が節点PREに接続され、ソースが接地され
た第1のNチャネル型MOSトランジスタ(11)と、
ゲート電極が参照電位VREFに接続され、ソースが接
地された第2のNチャネル型MOSトランジスタ(1
2)と、差動入力トランジスタ対を構成する第1及び第
2のNチャネル型MOSトランジスタ11、12のドレ
イン電極に入力端と出力端が接続されたPチャネル型M
OSトランジスタ14、14′からなるカレントミラー
回路と、このカレントミラー回路と電源端子VCCとの
間に挿入され差動アンプ活性化信号AENをゲート電極
に共通に入力するPチャネル型MOSトランジスタ1
5、15′を備え、カレントミラー回路の出力端である
Pチャネル型MOSトランジスタ14′のドレインとN
チャネル型MOSトランジスタ12のドレインとの接続
点と接地端子GNDの間にはゲート電極に差動アンプ活
性化信号AENを入力とするNチャネル型MOSトラン
ジスタ13を備え、差動入力トランジスタ対の出力電位
(=Nチャネル型MOSトランジスタ12のドレイン電
位)は、第1、第2のインバータ16、17を介して差
動アンプ(10)の出力REDとして取り出される。
【0047】この差動アンプ(10)において、差動ア
ンプ活性化信号AENが“H”レベルの時、Pチャネル
型MOSトランジスタ14、14′は非導通とされ、且
つNチャネル型MOSトランジスタ13が導通してイン
バータ16の入力電位は“L”レベルとなり出力RED
は“L”レベルとされる。
【0048】差動アンプ活性化信号AENが“L”レベ
ルの時、Pチャネル型MOSトランジスタ14、14′
は導通状態とされ電流源として作用し、Nチャネル型M
OSトランジスタ13は非導通状態とされる。
【0049】そして、節点PREの電位が参照電圧VR
EFよりも大の時には、Pチャネル型MOSトランジス
タ14に流れる電流が増大し、第2のNチャネル型MO
Sトランジスタ12のドレイン電位は上昇し、第1、第
2のインバータ16、17を介して出力REDは“H”
レベルとされる。
【0050】一方、節点PREの参照電圧VREFより
も小の時には、Pチャネル型MOSトランジスタ14に
流れる電流が減少し(Pチャネル型MOSトランジスタ
14′に流れる電流は増大)、第2のNチャネル型MO
Sトランジスタ12のドレイン電位は下降し、第1、第
2のインバータ16、17を介して出力REDは“L”
レベルとされる。なお、初段のインバータのサイズを小
さくすれば、差動アンプの構成トランジスタ・サイズを
小さくできるため、その消費電流を抑えることができ
る。
【0051】また、置換アドレス・プログラム回路の後
段の回路ブロック(不図示)で、差動アンプ(10)の
出力である冗長判定結果をラッチするような構成とする
ことにより、アドレスの一致判定後(冗長選択信号RE
D出力後)に差動アンプを停止(不活性化)することが
可能とされ、この場合、差動アンプ(10)の消費電流
は、実用上問題ない程度にまで抑制することができる。
【0052】また、本実施形態においては、節点PRE
は、電位VCC−VTNから接地電位GNDまでの振幅
とされることから、図4に示した従来の置換アドレス・
プログラム回路と比べて充放電電流を削減することがで
きる。
【0053】
【発明の効果】以上説明したように、本発明において
は、アドレス・バスに接続される置換アドレス・プログ
ラム回路のゲート容量の増大が抑制され、置換アドレス
・プログラム回路における充放電電流が削減されること
から、チップの消費電流を削減することができるという
効果を有する。また、本発明によれば、冗長選択信号が
出力されるまでの時間の増大を抑制するという効果を有
する。
【図面の簡単な説明】
【図1】本発明の一実施形態の構成を示す回路図であ
る。
【図2】本発明の一実施形態の動作を説明するためのタ
イミング・チャートである。
【図3】本発明の一実施形態における差動アンプの構成
例を示す図である。
【図4】従来の置換アドレス・プログラム回路の構成の
一実施例を示す回路図である。
【図5】従来の置換アドレス・プログラム回路の動作を
示すタイミング・チャートである。
【符号の説明】
1、3、8、9 Nチャネル・トランジスタ 2 ヒューズ 4、7、14、15 Pチャネル・トランジスタ 5、6、16、17 インバータ 10 差動アンプ NAND1 NANDゲート DELAY1 遅延回路 VCC 電源電位 GND 接地電位 VREF 参照電位 PRE アドレス・プログラム回路の内部節点 REN アドレス・プログラム回路活性化信号 AEN 差動アンプ活性化信号 RED 冗長選択信号

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】不良メモリセルのアドレスに対応して予め
    アドレスがプログラムされるプログラム・アドレス回路
    の一端を共通に接続してなる接続線が、活性化信号の反
    転信号をゲート電極に入力するNチャネル型MOSトラ
    ンジスタを介して高位側電源端子に接続され、 該接続線は、高位側電源電位と低位側電源電位との間の
    所定の参照電位と共に差動増幅器の差動入力端に入力さ
    れ、 前記接続線は、前記活性化信号がインアクティブ時にお
    いて前記Nチャネル型MOSトランジスタを介して所定
    の高電位にプリチャージされ、 前記活性化信号は、アドレス入力に対応した所定のタイ
    ミングでアクティブとされ、 前記差動増幅器の出力から、入力されたアドレスと前記
    プログラムされたアドレスとの一致/不一致の判定結果
    を取り出すようにしてなる回路 を備えことを特徴とす
    る半導体記憶装置。
  2. 【請求項2】前記差動増幅器が、前記接続線の電位が前
    記所定の高電位から低電位側に遷移する際に前記参照電
    位を通過する時間に対応する所定のタイミングにおいて
    活性化されて作動するように制御されることを特徴とす
    る請求項1記載の半導体記憶装置。
  3. 【請求項3】前記複数のNチャネル型MOSトランジス
    タのソースが共通接続され、前記活性化信号をゲート電
    極に入力するNチャネル型MOSトランジスタを介して
    低電位側電源端子に接続されてなることを特徴とする請
    求項2記載の半導体記憶装置。
JP7276470A 1995-09-30 1995-09-30 半導体記憶装置 Expired - Lifetime JP2760326B2 (ja)

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