DE10135814C2 - Halbleiterspeicher mit Precharge-Steuerung - Google Patents

Description

Die Erfindung betrifft einen Halbleiterspeicher mit einem Speicherzellenfeld und einer Vielzahl von Wort- und Bitlei­ tungen sowie Speicherzellen, die an die Wort- und Bitleitun­ gen angeschlossen sind. Die Wortleitungen sind von einem ak­ tiven und einem nicht-aktiven Pegel ansteuerbar. Eine Steue­ rungseinrichtung ist vorgesehen, um die Ausgabe des nicht- aktiven Pegels an die Wortleitungen zu veranlassen.

Halbleiterspeicher mit wahlfreiem Zugriff, insbesondere mit dynamischen Speicherzellen, sogenannte DRAMs (Dynamic Random Access Memories), weisen Wortleitungen und Bitleitungen auf, an deren Kreuzungsorten Speicherzellen angeordnet sind. Eine Speicherzelle dynamischer Art umfaßt einen Speicherkondensa­ tor und einen Auswahltransistor. Der Steueranschluß des Aus­ wahltransistors ist an die Wortleitung angeschlossen. Die ge­ steuerte Strecke des Auswahltransistors ist einerseits an den Speicherkondensator und andererseits an die Bitleitung ange­ schlossen.

Bei einem Zugriff auf eine Speicherzelle, beispielsweise ei­ nem Lesezugriff, wird die Wortleitung durch Anlegen eines ak­ tiven Pegels aktiviert, so daß der Transistor leitend ge­ schaltet wird. Der Speicherkondensator wird dadurch mit der Bitleitung verbunden und gibt seine Ladung auf die Bitleitung aus. Ein Leseverstärker verstärkt anschließend das vom Spei­ cherkondensator an die Bitleitung ausgegebene Signal zu einem vollpegeligen Signal. Das vom Leseverstärker verstärkte Si­ gnal wird anschließend längs des Auslesedatensignalpfads bis zu einem Ausgangsanschluß weitergeleitet, um am Ausgang des Halbleiterspeichers bereitzustehen. Aufgrund von Leckströmen nimmt der Ladungsinhalt des Kondensators ab. Innerhalb vorge­ gebener Zeitabstände ist daher der Ladungsinhalt wieder auf­ zufrischen. Das vom Leseverstärker verstärkte Signal wird hierzu über den geöffneten Auswahltransistor in die Speicher­ zelle zurückgeschrieben. Sowohl beim Auslesen als auch beim Wiederauffrischen werden die Wortleitungen aktiviert und der Verstärkungsvorgang am Leseverstärker ist so weit durchzufüh­ ren, bis ausreichende Sicherheit besteht, daß der ausgelesene Datenwert mit einem ausreichend stabilen Pegel am Lesever­ stärker vorliegt. Anschließend kann die aktivierte Wortlei­ tung wieder deaktiviert werden. Auf die Wortleitung wird da­ bei ein nicht-aktiver Pegel ausgegeben, beispielsweise Be­ zugspotential oder Masse oder gar ein negativer Pegelwert. Demgegenüber weist der aktive Pegel ein positives Potential auf, welches mittels Spannungspumpen sogar noch über der von extern zugeführten Versorgungsspannung liegend erzeugt wird, um den Auswahltransistor vollständig leitend zu schalten. Au­ ßerdem werden die Bitleitungen auf einen Ausgleichspegel vor­ geladen.

Wichtig ist das zeitgerechte Anlegen des nicht-aktiven Pegels an vorher ausgewählte Wortleitungen. Wenn die Wortleitungen zu früh abgeschaltet werden, so daß die auf den Bitleitungen verstärkten Pegel noch nicht ausreichend weit in Sättigung geführt sind, dann wird in die Speicherzellen ein nur unzu­ reichend verstärktes Signal zurückgeschrieben. Die gespei­ cherte Information wird dadurch geschwächt. Bei einer darauf folgenden Aktivierung solcher Speicherzellen kann es vorkom­ men, daß die gespeicherte Information nicht wieder herstell­ bar ist. Wenn andererseits das Abschalten der Wortleitungen zu lange dauert, besteht zwar die Sicherheit, daß die Daten­ signale ausreichend hoch verstärkt wurden. Ein nachfolgender Speicherzugriff kann allerdings erst erfolgen, wenn die Wort­ leitung vollständig inaktiviert ist. Die Arbeitsgeschwindig­ keit wird durch einen lange dauernden Precharge-Vorgang ver­ ringert. Wenn der Precharge-Vorgang zu spät startet, so geht unnötigerweise Prechargezeit verloren. Ein darauf folgender Aktivierungsbefehl im selben Bereich des Speicherzellenfeldes kann unter Umständen zu einer falschen Bewertung der Zellin­ formation führen.

Insbesondere bei taktsynchron betriebenen Halbleiterspei­ chern, so genannten SDRAMs (Synchrones Dynamic Random Access Memories) werden die Verarbeitungsvorgänge im Halbleiterspei­ cher taktsynchron abgewickelt, so daß der Precharge-Vorgang nach einer vorbestimmten Anzahl von Taktzyklen nach einer Ak­ tivierung einer Speicherzelle veranlaßt wird. Die Kopplung einer festen Verzögerungszeit nach einer Aktivierung des Speicherzellenfeldes zur Einleitung des Precharge-Vorgangs hat den Nachteil, daß die individuellen Schaltgeschwindigkei­ ten der Funktionselemente des Halbleiterspeichers selbst so­ wie des Gesamtsystems nicht berücksichtigt werden.

Beispielsweise kann ein Precharge-Vorgang auf asynchrone Wei­ se nach einer Aktivierung des Speicherzellenfeldes eingelei­ tet werden. Hierzu wird eine feste Verzögerungszeit chipin­ tern beispielsweise durch Aufladen einer Kapazität erzeugt. Nachteilig ist, daß aufgrund der bekanntlich nicht unerhebli­ chen herstellungsbedingten Streuung absoluter Parameter inte­ grierter Bauelemente die exakte Einstellung einer solchen Verzögerungszeit schwierig ist. Die Verzögerungszeit ist au­ ßerdem temperaturabhängig. Außerdem ist der durch das Aufla­ den von Kapazitäten bedingte Stromverbrauch nicht unbeacht­ lich.

Synchrone Maßnahmen zählen die Taktimpulse des extern ange­ legten Taktsignals und veranlassen nach Ablauf einer vorbe­ stimmten Anzahl von Taktzyklen nach der Aktivierung des Spei­ cherzellenfeldes den Precharge-Vorgang. Nachteilig ist hier, daß die Betriebsfrequenz des Halbleiterspeichers möglichst exakt eingehalten werden muß. Wenn der Halbleiterspeicher in einem größeren Betriebsfrequenzbereich betrieben werden soll, dann kann es bei hoher Betriebsfrequenz auftreten, daß die gezählten Taktzyklen derart schnell abgelaufen sind, daß der Verstärkungsvorgang des Leseverstärkers noch nicht ausrei­ chend ist, bevor der Precharge-Vorgang eingeleitet wird. Bei niedriger Betriebsfrequenz kann es auftreten, daß unnötig lange abgewartet wird, bis die erforderliche Anzahl von Be­ triebstakten gezählt worden ist. Ein erneuter Speicherzugriff wird hier unnötigerweise noch weiter verzögert. Zu berück­ sichtigen ist ferner, daß taktsynchrone Halbleiterspeicher mit Speichercontrollern zusammenarbeiten können, die insbe­ sondere im Stand-by-Betrieb die Arbeitsfrequenz erheblich verändern. Diese herkömmlichen Konzepte haben daher den Nach­ teil, daß sie entweder nur aufwendig realisierbar sind oder nicht flexibel genug auf wechselnde Betriebsbedingungen ange­ paßt werden können.

In der US-A-5 745 421 ist ein Halbleiterspeicher in Form ei­ nes ROM-Speichers beschrieben, bei dem das Gültigwerden von Daten während eines Auslesevorgangs in Abhängigkeit von einer Lesereferenzbitleitung festgestellt wird. Wenn das Potential der Lesereferenzbitleitung unterhalb eines vorgegebenen Schwellwerts fällt, wird daraus geschlossen, daß gültige Da­ ten vorliegen und der Auslesevorgang begonnen werden kann. Im Zusammenhang mit einer Zeitsteuerung für den Precharge- Vorgang wird eine Precharge-Referenzbitleitung vorgeschlagen, und der Precharge-Vorgang wird als beendet angesehen, wenn die Precharge-Referenzbitleitung einen Schwellwert über­ schreitet. Die jeweiligen Referenzbitleitungen sind jeweils mit Worst-Case-Eigenschaften dimensioniert, so daß Anstiegs- und Abfallzeiten von Signalen den ungünstig denkbaren Fall einnehmen. An die Referenzbitleitungen sind jeweils zusätzli­ che Spalten mit Speicherzellen angeschlossen.

In der nachveröffentlichten DE 101 05 285 A1 ist ein Halblei­ terspeicher mit Precharge-Steuerung beschrieben. Zur Prechar­ ge-Steuerung sind ein Paar von Referenzbitleitungen, ein Re­ ferenzleseverstärker, eine Bewertungseinrichtung sowie eine Referenzspeicherzelle vorgesehen, die an eine der Referenz­ bitleitungen angeschlossen ist.

Die Aufgabe der Erfindung ist darin zu sehen, einen Halblei­ terspeicher anzugeben, dessen Precharge-Vorgang nach einem Zugriff auf das Speicherzellenfeld unabhängig von den gerade vorliegenden Betriebsbedingungen in einem möglichst optimalen Zeitpunkt eingeleitet wird.

Gemäß der Erfindung wird diese Aufgabe durch einen Halblei­ terspeicher gelöst, der umfaßt: ein Speicherzellenfeld mit einer Vielzahl von Wortleitungen und einer Vielzahl von Bit­ leitungen und mit einer Vielzahl von Speicherzellen, die an eine der Wortleitungen und eine der Bitleitungen angeschlos­ sen sind, wobei die Wortleitungen einen aktiven Pegel aufwei­ sen, bei dem ein Zugriff auf Speicherzellen möglich ist, und einen nicht-aktiven Pegel, bei dem ein Zugriff auf Speicher­ zellen nicht möglich ist; Leseverstärker, an die jeweils zwei der Bitleitungen des Speicherzellenfeldes angeschlossen sind; eine Steuerungseinrichtung, um den Wortleitungen des Spei­ cherzellenfeldes den nicht-aktiven Pegel zuzuweisen; eine er­ ste Referenzbitleitung, die schaltbar mit einem Anschluß für ein erstes Referenzpotential verbunden ist und eine zweite Referenzbitleitung, die schaltbar mit einem Spannungsgenera­ tor verbunden ist, der ein gegenüber dem ersten Referenzpo­ tential geringfügig versetztes zweites Referenzpotential er­ zeugt; einen Referenzleseverstärker, an den die erste und die zweite Referenzbitleitung angeschlossen sind, wobei die Refe­ renzbitleitungen mit dem Anschluß für das erste Referenzpo­ tential bzw. mit dem Spannungsgenerator nach einem Zugriff auf mindestens eine Speicherzelle des Speicherzellenfeldes verbunden werden, um ein anfängliches Potential für einen nachfolgenden Verstärkungsvorgang durch den Referenzlesever­ stärker zu bilden; eine Vergleichseinrichtung, die eingangs­ seitig an die zweite Referenzbitleitung angeschlossen ist und die ausgangsseitig ein Steuersignal erzeugt, in Abhängigkeit dessen die Steuerungseinrichtung veranlaßt wird, den nicht- aktiven Pegel nach dem genannten Zugriff auf die mindestens eine der Speicherzellen des Speicherzellenfeldes an die Wort­ leitungen anzulegen.

Der Halbleiterspeicher gemäß der Erfindung steuert die Warte­ zeit bis zum Einleiten des nächsten Precharge-Vorgangs unab­ hängig vom Betriebstakt des Halbleiterspeichers oder unabhän­ gig von einer fest vorgegebenen Verzögerungszeit. Vielmehr wird der nächste Precharge-Vorgang dadurch veranlaßt, daß der Verstärkungsvorgang am Paar der Referenzbitleitungen über­ wacht wird. Wenn festgestellt wird, daß ausreichend Verstär­ kung vorliegt, wird der nächste Precharge-Vorgang eingelei­ tet. Dieser Zeitpunkt ist so gewählt, daß einerseits die In­ formation ausreichend verstärkt in die Speicherzelle zurück­ geschrieben wird, daß sie bei der nächsten Aktivierung feh­ lerfrei auslesbar ist, und andererseits trotzdem möglichst frühzeitig eingeleitet wird, um keine unnötige Wartezeit zu verlieren. Der von extern zugeführte Betriebstakt des Halb­ leiterspeichers spielt bei der Festlegung des Precharge- Zeitpunkts keine Rolle mehr. Zwar ist zusätzlicher Schal­ tungsaufwand erforderlich. Der zusätzliche Flächenverbrauch im Halbleiterchip wird durch den Gewinn an Betriebssicherheit aber ausgeglichen.

Bedeutsam ist, daß die Referenzbitleitungen und die daran vorliegenden Verhältnisse möglichst exakt den Verhältnissen an einem normalen, betriebsbereitem Bitleitungspaar entspre­ chen. Idealerweise werden die ungünstigsten Verhältnisse, die an einem normalen Bitleitungspaar vorliegen, am Referenzbit­ leitungspaar nachgebildet. Hierzu ist das Referenzbitlei­ tungspaar zweckmäßigerweise am Rand eines Speicherzellenfel­ des angeordnet. Die Bitleitungen werden über Schaltelemente, die Schalttransistoren sein können, mit Referenzpotentialen verbunden. Die Referenzpotentiale sind leicht unterschiedlich voneinander, um verglichen mit einem in einer Speicherzelle gespeicherten Informationswert eine leichte Unsymmetrie am Referenzbitleitungspaar zu erzeugen. Diese Unsymmetrie wird anschließend verstärkt und bewertet, um das Auslösen des Pre­ charge-Vorgangs davon abhängig zu steuern. Eines der Refe­ renzpotentiale liegt zweckmäßigerweise in der Mitte der ein­ geschwungenen Signalpegel der Bitleitungen für die komplemen­ tären zu speichernden Informationssignale, also in der Mitte von einem Bitleitungs-High-Pegel und einem Bitleitungs-Low- Pegel. Das andere der Referenzpotentiale liegt vorzugsweise um einen Spannungsversatz ΔU darüber. Idealerweise entspricht der Spannungsversatz ΔU einem aus einer Speicherzelle ausles­ baren gespeicherten Datenwert. Während des Precharge-Vorgangs werden diese Referenzpegel an die Bitleitungen über die Schalttransistoren angelegt. Während des Auslesevorganges werden die Referenzpegel von den Bitleitungen getrennt, so daß der Verstärkungsvorgang eingeleitet werden kann.

Vorzugsweise ist nur eine der Referenzbitleitungen mit einem Eingang einer Vergleichseinrichtung verbunden. Die Vergleich­ seinrichtung kann als Differenzverstärker ausgeführt sein. Diejenige Bitleitung, welche mit dem höheren Referenzpotenti­ al beaufschlagt wird, ist an den Eingang der Vergleichsein­ richtung angeschlossen. Der andere Eingang der Vergleichsein­ richtung wird vom hohen Bitleitungspegel angesteuert. Vom Ausgang der Vergleichseinrichtung wird ein Schaltsignal abge­ leitet, das an die übergeordnete Steuerungseinheit des Halb­ leiterspeichers übertragen wird. Diese leitet daraufhin den Precharge-Vorgang ein und erzeugt die erforderlichen Steuer­ signale für das Speicherzellenfeld. Die Steuerungseinrichtung ist herkömmlicherweise als Zustandsrechenwerk oder State- Machine ausgeführt. In vorteilhafter Ausgestaltung der Erfin­ dung ist der Vergleichseinrichtung ein Komparator nachge­ schaltet. Ein anderer Eingang des Komparators wird von einem weiteren Referenzpotential gesteuert. Der Komparator schaltet dann, wenn der Pegel auf der in die Vergleichseinrichtung eingespeiste Referenzbitleitung so weit angestiegen ist, daß die Differenz dieses Pegels zum hohen Bitleitungspegel einen vorgegebenen Wert unterschreitet. Dieser vorgegebene Wert wird durch das Verhältnis des weiteren Referenzpotentials zum Verstärkungsfaktor des Differenzverstärkers gebildet. Am Aus­ gang des Komparators liegt das die State-Machine steuernde Schaltsignal an.

Das Vorsehen von Referenzpotentialen, welche schaltweise an die Referenzbitleitungen anzulegen sind, hat den Vorteil, daß der Spannungsversatz ΔU während eines Tests des Halbleiter­ speichers exakt eingestellt werden kann. Hierzu steht ein Spannungsgenerator zur Verfügung, der mit Schmelzsicherungen, sogenannten Fuses oder Antifuses, versehen ist. Der Span­ nungsgenerator weist beispielsweise ein Widerstandsnetzwerk auf, bei dem Widerstände mittels der Fuses/Antifuses zu- oder abschaltbar sind. Testverfahren für Halbleiterspeicher sehen vor, daß zugeführte Versorgungsspannungen variiert werden und daraufhin die Halbleiterspeicher unter unterschiedlichen Be­ triebsspannungen auf Funktionalität getestet werden. Bei der Erfindung kann unter Einbeziehung dieser Spannungstests der optimale Zeitpunkt für die Einleitung des Precharge-Vorganges ermittelt werden. Daraus wird der optimale Wert für den Span­ nungsversatz ΔU ermittelt und über die Fuses/Antifuses einge­ stellt.

Die Referenzpotentiale werden über jeweilige Transistorschal­ ter an die Referenzbitleitungen eingekoppelt. Die Schaltungen sind während der Precharge-Phase leitend geschaltet. Wenn n- Kanal-MOS-Transistoren als Schalttransistoren verwendet wer­ den, werden diese Transistoren von den den Precharge-Vorgang einleitenden Steuersignalen aktiviert.

Um eine möglichst ideale Nachbildung der Verhältnisse an den normalen Bitleitungen im Referenzbitleitungspaar zu gewähr­ leisten, sind eine Anzahl von Weiterbildungen denkbar. Dem Ausgang der Vergleichseinrichtung oder des Differenzverstär­ kers wird zusätzlich eine Verzögerungsstrecke, die eine ana­ log, asynchron erzeugte Verzögerungszeit bewirkt, nachge­ schaltet. Die Verzögerungszeit ist ein Maß für die sogenannte Write-Back-Zeit. Diese Zeitdauer ist erforderlich, um die von den Leseverstärkern der normalen Bitleitungen verstärkten Si­ gnale in die Speicherzellen zurückzuschreiben. Dadurch, daß der Differenzverstärker nur an eine der Referenzbitleitungen angeschlossen ist, kann eine unsymmetrische kapazitive Bela­ stung der Referenzbitleitungen vorliegen. Die zusätzliche durch den Eingang des Differenzverstärkers bedingte kapaziti­ ve Last kann durch eine zusätzliche Kapazität, die an der an­ deren, nicht mit dem Differenzverstärker verbundenen Refe­ renzbitleitung angeschlossen ist, ausgeglichen werden. Schließlich unterscheidet sich das Referenzbitleitungspaar von den normalen Bitleitungspaaren durch die Eingangskapazi­ tät des Differenzverstärkers und gegebenenfalls durch die zu­ sätzliche oben genannte Ausgleichskapazität. Um unter diesem Gesichtspunkt die Verhältnisse an dem Referenzbitleitungspaar gleich den Verhältnissen am normalen Bitleitungspaar zu ma­ chen, wird die Referenzbitleitung verglichen mit den normalen Bitleitungen entsprechend kürzer dimensioniert, um in Summe jeweils gleiche kapazitive Lasten am Leseverstärker anzule­ gen.

Es genügt prinzipiell, ein Referenzbitleitungspaar pro Spei­ cherbank vorzusehen. Andere Architekturen von Halbleiterspei­ chern sehen noch kleinere Organisationseinheiten, sogenannte Speichersegmente innerhalb einer Speicherbank vor. Hier ist ein Referenzbitleitungspaar pro Speichersegment anzuordnen. Eine Speicherbank ist dabei ein an sich vollständig funkti­ onsfähiger Speicherabschnitt, dessen Adressierung unabhängig von einer anderen Speicherbank erfolgt.

Nachfolgend wird die Erfindung anhand der in der Zeichnung dargestellten Figuren näher erläutert. In verschiedenen Figu­ ren einander entsprechende Elemente sind mit gleichen Bezugs­ zeichen versehen. Es zeigen:

Fig. 1 einen Ausschnitt aus einem Halbleiterspeicher mit im Hinblick auf die Erfindung relevanten Funktionsele­ menten;

Fig. 2 einen Ausschnitt aus einem Speicherzellenfeld; und

Fig. 3 einen Spannungsgenerator zur Erzeugung eines der in der Schaltung der Fig. 1 vorkommenden Referenzpo­ tentiale.

In Fig. 1 ist ein Ausschnitt aus einem Speicherzellenfeld eines dynamischen Halbleiterspeichers mit wahlfreiem Zugriff (DRAM) dargestellt. Das Speicherzellenfeld zeigt eine Viel­ zahl von normalen Bitleitungspaaren, beispielsweise die mit 10 und 11 bezeichneten Bitleitungen des zuunterst dargestell­ ten normalen Bitleitungspaars, und eine Vielzahl von Wortlei­ tungen 14, 15. An der Bitleitung 10 sind Speicherzellen ange­ schlossen, die die zu speichernde Information nicht- invertiert speichern. An der Bitleitung 11 sind Speicherzel­ len angeschlossen, die die zu speichernde Information inver­ tiert speichern.

In Fig. 2 ist ein Ausschnitt aus den Bitleitungen 10, 11 mit jeweiligen Speicherzellen 101, 104 dargestellt. Eine Spei­ cherzelle umfaßt einen Auswahltransistor 102, über dessen Drain-Source-Strecke ein Speicherkondensator 103 mit der Bit­ leitung 10 verbunden ist. Der Gateanschluß des Auswahltransi­ stors 102 ist mit der Wortleitung 14 verbunden. Wenn die Wortleitung 14 aktiviert wird, wird der Transistor 102 durch­ geschaltet und die im Kondensator 103 gespeicherte Ladungs­ menge wird auf die Bitleitung 10 ausgegeben. Sämtliche andere Speicherzellen sind identisch aufgebaut. Die Speicherzelle 104 ist an eine andere Wortleitung 15 angeschlossen. Die Wortleitungen sind in Abhängigkeit von einer Adresse von ei­ nem Wortleitungsdecoder aktivierbar. Die Bitleitungen 10, 11 sind an einen Leseverstärker 12 angeschlossen.

Aufgrund von Leckströmen verflüchtigt sich der im Kondensator 103 gespeicherte Ladungsinhalt. Daher ist in bestimmten Zeit­ abständen, z. B. je 64 ms (Millisekunden), für Wiederauffri­ schung der Speicherzelle zu sorgen. Beim Wiederauffrischen und auch beim Auslesen einer Speicherzelle laufen ähnliche Vorgänge ab. Anfangs ist das Potential der Bitleitungen 10, 11 ausgeglichen und liegt auf dem mittleren Pegel VBLEQ zwi­ schen den einer logischen "1" und einer logischen "0" reprä­ sentierenden eingeschwungenen, gesättigten Signalpegeln der Bitleitungen VBLH bzw. VBLL. Dann wird der Auswahltransistor einer zuzugreifenden Speicherzelle durch Anlegen eines akti­ ven Pegels an die Wortleitung aktiviert, und der im Speicher­ kondensator gespeicherte Ladungsinhalt lenkt die bis dahin vorliegenden symmetrischen Pegel der Bitleitungen leicht aus. Diese geringe Unsymmetrie wird vom Leseverstärker verstärkt. Aufgrund der kapazitiven Lasten und endlichen Verstärkung des Leseverstärkers dauert es eine gewisse Zeit, bis die Pegel der komplementären Bitleitungen 10, 11 ausreichend verstärkt sind. Darüber hinaus dauert es eine gewisse Zeitspanne, bis die vom Leseverstärker 12 verstärkten Pegel in die Speicher­ zelle 103 zurückgeschrieben sind (Write-Back-Zeit). Schließ­ lich ist die Speicherzelle 101 wieder aufgefrischt bzw. der am Leseverstärker 12 anliegende Signalpegel kann zum Auslesen weitergeleitet werden. Anschließend wird die Wortleitung 14 wieder deaktiviert und auf Massepotential oder ein leicht ne­ gatives Potential gezogen. Die Bitleitungen werden wieder auf das Ausgleichspotential VBLEQ gebracht. Hierzu dient eine vom Precharge-Steuersignal PRCH gesteuerte Vorladeschaltung 16. Das Deaktivieren der Wortleitung und das Ausgleichen komple­ mentärer Bitleitungen wird als Precharge-Vorgang bezeichnet. Einerseits darf der Precharge-Vorgang nicht zu früh eingelei­ tet werden, da in diesem Fall die Pegel nicht ausreichend verstärkt sind und die Speicherzelle nicht vollständig wieder aufgefrischt wird. Bei nachfolgenden Auslesevorgängen kann der falsche Datenwert ausgelesen werden. Andererseits sollte der Precharge-Vorgang nicht zu spät eingeleitet werden, da dann Arbeitsgeschwindigkeit verloren geht.

Zur Bestimmung des möglichst optimalen Zeitpunkts für das Einleiten des Precharge-Vorgangs sind komplementäre Referenz­ bitleitungen 20, 21 vorgesehen. Diese sind an einen Referenz­ leseverstärker 22 angeschlossen. An die Referenzbitleitungen 20, 21 sind je ein Schalttransistor 25, 26 angeschlossen, über die an die erste Referenzbitleitung 20 das Ausgleichspo­ tential VBLEQ anlegbar ist und an die zweite Referenzbeglei­ tung 21 ein gegenüber dem Ausgleichspotential VBLEQ leicht versetztes Potential VBLEQ + ΔU. Zur Zuführung dieser Poten­ tiale sind jeweilige Anschlüsse 23, 24 vorgesehen. Ein Span­ nungsgenerator zur Erzeugung des Potentials VBLEQ + ΔU ist in Fig. 3 dargestellt. Die Transistoren 25, 26 werden von dem den Precharge-Vorgang einleitenden Steuersignal PRCH gesteu­ ert. Der gesättigte High-Pegel der Bitleitungen wird mit VBLH bezeichnet. Der gesättigte Low-Pegel der Bitleitungen wird mit VBLL bezeichnet. Das Ausgleichspotential VBLEQ liegt in der Mitte zwischen VBLH und VBLL. Das Potential VBLEQ + ΔU liegt leicht oberhalb dieser Mitte zum High-Potential VBLH hin orientiert. Der Spannungsversatz ΔU entspricht in etwa dem von einer Speicherzelle beim Auslesen auf die Bitleitung ausgegebenen Spannungspegel für eine logische "1".

Am Ende des Precharge-Vorgangs werden die Transistoren 25, 26 abgeschaltet und der Referenzleseverstärker 22 wird akti­ viert. Er verstärkt die durch den Spannungsversatz ΔU auf die Bitleitungen 20, 21 anfangs eingeführte Unsymmetrie. Die Bit­ leitung 21 wird daher in Richtung des Potentials VBLH ver­ stärkt, die Bitleitung 20 in Richtung des Potentials VBLL. An die Bitleitung 21 ist ein als Vergleichseinrichtung dienender Differenzverstärker 27 angeschlossen. Der Minus-Eingang des Differenzverstärkers 27 ist mit der Bitleitung 21 verbunden. Der Plus-Eingang des Differenzverstärkers 27 wird vom Poten­ tial VBLH angesteuert. Der Differenzverstärker wird von der üblichen Versorgungsspannung VINT, GND betrieben. Der Diffe­ renzverstärker 27 verstärkt das von der Referenzbitleitung 21 zugeführte Signal um einen Verstärkungsfaktor, beispielsweise von 10. Das Ausgangssignal des Differenzverstärkers 27 wird gegebenenfalls in einem nachgeschalteten Komparator 28 noch­ mals verstärkt oder zur Berücksichtigung der Write-Back-Zeit entsprechend verzögert. Der Komparator vergleicht das Aus­ gangssignal des Differenzverstärkers 27 mit einem Referenzpo­ tential VREF. Am Anschluß 29, ausgangsseitig am Komparator 28 liegt das Steuersignal VRDY vor, welches in die übergeordnete Steuerungseinrichtung 13 rückgekoppelt wird und dort die Er­ zeugung des Steuersignals PRCH für den Precharge-Vorgang ver­ anlaßt. Der Komparator 28 schaltet dann, wenn der Pegel der Referenzbitleitung 21 soweit angestiegen ist, daß die Diffe­ renz dieses Pegels zum Potential VBLH den Quotienten VREF/Verstärkungsfaktor des Differenzverstärkers unterschrei­ tet. Die Steuerungseinrichtung 13 ist eine State-Machine, welche in Abhängigkeit von zugeführten Steuerbefehlen CMD und in Abhängigkeit vom momentanen Betriebszustand ausgangsseitig eine Vielzahl von Steuersignalen erzeugt, um den Betrieb des Halbleiterspeichers zu steuern.

Wie in Fig. 1 dargestellt, sind die Referenzbitleitungen 20, 21 kürzer ausgeführt, als die normalen Bitleitungen 10, 11 des Speicherzellenfeldes. Dadurch wird die durch den Eingang des Differenzverstärkers 27 an der Bitleitung 21 zusätzlich vorgesehene kapazitive Last ausgeglichen, so daß der Refe­ renzleseverstärker 22 in etwa die gleiche kapazitive Bela­ stung hat wie ein normaler Leseverstärker 12. Um die kapazi­ tive Belastung der komplementären Referenzbitleitung 20, 21 untereinander auszugleichen, ist ein Kondensator 30 an die Referenzbitleitung 20 angeschlossen, der in etwa die Ein­ gangskapazität des Differenzverstärkers 27 an der anderen Re­ ferenzbitleitung 21 ausgleicht.

Das Paar Referenzbitleitungen 20, 21 und die zugehörigen Schaltungen sind mindestens ein Mal pro Speicherbank vorzuse­ hen. Eine Speicherbank ist eine an sich unabhängig von ande­ ren Speicherbänken selbständig funktionsfähige Einheit eines Halbleiterspeichers. Beispielsweise werden die Wortleitungen 14, 15 von einem Decoder aktiviert, der nur dieser Speicher­ bank zugeordnet ist. Wortleitungen anderer Speicherbänke wer­ den unabhängig von den Wortleitungen dieser Speicherbank aus­ gewählt. Es ist aber ebenfalls möglich, die Referenzbitlei­ tungen und zugeordneten Schaltungen auch innerhalb einer Speicherbank wiederholt anzuordnen und beispielsweise jedem Speichersegment zuzuordnen. Vorzugsweise liegen die Referenz­ bitleitungen am Rand einer Speicherbank bzw. eines Speicher­ segments, da dort das Zeitverhalten besonders kritisch ist.

In Fig. 3 ist ein Spannungsgenerator dargestellt, um die am Anschluß 24 anliegende Spannung VBLEQ + ΔU zu erzeugen. Der Spannungsgenerator umfaßt wie herkömmlich einen Regelverstär­ ker 247, auf den einerseits die zu erzeugende Spannung VBLEQ + ΔU rückgekoppelt wird und dem andererseits ein von einem Spannungsteiler 241 bereitgestelltes Signal zugeführt wird. Ausgangsseitig steuert der Regelverstärker 247 einen Transi­ stor 248, der aus der internen Versorgungsspannung VINT das gewünschte Potential VLEQ + ΔU ableitet. Der Widerstandstei­ ler weist einen dem Bezugspotential GND zugewandten Wider­ stand 242 auf, dem über programmierbare Elemente 245, 246 weitere Widerstände 243, 244 parallel geschaltet sind. Die programmierbaren Elemente 245, 246 sind Schmelzsicherungen, die - wie im Ausführungsbeispiel dargestellt - im nicht pro­ grammierten Zustand leitend sind und im programmierten Zu­ stand aufgetrennt werden und dann einen Leerlauf darstellen (Fuse). Es sind alternativ auch Antifuses verwendbar, die im nicht programmierten Zustand nicht leitend sind und im pro­ grammierten Zustand leitend sind.

Während des Tests des Halbleiterspeichers werden herkömmli­ cherweise interne Verhältnisse, beispielsweise Versorgungs­ spannungen, variiert, um einen Vorhalt in Richtung von den im Normalbetrieb zu erwartenden ungünstigsten Betriebsbedingun­ gen zu schaffen. Dann wird der Halbleiterspeicher auf korrek­ te Funktionalität getestet. Im Zusammenhang mit der Erfindung wird dabei die optimale Größe des Spannungsversatzes ΔU er­ mittelt. Dem entsprechend werden eine oder mehrere der Fuses 245, 246 programmiert. Die Einstellung von ΔU erfolgt einer­ seits so, daß der Precharge-Vorgang erst dann eingeleitet wird, wenn die Leseverstärker die gesättigten Bitleitungspe­ gel VBLH, VBLL erreicht haben. Unter Berücksichtigung dieser Bedingung soll andererseits der Precharge-Vorgang möglichst frühzeitig eingeleitet werden.

Zweckmäßigerweise liegt der Spannungsversatz ΔU auf Seite des Bitleitungs-High-Pegels VBLH. Der Differenzverstärker 27 prüft daher eine ausreichend stark entwickelte logische "1" auf der Referenzbitleitung 21 durch Vergleich mit dem Bitlei­ tungs-High-Pegel VBLH. Da sich die logische "1" der Bitlei­ tungen verglichen mit der logischen "0" langsamer entwickelt, wird hier die Bewertung zur Auslösung des Precharge-Vorgangs vom Worst-Case abhängig gemacht. Außerdem ist zu berücksich­ tigen, daß der Differenzverstärker 27 von der internen Ver­ sorgungsspannung VINT und Massepotential GND versorgt wird. Das Vergleichspotential VBLH liegt niedriger als VINT. Aus schaltungstechnischer Sicht ist ein solcher Vergleich relativ exakt durchführbar. Die Alternative, daß der Spannungsversatz ΔU auf Seite des Bitleitungs-Low-Potentials VBLL liegt, ist zwar prinzipiell denkbar. Ein vergleichbarer Differenzver­ stärker wäre allerdings aufwendiger zu realisieren oder würde eine unsicherere Schaltentscheidung liefern.

Bezugszeichenliste

10

,

11

Bitleitungen

12

Leseverstärker

13

Steuerungseinrichtung

14

,

15

Wortleitung

16

Vorladeschaltung

20

,

21

Referenzbitleitungen

22

Referenzleseverstärker

23

,

24

Referenzpotentialanschlüsse

25

,

26

Schalttransistoren

27

Differenzverstärker

28

Komparator

29

Anschluß

30

Kapazität

101

,

104

Speicherzellen

102

Auswahltransistor

103

Speicherkondensator

241

Spannungsteiler

242

,

243

,

244

Widerstände

245

,

246

Schmelzsicherungen

247

Regelverstärker

248

Transistor
VINT Interne Versorgungsspannung
GND Massepotential
VREF Referenzpotential
VBLH Bitleitungs-High-Potential
VRDY Steuersignal
CMD Befehle
PRCH Precharge-Steuersignal
VBLEQ, VBLEQ + ΔU Referenzpotentiale

Claims (6)

1. Halbleiterspeicher umfassend:
ein Speicherzellenfeld mit einer Vielzahl von Wortleitungen (14, 15) und einer Vielzahl von Bitleitungen (10, 11) und mit einer Vielzahl von Speicherzellen (101, 104), die an eine der Wortleitungen (14, 15) und eine der Bitleitungen (10) angeschlossen sind, wobei die Wortleitungen (14, 15) einen aktiven Pegel aufweisen, bei dem ein Zugriff auf Speicherzellen (101, 104) möglich ist, und einen nicht- aktiven Pegel, bei dem ein Zugriff auf Speicherzellen (101, 104) nicht möglich ist;
Leseverstärker (12), an die jeweils zwei der Bitleitungen (10, 11) des Speicherzellenfeldes angeschlossen sind;
eine Steuerungseinrichtung (13), um den Wortleitungen (14, 15) des Speicherzellenfeldes den nicht-aktiven Pegel zuzu­ weisen;
eine erste Referenzbitleitung (20), die schaltbar mit einem Anschluß (23) für ein erstes Referenzpotential (VBLEQ) ver­ bunden ist und eine zweite Referenzbitleitung (21), die schaltbar mit einem Spannungsgenerator (241, . . ., 248) ver­ bunden ist, der ein gegenüber dem ersten Referenzpotential (VBLEQ) geringfügig versetztes zweites Referenzpotential (VBLEQ + ΔU) erzeugt;
einen Referenzleseverstärker (22), an den die erste und die zweite Referenzbitleitung (20, 21) angeschlossen sind, wo­ bei die Referenzbitleitungen (20, 21) mit dem Anschluß (23) für das erste Referenzpotential (VBLEQ) bzw. mit dem Span­ nungsgenerator (241, . . ., 248) nach einem Zugriff auf min­ destens eine Speicherzelle des Speicherzellenfeldes verbun­ den werden, um ein anfängliches Potential für einen nach­ folgenden Verstärkungsvorgang durch den Referenzlesever­ stärker (22) zu bilden;
eine Vergleichseinrichtung (27), die eingangsseitig an die zweite Referenzbitleitung (21) angeschlossen ist und die ausgangsseitig ein Steuersignal (VRDY) erzeugt, in Abhän­ gigkeit dessen die Steuerungseinrichtung (13) veranlaßt wird, den nicht-aktiven Pegel nach dem genannten Zugriff auf die mindestens eine der Speicherzellen des Speicherzel­ lenfeldes an die Wortleitungen (14, 15) anzulegen.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Leseverstärker (12, 22) ausgebildet sind, komplementäre Bitleitungspegel zu erzeugen, daß ein erstes der Referenzpo­ tentiale (VBLEQ) in der Mitte der komplementären Bitlei­ tungspegel liegt und daß das zweite der Referenzpotentiale (VBLEQ + AU) einen geringeren Abstand zum höheren der komple­ mentären Bitleitungspegel (VBLH) aufweist als das erste Refe­ renzpotential (VBLEQ).

3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß ein Anschluß (24) für das zweite Referenzpotential (VBLEQ + ΔU) an die zweite Referenzbitleitung (21) anschließbar ist, daß die Vergleichseinrichtung (27) eingangsseitig einen An­ schluß (-) aufweist, der mit der zweiten Referenzbitleitung (21) verbunden ist, und eingangsseitig einen weiteren An­ schluß (+) aufweist, der mit einem Anschluß für ein Ver­ gleichspotential verbunden ist, das gleich dem höheren Bit­ leitungspegel (VBLH) ist.

4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß der Spannungsgenerator (241, . . ., 248) das zweite Referenzpo­ tential (VBLEQ + ΔU) in Abhängigkeit von programmierbaren Schmelzverbindungen (240, 246) erzeugt.

5. Halbleiterspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß Anschlüsse (23, 24) für die Referenzpotentiale (VBLEQ, VBLEQ + ΔU) über je einen Schalter (25, 26) an die Referenzbitlei­ tungen (20, 21) gekoppelt sind, daß die Steuerungseinrichtung (13) ausgebildet ist, ein Signal (PRCH) zu erzeugen, um den nicht-aktiven Pegel an die Wortleitungen (14) anzulegen, und daß die Schalter (25, 26) in Abhängigkeit von diesem Signal (PRCH) steuerbar sind.

6. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Speicherzellen (101, 104) einen Auswahltransistor (102) und einen Speicherkondensator (103) umfassen, daß der Drain- Source-Pfad des Auswahltransistors (102) einerseits an eine der Bitleitungen (10) und andererseits an den Speicherkonden­ sator (103) angeschlossen ist, und daß der Gate-Anschluß des Auswahltransistors (102) an eine der Wortleitungen (14) ange­ schlossen ist.