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Die Erfindung betrifft einen integrierten Halbleiterspeicher, bei dem ein Leseverstärker zur Verstärkung eines Datensignals an ein Bitleitungspaar angeschlossen ist.
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Bei integrierten Halbleiterspeichern, beispielsweise DRRM(Dynamic Random Access Memory)-Halbleiterspeichern, werden Informationen als binäre Werte ”0” oder ”1” in Speicherzellen gespeichert. 4 zeigt einen integrierten Halbleiterspeicher 100 mit einem Speicherzellenfeld 10, in dem Bitleitungen BL und /BL paarweise angeordnet sind. Der Einfachheit halber ist im Speicherzellenfeld der 4 nur eine Speicherzelle, die als DRAM-Speicherzelle SZ ausgebildet ist, dargestellt. Die Speicherzelle SZ umfasst einen Speicherkondensator SC, der über einen Auswahltransistor AT mit der Bitleitung BL verbindbar ist. Ein Steueranschluss des Auswahltransistors ist mit einer Wortleitung WL verbunden. Zur Steuerung des Auswahltransistors werden an einen Steueranschluss S10a der Wortleitung WL die Steuerspannungen VWL und VWH angelegt. Bei Ansteuerung des Steueranschlusses S10a mit der Steuerspannung VWL wird der Auswahltransistor AT gesperrt, wohingegen er bei Ansteuerung mit der Steuerspannung VWH leitend gesteuert wird.
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Innerhalb des Speicherzellenfeldes ist ferner ein Leseverstärker SA mit einem Ausgangsanschluss A1 und einem Ausgangsanschluss A2 dargestellt. Für einen Lese- und Schreibzugriff auf die Speicherzelle SZ wird der Ausgangsanschluss A1 über einen Schalttransistor 12 mit der Bitleitung BL und der Ausgangsanschluss A2 über einen Schalttransistor 13 mit der Bitleitung /BL verbunden. Beim Einschreiben eines Datums in die Speicherzelle wird an einen externen Datenanschluss DQ das einzuschreibende Datum angelegt und dem Leseverstärker SA zur Verstärkung zugeführt. Beim Auslesen eines Datums aus der Speicherzelle verstärkt der Leseverstärker das ausgelesene Datum und leitet es an den Datenanschluss DQ weiter.
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Der Leseverstärker erzeugt an seinem Ausgangsanschluss A1 die Spannung VBL, wenn der binäre Speicherzustand ”0” eingeschrieben oder ausgelesen wird, und an seinem Ausgangsanschluss A2 die Spannung VBH, wenn der binäre Speicherzustand ”1” eingeschrieben oder ausgelesen wird. Der Pegel der Spannung VBH liegt dabei oberhalb des Pegels der Spannung VBL. Üblicherweise entspricht die Spannung VBL einem Massepotential GND, mit dem der Steueranschluss S1 verbunden ist. Die Spannung VBH wird dem Leseverstärker SA über einen Steueranschluss S2 zugeführt.
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Bei einem Vorladevorgang werden die beiden Bitleitungen auf eine gemeinsame Ausgleichsspannung VBLEQ aufgeladen. Dazu werden die beiden Schalttransistoren 12 und 13 durch einen entsprechenden Pegel einer Steuerspannung IS, die an einen Steueranschluss S10c angelegt wird, gesperrt. Ein Schalttransistor 11 wird durch einen entsprechenden Signalpegel einer Steuerspannung EQ, die an einen Steueranschluss S10b angelegt wird, leitend gesteuert. Die Bitleitungen BL und /BL sind somit über den Schalttransistor 11 niederohmig verbunden, sodass sich auf ihnen nach einer gewissen Zeit aufgrund eines Ladungsausgleichs zwischen der Bitleitung BL und der Bitleitung /BL die Ausgleichsspannung VBLEQ einstellt. Die Ausgleichsspannung entspricht im Idealfall der Hälfte der Spannung VBH, wenn VBL dem Massepotenzial GND entspricht.
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Der integrierte Halbleiterspeicher weist einen Versorgungsanschluss VA zum Anlegen einer Versorgungsspannung VDD auf. Die Versorgungsspannung VDD wird eingangsseitig einer Spannungsstabilisierungsschaltung 30 zugeführt, die ausgangsseitig eine stabilisierte interne Spannung Vint erzeugt. Die stabilisierte interne Spannung Vint wird einem Eingangsanschluss E40 eines Spannungsgenerators 40 zugeführt. Dieser erzeugt ausgangsseitig aus der stabilisierten internen Spannung Vint die Steuerspannungen VBH, IS, EQ, VWL und VWH.
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Der integrierte Halbleiterspeicher weist darüber hinaus eine Steuerschaltung 20 mit einem Steueranschluss S20 auf. Durch Anlegen von Steuersignalen an den Steueranschluss S20 lassen sich über die Steuerschaltung 20 Lese-, Schreib- und Vorladevorgänge auf das Speicherzellenfeld 10 steuern. In Abhängigkeit davon, ob ein Lese-, Schreib- oder Vorladevorgang erfolgt, speist die Steuerschaltung 20 die von dem Spannungsgenerator 40 erzeugten Pegel der Steuerspannungen VBH, IS, EQ, VWL und VWH auf die Steueranschlüsse S10a, S10b, S10c, S1 und S2 des Speicherzellenfeldes 10 ein.
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5 zeigt Potenzialzustände an den Ausgangsanschlüssen A1 und A2 des Leseverstärkers SA sowie auf den angeschlossenen Bitleitungen BL und /BL. Vor dem Zeitpunkt t1 sind die beiden Bitleitungen über den Schalttransistor 11 leitend verbunden und auf die Ausgleichsspannung VBLEQ aufgeladen. In diesem Zustand liegt auf der Wortleitung das Potenzial VWL an, das den Auswahltransistor AT sperrt. Am Steueranschluss S10c liegt ein Pegel des Steuersignals IS an, der die Schalttransistoren 12 und 13 sicher sperrt, sodass der Leseverstärker SA von dem Bitleitungspaar isoliert ist.
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Zum Zeitpunkt t1 wird die Steuerschaltung 20 von einem Aktivierungssignal ACT angesteuert. Wenn vorausgesetzt wird, dass an einem Adressanschluss A90 eine Adresse AS anliegt, die der Speicherzelle SZ zugeordnet ist, so wird der Schalttransistor 11 gesperrt und die Wortleitung WL mit der Steuerspannung VWH angesteuert. Der Auswahltransistor AT wird dadurch leitend gesteuert, sodass der Speicherkondensator SC niederohmig mit der Bitleitung BL verbunden ist. Dadurch kommt es zu einer geringfügigen Potenzialänderung, dem so genannten Signalhub ΔU, auf der Bitleitung BL gegenüber der komplementären Bitleitung /BL. Im Beispiel der 5 ist in der Speicherzelle SZ der binäre Speicherzustand ”0” gespeichert. Der Speicherkondensator SC ist auf die Spannung VBL, die dem Massepotenzial GND entspricht, aufgeladen. Durch das leitend Steuern des Auswahltransistors kommt es in diesem Fall auf der Bitleitung BL zu einer Potenzialabsenkung gegenüber der Ausgleichsspannung VBLEQ.
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Zum Zeitpunkt t2 wird der Steueranschluss S20 von einem Lesesignal RD angesteuert. Daraufhin werden die Schalttransistoren 12 und 13 leitend gesteuert, sodass der Leseverstärker SA über den Ausgangsanschluss A1 mit der Bitleitung BL und über den Ausgangsanschluss A2 mit der Bitleitung /BL verbunden ist. Der Leseverstärker detektiert den Potenzialunterschied ΔU zwischen der Bitleitung BL und der komplementären Bitleitung /BL und erzeugt am Ausgangsanschluss Al das Massepotenzial VBL und am Ausgangsanschluss A2 die Spannung VBL. Die Bitleitungen BL und /BL nehmen die Potenzialzustände VBL = GND und VBH gegenüber den Ausgangsanschlüssen aufgrund der Bitleitungskapazitäten und der damit verbunden RC-Konstanten zeitverzögert an. Da der Auswahltransistor AT weiterhin leitend gesteuert ist, wird in den Speicherzellen SZ der binäre Speicherzustand ”0” zurückgeschrieben. Am Datenanschluss DQ wird der Zustand ”0” entsprechend ausgegeben.
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Zum Zeitpunkt t3 ist der Lesezugriff abgeschlossen. Der Auswahltransistor AT wird durch die Steuerspannung VWL auf der Wortleitung WL wieder gesperrt und ebenso die Schalttransistoren 12 und 13, sodass der Leseverstärker SA von dem angeschlossenen Bitleitungspaar BL und /BL isoliert ist. Im Rahmen eines Vorladevorgangs werden die beiden Bitleitungen über den Schalttransistor 11 niederohmig miteinander verbunden und auf die Ausgleichsspannung VBLEQ aufgeladen. Damit ist der Ausgangszustand für einen nachfolgenden Lese- oder Schreibzugriff wiederhergestellt.
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Wenn wie in 5 dargestellt in der Speicherzelle SZ der Speicherzustand ”0” abgespeichert war, ergibt sich nach dem leitend Steuern des Auswahltransistors ein Signalhub, der geringfügig unterhalb der Ausgleichsspannung VBLEQ liegt. Wenn in der Speicherzelle SZ hingegen der Speicherzustand ”1” abgespeichert war, so ergibt sich ein Signalhub ΔU, der geringfügig oberhalb der Ausgleichsspannung VBLEQ liegt. Damit der Leseverstärker SA sowohl die geringfügige Potenzialabsenkung als auch die geringfügige Potenzialanhebung gleichermaßen empfindlich detektieren kann, sind die beiden Bitleitungen BL und /BL nach der Vorlagephase idealerweise auf einen Pegel der Ausgleichsspannung VBLEQ aufgeladen, der genau in der Hälfte zwischen dem hohen Pegel VBH und dem niedrigen Pegel VBL liegt. Wenn der Pegel der Spannung VBL dem Massepotenzial GND entspricht, beträgt der Pegel der Ausgleichsspannung somit idealerweise VBLEQ = VBH/2.
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Es zeigt sich jedoch, dass die Potenzialverläufe an den Ausgangsanschlüssen A1 und A2 des Leseverstärkers und auf den Bitleitungen BL und /BL im realen Fall nicht mit den idealisierten Verläufen der 5 übereinstimmen. 6 zeigt Potenzialverläufe an den Ausgangsanschlüssen A1 und A2 und auf dem Bitleitungspaar BL und /BL bei Verwendung eines realen Leseverstärkers, der ein reales Bitleitungspaar angeschlossen ist. Nach Anlegen des Lesesignals RD an den Steueranschluss S20 zum Zeitpunkt t2 nehmen die Ausgangsanschlüsse A1 und A2 aufgrund der internen RC-Konstante des Leseverstärkers die Potenzialzustände GND und VBH gegenüber dem idealen Leseverstärker der 5 deutlich zeitverzögerter an. Ebenso ändern sich die Potenzialzustände auf den Bitleitungen BL und /BL deutlich langsamer. Dieses Verhalten ist auf die RC-Konstante der Bitleitung zurückzuführen, mit der die Bitleitungskapazität aufgeladen wird. Prozesstechnisch bedingt können zusätzliche RC-Konstanten das Erreichen eines oder beider Spannungsniveaus VBL oder VBH verzögern. In 6 ist der Fall einer zusätzlichen RC-Konstante dargestellt, wodurch zwar auf einer der beiden Bitleitungen das hohe Spannungspotenzial VBH erreicht wird, die andere der beiden Bitleitungen jedoch nicht vollständig auf das Massepotenzial gezogen wird.
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Das Verbleiben einer Restladung auf der Bitleitung BL ist im Allgemeinen auf eine zu kurz gewählte Auslesephase zwischen den Zeitpunkten t2 und t3 oder aber oftmals auch auf Leckpfade zurückzuführen, durch die auf die Bitleitung BL eine zusätzliche Ladung eingespeist wird. Solche Leckpfade können im Allgemeinen von benachbarten Bitleitungen, aber auch von benachbarten Leitungen in anderen Metallebenen herrühren. Des Weiteren wird die Spreizung der Bitleitungen, also das Aufladen des Bitleitungspaares auf die Spannungen VBH und VBL = GND, von kapazitiven Kopplungseffekten benachbarter Bitleitungen und von parasitären Transistoren, über die ebenfalls Störströme auf die zu spreizenden Bitleitungen eingespeist werden, gestört.
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Nach Abschluss des Lesezugriffs zum Zeitpunkt t3 werden die unzureichend aufgeladenen Bitleitungen, insbesondere die unzureichend entladene Bitleitung BL zur Annahme eines gemeinsamen Potenzialzustands im Rahmen des Vorladevorgangs über den Schalttransistor 11 wieder niederohmig miteinander verbunden. Da sich insbesondere die Bitleitung BL zum Zeitpunkt t3 nicht auf dem Massepotenzial befindet, bildet sich auf dem Bitleitungspaar eine dynamische Ausgleichsspannung VEQL aus, die im Beispiel der 6 oberhalb der idealen Ausgleichsspannung VBLEQ liegt. Erst nach einer hinreichend großen Vorladezeitspanne tRP nimmt die dynamische Ausgleichsspannung VEQL wieder den Pegel der idealen Ausgleichsspannung VBLEQ = VBH/2 an. Dies ist darauf zurückzuführen, dass die beiden Bitleitungen nicht nur untereinander verbunden werden, sondern zusätzlich auch noch mit einem in 4 nicht dargestellten Spannungsgenerator zur Erzeugung der Ausgleichsspannung VBLEQ verbunden werden.
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Problematisch wirkt sich jedoch das nicht vollständige Entladen der Bitleitung BL auf den Spannungspegel VBL = GND aus, wenn Schreib- und Lesezugriffe auf Speicherzellen, die an das Bitleitungspaar BL und /BL angeschlossen sind, in kurzen Zeitabständen aufeinanderfolgen. Die Vorladephase ist in diesem Fall zu kurz, um das Bitleitungspaar auf die ideale Ausgleichsspannung VBLEQ aufzuladen. Im Beispiel der 6 ist dann bei einem nachfolgenden Lesezugriff die Bitleitung BL immer noch auf einen Pegel der dynamische Ausgleichsspannung VEQL aufgeladen, der oberhalb der Ausgleichsspannung VBLEQ liegt. Dadurch kann insbesondere beim Auslesen des binären Speicherzustands ”0” der Signalhub so gering ausfallen, dass trotz Potenzialabsenkung die Spannung auf der Bitleitung BL oberhalb der Ausgleichsspannung VBLEQ liegt. Der Leseverstärker SA detektiert und verstärkt in diesem Fall einen falschen Speicherzustand.
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Wenn hingegen der Signalhub beim Auslesen des binären Speicherzustands ”0” jedoch noch hinreichend groß ausfällt, dass sich auf der Bitleitung ein Potenzialzustand unterhalb der Ausgleichsspannung VBLEQ einstellt und somit zur Detektion und Verstärkung des richtigen Speicherzustands ausreicht, so erfolgt dennoch die nachfolgende Spreizung der Bitleitungen von einem in Bezug auf die Ausgleichsspannung VBLEQ geringeren Potenzialpegel aus. Das bei dem folgenden Lesezugriff erreichte Spannungsniveau VBL auf der Bitleitung wird dadurch noch weiter oberhalb des Spannungsniveaus liegen, das beim letzten Zugriff noch erreicht wurde und auch dort schon bereits oberhalb des Massepotenzials GND gelegen hat.
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In der Druckschrift
US 5,970,007 wird eine Halbleiterspeichervorrichtung beschrieben, bei der ein Leseverstärker einen NMOS- und einen PMOS-Teil umfasst, die mit einem Bitleitungspaar verbunden sind. In Abhängigkeit von einem Betriebszustand der Halbleiterspeichervorrichtung werden der NMOS- und der PMOS-Teil von unterschiedlichen Pegeln einer Steuerspannung angesteuert.
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In der Druckschrift
US 6,198,677 wird eine integrierte Schaltung beschrieben, die an einem Anschluss ein stabiles Bezugspotential erzeugt, das einem Leseverstärker zugeführt wird. Die Schaltung zur Erzeugung des stabilen Bezugspotentials weist eine Rauschkontrollschaltung auf, die den Anschluss zu bestimmten Zeitabständen mit dem Bezugspotential verbindet.
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Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher anzugeben, bei dem ein Leseverstärker während eines Lese-/Schreibzugriffs eine Spannung erzeugt, mit der eine erste und zweite Bitleitung eines Bitleitungspaares jeweils auf einen Spannungspegel aufgeladen werden, sodass ein Datum zuverlässig aus einer/in eine Speicherzelle des integrierten Halbleiterspeichers auslesbar/einschreibbar ist. Eine weitere Aufgabe der vorliegenden Erfindung ist es, Verfahren anzugeben, bei denen ein Leseverstärker während eines Lese-/Schreibzugriffs eine Spannung erzeugt, mit der eine erste und zweite Bitleitung eines Bitleitungspaares jeweils auf einen Spannungspegel aufgeladen werden, sodass ein Datum zuverlässig aus einer/in eine Speicherzelle des integrierten Halbleiterspeichers auslesbar/einschreibbar ist.
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Die Aufgabe betreffend den integrierten Halbleiterspeicher wird gelöst durch einen integrierten Halbleiterspeicher mit einer ersten Bitleitung und einer zweiten Bitleitung, mit mindestens einer Speicherzelle, die an die erste Bitleitung angeschlossen ist, zur Speicherung eines ersten oder zweiten Speicherzustands. Der integrierte Halbleiterspeicher umfasst des Weiteren einen Leseverstärker mit einem ersten Ausgangsanschluss und einem zweiten Ausgangsanschluss, an denen sich jeweils eine negative Spannung oder eine positive Spannung erzeugen lässt. Zum Einschreiben eines Speicherzustands in die Speicherzelle oder zum Auslesen eines Speicherzustands aus der Speicherzelle ist der erste Ausgangsanschluss des Leseverstärkers mit der ersten Bitleitung und der zweite Ausgangsanschluss mit der zweiten Bitleitung verbindbar. Zwischen zwei Vorladevorgängen ist ein Lese- und Auffrischungsvorgang oder ein Schreibvorgang auf die mindestens eine der Speicherzellen durchführbar. Der Leseverstärker ist derart ausgebildet, dass er für die Zeitdauer eines zwischen zwei Vorladevorgängen durchgeführten Schreibvorgangs zum Einschreiben des ersten Speicherzustands in die Speicherzelle oder für die Zeitdauer eines zwischen zwei Vorladevorgängen durchgeführten Lese- und Auffrischungsvorgangs zum Auslesen und Auffrischen des ersten Speicherzustands der Speicherzelle an dem ersten Ausgangsanschluss die negative Spannung und an dem zweiten Ausgangsanschluss die positive Spannung erzeugt. Der Leseverstärker ist derart ausgebildet, dass er für die Zeitdauer eines zwischen zwei Vorladevorgängen durchgeführten Schreibvorgangs zum Einschreiben des zweiten Speicherzustands in die Speicherzelle oder für die Zeitdauer eines zwischen zwei Vorladevorgängen durchgeführten Lese- und Auffrischungsvorgangs zum Auslesen und Auffrischen des zweiten Speicherzustands der Speicherzelle an dem ersten Ausgangsanschluss die positive Spannung und an dem zweiten Ausgangsanschluss die negative Spannung erzeugt.
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Im Allgemeinen erzeugt ein Leseverstärker bei einem Lese- und Schreibzugriff auf eine Speicherzelle an einem seiner beiden Ausgangsanschlüsse ein Massepotenzial, um diejenige Bitleitung, die an den Ausgangsanschluss, an dem das Massepotenzial erzeugt wird, anliegt, auf das Massepotenzial aufzuladen. Im Falle einer zu kurzen Lesezeit oder einer fehlerbehafteten Bitleitung, auf der Leckströme auftreten, erreicht die Bitleitung zwar ein niedriges Potenzial, jedoch nicht vollständig das Massepotenzial. Durch das Erzeugen einer negativen Spannung an einem der Ausgangsanschlüsse kann eine derart fehlerbehaftete Bitleitung jedoch vollständig auf das Massepotenzial gezogen werden. Bei einem nachfolgenden niederohmigen Verbinden eines Bitleitungspaares ist somit auch gewährleistet, dass die Ausgleichsspannung annähernd genau der Hälfte der positiven Spannung entspricht, auf die die andere der Bitleitungen aufgeladen ist.
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Eine Weiterbildung des integrierten Halbleiterspeichers sieht einen ersten steuerbaren Spannungsgenerator zur Erzeugung der negativen Spannung und einen zweiten steuerbaren Spannungsgenerator zur Erzeugung der positiven Spannung vor. Die positive Spannung und die negative Spannung sind dem Leseverstärker zuführbar.
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Dadurch ist es möglich sowohl die negative Spannung, die zur Speicherung des Speicherzustands ”0” in der Speicherzelle von dem Leseverstärker erzeugt wird, als auch die positive Spannung, die zur Speicherung des Speicherzustands ”1” in der Speicherzelle von dem Leseverstärker erzeugt wird, anzupassen. Der Sollwert der negativen Spannung und der positiven Spannung ist vorzugsweise so zu wählen, dass der Leseverstärker für das Auslesen des Speicherzustands ”0” genauso empfindlich ist wie für das Auslesen des Speicherzustands ”1”.
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Gemäß einer möglichen Ausführungsform umfasst der erste Spannungsgenerator zur Erzeugung der negativen Spannung eine Ladungspumpe.
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Nach einer weiteren Ausgestaltungsform des integrierten Halbleiterspeichers umfasst der integrierte Halbleiterspeicher eine Steuerschaltung. Der Leseverstärker weist einen ersten Steueranschluss zum Anlegen der negativen Spannung und einen zweiten Steueranschluss zum Anlegen der positiven Spannung auf. Die negative Spannung ist dem ersten Steueranschluss des Leseverstärkers über einen ersten steuerbaren Schalter und die positive Spannung ist dem zweiten Steueranschluss des Leseverstärkers über einen zweiten steuerbaren Schalter zuführbar. Die Steuerschaltung ist derart ausgebildet, dass sie beim Einschreiben eines Speicherzustands in die Speicherzelle oder beim Auslesen eines Speicherzustands aus der Speicherzelle den ersten steuerbaren Schalter und den zweiten steuerbaren Schalter leitend steuert.
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Gemäß einer weiteren Ausführungsform umfasst der integrierte Halbleiterspeicher ein Register zur Speicherung von Betriebsparametern des integrierten Halbleiterspeichers. Ein Sollwert der negativen Spannung und ein Sollwert der positiven Spannung sind in dem Register abspeicherbar. Die Steuerschaltung ist derart ausgebildet, dass sie in einem Testbetriebszustand des integrierten Halbleiterspeichers den Sollwert der negativen Spannung und den Sollwert der positiven Spannung aus dem Register zur Speicherung der Betriebsparameter ausliest und den ersten steuerbaren Spannungsgenerator derart ansteuert, dass der erste steuerbare Spannungsgenerator ausgangsseitig die negative Spannung mit einem Pegel erzeugt, der mit dem in dem Register zur Speicherung der Betriebsparameter abgespeicherten Sollwert der negativen Spannung übereinstimmt und dass sie den zweiten steuerbaren Spannungsgenerator derart ansteuert, dass der zweite steuerbare Spannungsgenerator ausgangsseitig die positive Spannung mit dem Pegel erzeugt, der mit dem in dem Register zur Speicherung der Betriebsparameter abgespeicherten Sollwert der positiven Spannung übereinstimmt.
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Gemäß einer weiteren Ausgestaltungsform umfasst der integrierte Halbleiterspeicher eine erste Programmierschaltung zur Speicherung des Sollwertes der negativen Spannung und eine zweite Programmierschaltung zur Speicherung des Sollwertes der positiven Spannung. Die Steuerschaltung ist derart ausgebildet ist, dass sie in einem Normalbetriebszustand den Sollwert der negativen Spannung und den Sollwert der positiven Spannung aus dem Register zur Speicherung der Betriebsparameter ausliest und sie den ersten steuerbaren Spannungsgenerator derart ansteuert, dass der erste steuerbare Spannungsgenerator ausgangsseitig die negative Spannung mit einem Pegel erzeugt, der mit dem in der ersten Programmierschaltung abgespeicherten Sollwert der negativen Spannung übereinstimmt und sie den zweiten steuerbaren Spannungsgenerator derart ansteuert, dass der zweite steuerbare Spannungsgenerator ausgangsseitig die positive Spannung mit einem Pegel erzeugt, der mit dem in der zweiten Programmierschaltung abgespeicherten Sollwert der positiven Spannung übereinstimmt.
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Ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers sieht die Verwendung eines integrierten Halbleiterspeichers mit einer ersten Bitleitung und einer zweiten Bitleitung, mit mindestens einer Speicherzelle zur Speicherung eines ersten oder zweiten Speicherzustands, die an die erste Bitleitung angeschlossen ist und zum Auslesen des Speicherzustands mit der ersten Bitleitung leitend verbindbar ist, mit einem Leseverstärker mit einem ersten Ausgangsanschluss und einem zweiten Ausgangsanschluss, an denen sich jeweils eine negative Spannung und eine positive Spannung erzeugen lässt, vor, wobei zum Auslesen und Auffrischen eines Speicherzustands der Speicherzelle der erste Ausgangsanschluss des Leseverstärkers mit der ersten Bitleitung und der zweite Ausgangsanschluss des Leseverstärkers mit der zweiten Bitleitung verbindbar ist. Die erste Bitleitung und die zweite Bitleitung werden auf eine Ausgleichsspannung, deren Pegel der Hälfte des Pegels der positiven Spannung entspricht, vorgeladen. Nachfolgend wird die Speicherzelle mit der ersten Bitleitung zum Auslesendes in der Speicherzelle gespeicherten Speicherzustands und zum Erzeugen eines Signalhubs auf der ersten Bitleitung leitend verbunden. Nachfolgend wird der erste Ausgangsanschlusses des Leseverstärkers mit der ersten Bitleitung und der zweite Ausgangsanschlusses des Leseverstärkers mit der zweiten Bitleitung verbunden. Nachfolgend wird wahlweise die negative Spannung am ersten Ausgangsanschluss erzeugt und die positive Spannung am zweiten Ausgangsanschluss des Leseverstärkers für die Zeitdauer eines zwischen zwei Vorladevorgängen durchgeführten Lese- und Auf frischungsvorgangs erzeugt, wenn der auf der ersten Bitleitung erzeugte Signalhub unterhalb der Ausgleichsspannung liegt, oder die positive Spannung wird am ersten Ausgangsanschluss erzeugt und die negative Spannung wird am zweiten Ausgangsanschluss des Leseverstärkers für die Zeitdauer eines zwischen zwei Vorladevorgängen durchgeführten Lese- und Auffrischungsvorgangs erzeugt, wenn der auf der ersten Bitleitung erzeugte Signalhub oberhalb der Ausgleichsspannung liegt. Nachfolgend wird die erste Bitleitung und die zweite Bitleitung durch niederohmiges Verbinden der ersten Bitleitung mit der zweiten Bitleitung auf die Ausgleichsspannung vorgeladen.
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Ein weiteres erfindungsgemäßes Verfahren zum Betreiben eines integrierten Halbleiterspeichers sieht einen integrierten Halbleiterspeicher mit einer ersten Bitleitung und mit einer zweiten Bitleitung vor, mit mindestens einer Speicherzelle zur Speicherung eines ersten oder zweiten Speicherzustands. Die Speicherzelle ist an die erste Bitleitung angeschlossen und zum Einschreiben des Speicherzustands mit der ersten Bitleitung leitend verbindbar. Des Weiteren ist ein Leseverstärker mit einem ersten Ausgangsanschluss und einem zweiten Ausgangsanschluss vorgesehen, an denen sich jeweils eine negative Spannung und eine positive Spannung erzeugen lässt, wobei zum Einschreiben eines Speicherzustands in die Speicherzelle der erste Ausgangsanschluss des Leseverstärkers mit der ersten Bitleitung und der zweite Ausgangsanschluss des Leseverstärkers mit der zweiten Bitleitung verbindbar ist. Die erste Bitleitung und die zweite Bitleitung werden auf eine Ausgleichsspannung vorgeladen, deren Pegel der Hälfte des Pegels der positiven Spannung entspricht. Nachfolgend wird die Speicherzelle mit der ersten Bitleitung zum Einschreiben des ersten oder zweiten Speicherzustands in der Speicherzelle leitend verbunden. Nachfolgend wird der erste Ausgangsanschlusses des Leseverstärkers mit der ersten Bitleitung und der zweite Ausgangsanschlusses des Leseverstärkers mit der zweiten Bitleitung verbunden. Nachfolgend wird wahlweise die negative Spannung am ersten Ausgangsanschluss erzeugt und die positive Spannung wird am zweiten Ausgangsanschluss des Leseverstärkers für die Zeitdauer eines zwischen zwei Vorladevorgängen durchgeführten Schreibvorgangs zur Speicherung des ersten Speicherzustands in der Speicherzelle erzeugt, oder nachfolgend wird die positive Spannung am ersten Ausgangsanschluss erzeugt und die negative Spannung wird am zweiten Ausgangsanschluss des Leseverstärkers für die Zeitdauer eines zwischen zwei Vorladevorgängen durchgeführten Schreibvorgangs zur Speicherung des zweiten Speicherzustands in der Speicherzelle erzeugt. Nachfolgend wird die erste Bitleitung und die zweite Bitleitung durch niederohmiges Verbinden der ersten Bitleitung mit der zweiten Bitleitung auf die Ausgleichsspannung vorgeladen.
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Weitere Ausführungsformen betreffend den integrierten Halbleiterspeicher und das Verfahren zum Betreiben des integrierten Halbleiterspeichers sind den Unteransprüchen zu entnehmen.
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Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert. Es zeigen:
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1 einen integrierten Halbleiterspeicher zum Aufladen von Bitleitungen auf ein positives und negatives Spannungspotenziale gemäß der Erfindung,
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2 Spannungsverläufe an den Ausgangsanschlüssen eines Leseverstärkers und auf einem angeschlossenen Bitleitungspaar gemäß der Erfindung,
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3A, 3B, 3C, 3D die Anzahl als „gut” gemessener Speicherzellen (pass cells) bei Änderung der von einem Leseverstärker erzeugten Spannungspotenziale,
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4 einen integrierten Halbleiterspeicher zum Aufladen von Bitleitungen auf Spannungspotenziale gemäß dem Stand der Technik,
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5 Spannungsverläufe an den Ausgangsanschlüssen eines idealen Leseverstärkers und auf einem angeschlossenen idealen Bitleitungspaar,
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6 Spannungsverläufe an den Ausgangsanschlüssen eines realen Leseverstärkers und auf einem angeschlossenen realen Bitleitungspaar.
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1 zeigt einen integrierten Halbleiterspeicher 100, bei dem neben den in 4 dargestellten Komponenten zusätzlich ein erster steuerbarer Spannungsgenerator 50 zur Erzeugung einer negativen Spannung VBL und ein zweiter steuerbarer Spannungsgenerator 70 zur Erzeugung einer positiven Spannung VBH vorhanden ist. Da die positive Spannung VBH nunmehr von dem steuerbaren Spannungsgenerator 70 erzeugt wird, erzeugt der Spannungsgenerator 40 im Unterschied zur 4 lediglich die Steuerspannung IS zur Ansteuerung der Schalttransistoren 12 und 13, die Steuerspannung EQ zum Sperren oder leitend Steuern des Transistors 11 sowie die beiden Wortleitungsspannungen VWL und VWH.
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Der steuerbare Spannungsgenerator 50 weist einen Anschluss zum Anlegen der internen Versorgungsspannung Vint auf, die, wie bereits in 4 erläutert, von einer Spannungsstabilisierungsschaltung 30 von einer extern angelegten Versorgungsspannung VDD abgeleitet wird. Der steuerbare Spannungsgenerator 50 weist ferner eine Ladungspumpe 51 auf, die aus der positiven internen Spannung Vint eine negative Spannung VBL erzeugt.
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Der steuerbare Spannungsgenerator 70 weist ebenfalls einen Anschluss zum Anlegen der internen Versorgungsspannung Vint auf. Des Weiteren umfasst er einen Spannungsteiler aus einem Widerstand 71 und einem steuerbaren Widerstand 72. Durch Veränderung des steuerbaren Widerstands 72 lässt sich ausgangsseitig eine positive Spannung VBH erzeugen. Die beiden steuerbaren Spannungsgeneratoren 50 und 70 erzeugen die Pegel ihrer Ausgangsspannungen in Abhängigkeit von einer Ansteuerung durch die Steuerschaltung 20.
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Die Steuerschaltung 20 weist ein Register 21 zur Speicherung von Betriebsparametern des integrierten Halbleiterspeichers auf. Innerhalb dieses Registers, das beispielsweise als das Mode-Register oder das Extended-Mode-Register eines Halbleiterspeichers ausgebildet sein kann, ist ein Sollwert der positiven Spannung VBH und ein Sollwert der negativen Spannung VBL abspeicherbar.
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Der integrierte Halbleiterspeicher weist ferner eine Programmierschaltung 60 mit programmierbaren Elementen 61 und eine Programmierschaltung 80 mit programmierbaren Elementen 81 auf. Die programmierbaren Elemente können beispielsweise als Fuse-Elemente ausgebildet sein. Durch Programmieren der Fuse-Elemente 61 lässt sich innerhalb der Programmierschaltung 60 der Sollwert der negativen Spannung VBL abspeichern. Durch Programmieren der Fuse-Elemente 81 lässt sich innerhalb der Programmierschaltung 80 der Sollwert der positiven Spannung VBH abspeichern.
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Im Unterschied zur 4 zeigt 1 eine Ausführungsform, bei der dem Leseverstärker SA die Spannungen VBL und VBH nicht direkt, sondern über Schalttransistoren T1 und T2 zugeführt werden. Der Schalttransistor T1 ist dabei als n-Kanal-Feldeffekttransistor ausgebildet, der von einem Steuersignal NSET, das von der Steuerschaltung 20 erzeugt wird, angesteuert wird. Der Schalttransistor T2 ist als ein p-Kanal-Feldeffekttransistor ausgebildet, der von einem Steuersignal PSET, das ebenfalls von der Steuerschaltung 20 erzeugt wird, angesteuert wird.
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Im Unterschied zu dem integrierten Halbleiterspeicher der 4, sind die Spannungspotenziale VBH und VBL erfindungsgemäß variierbar. 2 zeigt dazu Potenzialverläufe an den Ausgangsanschlüssen A1 und A2 des Leseverstärkers sowie auf den angeschlossenen Bitleitungen BL und /BL. Im Unterschied zur 6 speist der Leseverstärker SA an seinem Ausgangsanschluss A1 auf die Bitleitung BL die Spannung VBL mit einem negativen Pegel ein, der von dem steuerbaren Spannungsgenerator 50 bzw. dessen Ladungspumpe 51 erzeugt wird. Die negative Spannung VBL wirkt den oben beschriebenen Störströmen entgegen. Dadurch kann die Bitleitung BL nach dem Lesezugriff zum Zeitpunkt t2 auf das Massepotenzial aufgeladen werden. Da die Bitleitung /BL auf den vollen Pegel der Spannung VBH aufgeladen ist, nimmt das Bitleitungspaar nach Einleitung der Vorladephase zum Zeitpunkt t3 nach kurzer Zeit die Ausgleichsspannung VBLEQ ein, die somit annähernd genau in der Hälfte der beiden Spannungspegel VBH und GND liegt. Eine Absenkung des Sollwertes der Spannung VBL ist insbesondere empfehlenswert beim Auslesen von Speicherzellen, in denen der Speicherzustand ”0” gespeichert worden ist.
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Wenn auch auf die komplementäre Bitleitung /BL parasitäre Ströme eingespeist werden, empfiehlt es sich, auch die Spannung VBH zu verändern. Dazu wird der steuerbare Spannungsgenerator 70 von der Steuerschaltung 20 entsprechend angesteuert, sodass sich der Wert des Widerstandes 72 verändert.
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Die Änderung des Spannungsniveaus der Spannung VBH erweist sich insbesondere auch dann als vorteilhaft, wenn eine Speicherzelle, in der der Speicherzustand ”1” abgespeichert ist, ausgelesen wird. Über Leckpfade zu benachbarten Bitleitungen fließt in diesem Fall Ladung ab, sodass der Potenzialzustand auf der Bitleitung BL trotz Ansteuerung des Ausgangsanschlusses A1 durch den Leseverstärker mit dem vollen Spannungspegel VBH diesen Spannungspegel nicht mehr vollständig erreicht. In diesem Fall wird von dem steuerbaren Spannungsgenerator 70 an dem Ausgangsanschluss A1 ein höherer Pegel der Spannung VBH erzeugt, sodass sich trotz des Abfließens von Ladung auf der Bitleitung BL annähernd wieder das Spannungspotenzial VBH einstellt.
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Die 3A, 3B, 3C und 3D zeigen die Anzahl „gut” getesteter Zellen, in denen ein erstes Mal der Speicherzustand ”1” und ein zweites Mal der Speicherzustand ”0” abgespeichert ist. Wie erläutert, lässt sich das Auslesen des Speicherzustand ”0” verbessern durch Änderung der Spannung VBL, wohingegen sich durch Änderung der Spannung VBH das Auslesen von Speicherzellen, in denen der Speicherzustand ”1” gespeichert ist, verbessern lässt. In den 3A, 3B, 3C und 3D werden jeweils die Speicherzellen eines Halbleiterspeichers bzw. die Speicherzellen aller auf einem Wafer befindlicher Speicherchips mit dem Speicherzustand ”1” beschrieben. Anschließend werden die Speicherzellen wieder ausgelesen, wobei unterschiedliche Pegel der Spannung VBH eingestellt werden. Die Anzahl der Zellen, bei denen der Speicherzustand ”1” erfolgreich ausgelesen werden kann, wird in Abhängigkeit von der Abweichung des eingestellten Spannungspegels ΔVBH von einem Ausgangswert der Spannung VBH ermittelt. Nachfolgend werden die Speicherzellen eines Halbleiterspeichers bzw. alle Speicherzellen auf einem Wafer mit dem Speicherzustand ”0” beschrieben. Der Speicherzustand ”0” wird nachfolgend für unterschiedliche Spannungspegel VBL ausgelesen. Die Anzahl der Zellen, bei denen der Speicherzustand ”0” erfolgreich ausgelesen werden kann, wird in Abhängigkeit von der Abweichung des eingestellten Spannungspegels ΔVBL von einem Ausgangswert der Spannung VBL aufgetragen.
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3A zeigt den Fall, dass die Leseverstärker der Speicherchips sich neutral bezüglich der Verstärkung des Speicherzustands ”1” und des Speicherzustands ”0” verhalten. Dies bedeutet, dass bei zunehmender Abweichung der Spannungen ΔVBH und ΔVBL von einem jeweiligen Ausgangswert der Spannungen, die Leseverstärker genauso häufig den Speicherzustand ”0” und wie auch den Speicherzustand ”1” detektieren. Die Leseverstärker verhalten sich also in Bezug auf den zu detektierenden Speicherzustand gleichermaßen empfindlich.
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3B zeigt den Fall, dass sich bei gleicher Abweichung der Spannungen ΔVBH und ΔVBL von einem Ausgangswert der Spannungen VBH und VBL der Speicherzustand ”1” häufiger erfolgreich auslesen lässt als der Speicherzustand ”0”, obwohl genauso viele Speicherzellen mit dem Speicherzustand ”1” wie auch mit dem Speicherzustand ”0” beschrieben sind. Die Leseverstärker von Speicherchips eines Wafers oder von Speicherzellen eines einzigen Halbleiterspeichers verhalten sich hier unterschiedlich empfindlich bezüglich des Auslesens einer binären ”1” und einer binären ”0”.
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Die 3C und 3D zeigen den Fall, dass die Leseverstärker von Speicherchips auf einem Wafer oder die Leseverstärker eines einzigen Halbleiterspeichers einen der beiden binären Speicherzustände ab einer gewissen Abweichung der Spannung ΔVBH und ΔVBL von einem Ausgangswert VBH und VBL deutlich häufiger erfolgreich verstärken, obwohl die Anzahl der tatsächlich abgespeicherten beiden Speicherzustände gleich ist.
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Durch Veränderung der Spannungspegel VBH und VBL lässt sich somit analysieren, ob sich innerhalb eines Speicherzellenfeldes eines integrierten Halbleiterspeichers bzw. auf den Speicherchips eines Wafers das Auslesen des Speicherzustands ”1” oder das Auslesen des Speicherzustands ”0” kritischer gestaltet. Der Sollwert der Spannungen VBH und VBL wird vorzugsweise so eingestellt, dass die Anzahl der erfolgreich ausgelesenen Speicherzellen, in denen die binäre ”1” und die binäre ”0” abgespeichert ist, gleich und möglichst groß ist. Die Leseverstärker verhalten sich dann gegenüber dem Auslesen der binären ”1” und dem Auslesen der binären ”0” gleichermaßen empfindlich.
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Zu Testzwecken lassen sich die derart ermittelten Sollwerte der Spannungen VBL und VBH in dem Register 21 speichern, das beispielsweise ein Mode- oder Extended-Mode-Register ist.
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Nach Abschluss aller Tests werden die Sollwerte der Spannungen VBH und VBL in der Programmierschaltung 60 und 80 fest einprogrammiert. Die Steuerschaltung 20 liest diese Werte im späteren Normalbetrieb des integrierten Halbleiterspeichers aus und steuert die steuerbaren Spannungsgeneratoren 50 und 70 derart an, dass diese die vorgegebenen Sollwerte der Spannungen VBH und VBL zur Verfügung stellen.
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Um bei der Produktion von Halbleiterspeichern festzustellen, ob die ermittelten Sollwerte der Spannungen VBH und VBL noch weiter verwendet werden können oder aber wieder neu festgelegt werden müssen, wird in einem Funktionstest des Halbleiterspeichers ein Lesezugriff mit einer veränderten Ausgleichsspannung VBLEQ durchgeführt. Durch geringfügige Anhebung oder Absenkung der Ausgleichsspannung VBLEQ wird der Spannungspegel in einer Speicherzelle künstlich reduziert.
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Bei einem so genannten „Signal-Margin-Null-Test” werden die Speicherzellen eines Halbleiterspeichers bzw. alle Speicherzellen von Speicherchips auf einem Wafer mit dem binären Speicherzustand ”0” beschrieben. Anschließend wird der Speicherinhalt ausgelesen, wobei die Vorladezeit tRP zuerst lang, beispielsweise tRP = 8 μs, und nachfolgend sehr kurz, beispielsweise tRP = 10 ns, eingestellt wird. Wenn im zweiten Fall wesentlich mehr Zellen ausfallen als im ersten Fall, kann dies als Indikator gewertet werden, die Spannung VBL wie anhand der 3A–3D beschrieben wieder neu festlegen zu müssen.
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Bei einem „Signal-Margin-Eins-Test” werden die Speicherzellen eines Speicherbausteins bzw. alle Speicherzellen auf einem Wafer mit dem binären Speicherzustand ”1” beschrieben. Der abgespeicherte Speicherinhalt wird anschließend, wie beim „Signal-Margin-Null-Test” beschrieben, ausgelesen, wobei im ersten Fall die Vorladephase länger andauert als im zweiten Fall. Wenn bei der kurzen Vorladephase deutlich mehr Speicherzellen ausfallen als bei der langen Vorladephase, empfiehlt es sich, die Spannung VBH wieder neu einzustellen.
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Bezugszeichenliste
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- 10
- Speicherzellenfeld
- 11, 12, 13
- Schalttransistoren
- 20
- Steuerschaltung
- 21
- Register zur Speicherung von Betriebsparametern
- 30
- Spannungsstabilisierungsschaltung
- 40
- Spannungsgenerator
- 50
- Spannungsgenerator zur Erzeugung von VBL
- 51
- Ladungspumpe
- 60
- Programmierschaltung für Sollwert von VBL
- 61
- Fuse-Elemente
- 70
- Spannungsgenerator zur Erzeugung von VBH
- 71
- Widerstand
- 72
- Steuerbarer Widerstand
- 80
- Programmierschaltung für Sollwert von VBH
- 81
- Fuse-Elemente
- 90
- Adressregister
- A
- Ausgangsanschluss
- ACT
- Aktivierungssignal
- AT
- Auswahltransistor
- IS, EQ,
- Steuerspannungen
- NSET, PSET
- Steuersignale
- RD
- Lesesignal
- S
- Steueranschluss
- SA
- Leseverstärker
- SC
- Speicherkondensator
- SZ
- Speicherzelle
- T1, T2
- Schalttransistoren
- VBH, VBL
- Bitline-High/Bitline-Low-Spannung
- VDD
- Versorgungsspannung
- Vint
- interne Spannung
- VWL, VWH
- Wordline-High/Wordline-Low-Spannung
