JPH0798985A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH0798985A JPH0798985A JP5268198A JP26819893A JPH0798985A JP H0798985 A JPH0798985 A JP H0798985A JP 5268198 A JP5268198 A JP 5268198A JP 26819893 A JP26819893 A JP 26819893A JP H0798985 A JPH0798985 A JP H0798985A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Abstract
(57)【要約】
【目的】 内部降圧電圧を用いた半導体メモリにおける
センスアンプのレベルマージンを拡大する。 【構成】 ＭＯＳ論理レベルの選択信号ＹＡを入力とす
るレベル変換回路１の低電源として降圧電圧ＶＥＥＭの
他に外部電圧ＶＥＥを用い、レベル変換出力ＹＳの論理
レベルの低レベルをＶＥＥに拡大する。よって、次段の
センスアンプの差動アンプ部２１の定電流用ＭＯＳトラ
ンジスタＭ５のソース・ドレイン電圧が拡大し、動作マ
ージンが増大する。
センスアンプのレベルマージンを拡大する。 【構成】 ＭＯＳ論理レベルの選択信号ＹＡを入力とす
るレベル変換回路１の低電源として降圧電圧ＶＥＥＭの
他に外部電圧ＶＥＥを用い、レベル変換出力ＹＳの論理
レベルの低レベルをＶＥＥに拡大する。よって、次段の
センスアンプの差動アンプ部２１の定電流用ＭＯＳトラ
ンジスタＭ５のソース・ドレイン電圧が拡大し、動作マ
ージンが増大する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特にバイポーラトランジスタとＭＯＳトランジスタとを
用いて構成されたいわゆるＢｉ−ＭＯＳ構造のセンスア
ンプの動作レベルマージンの改良に関する。
特にバイポーラトランジスタとＭＯＳトランジスタとを
用いて構成されたいわゆるＢｉ−ＭＯＳ構造のセンスア
ンプの動作レベルマージンの改良に関する。
【０００２】
【従来の技術】ＭＯＳ電界効果型トランジスタを含む半
導体集積回路においては、微細化技術の進歩に伴って信
頼性確保が重要な課題となっており、その信頼性確保の
ために、ＭＯＳトランジスタに印加される電圧を外部電
圧よりも低くする必要が生じる。
導体集積回路においては、微細化技術の進歩に伴って信
頼性確保が重要な課題となっており、その信頼性確保の
ために、ＭＯＳトランジスタに印加される電圧を外部電
圧よりも低くする必要が生じる。
【０００３】この様な状況下において、半導体記憶回路
では、メモリセルからの読出しデータである微小電圧を
感度良く検出増幅するセンスアンプとして、バイポーラ
トランジスタとＭＯＳトランジスタとを混在して構成し
たいわゆるＢｉ−ＣＭＯＳ（コンプリメンタリＭＯＳ）
回路を用いたスティックＲＡＭがある。
では、メモリセルからの読出しデータである微小電圧を
感度良く検出増幅するセンスアンプとして、バイポーラ
トランジスタとＭＯＳトランジスタとを混在して構成し
たいわゆるＢｉ−ＣＭＯＳ（コンプリメンタリＭＯＳ）
回路を用いたスティックＲＡＭがある。
【０００４】図５はこの種のＢｉ−ＣＭＯＳ構成のセン
スアンプ及びその周辺部の回路例を示す図である。セン
スアンプとしては、差動アンプ部２１と、この差動アン
プ出力ＲＢ、ＲＢＢを入力とするカスケードアンプ部２
２とからなっている。
スアンプ及びその周辺部の回路例を示す図である。セン
スアンプとしては、差動アンプ部２１と、この差動アン
プ出力ＲＢ、ＲＢＢを入力とするカスケードアンプ部２
２とからなっている。
【０００５】差動アンプ部２１はエミッタ共通接続され
た１対のバイポーラトランジスタＱ２，Ｑ３と、このエ
ミッタ共通点にドレインが接続されソースに内部電源電
圧ＶＥＥＭが印加されたＭＯＳトランジスタＭ５とから
なる。このトランジスタＭ５は前段のレベル変換回路１
から生成されたセンスアンプ選択信号ＹＳによりオンオ
フ制御されることによって、差動対トランジスタＱ２，
Ｑ３の動作電流の活性制御をなす。
た１対のバイポーラトランジスタＱ２，Ｑ３と、このエ
ミッタ共通点にドレインが接続されソースに内部電源電
圧ＶＥＥＭが印加されたＭＯＳトランジスタＭ５とから
なる。このトランジスタＭ５は前段のレベル変換回路１
から生成されたセンスアンプ選択信号ＹＳによりオンオ
フ制御されることによって、差動対トランジスタＱ２，
Ｑ３の動作電流の活性制御をなす。
【０００６】差動対トランジスタＱ２，Ｑ３のベースに
は図示せぬメモリセルからの微小電圧ＳＩ，ＳＩＢが相
補的に印加され、各コレクタに接続された差動出力ライ
ンである一対のリードデータバースＲＢ，ＲＢＢへ導出
される。
は図示せぬメモリセルからの微小電圧ＳＩ，ＳＩＢが相
補的に印加され、各コレクタに接続された差動出力ライ
ンである一対のリードデータバースＲＢ，ＲＢＢへ導出
される。
【０００７】カスケードアンプ部２２は、この一対のリ
ードデータバスＲＢ，ＲＢＢを夫々エミッタ入力とする
バイポーラトランジスタＱ４，Ｑ５と、これ等トランジ
スタＱ５，Ｑ６のコレクタ負荷抵抗Ｒ１，Ｒ２と、トラ
ンジスタＱ５，Ｑ６の両ベースを、回路の最高電位Ｖｃ
ｃ（本例ではアース電位）からＰＮ接合の順方向電圧だ
け低い電圧に設定するダイオードＤ１とからなる。そし
て、抵抗Ｒ１，Ｒ２の各電圧降下分がセンスアンプ出力
ＳＯ，ＳＯＢとなっている。
ードデータバスＲＢ，ＲＢＢを夫々エミッタ入力とする
バイポーラトランジスタＱ４，Ｑ５と、これ等トランジ
スタＱ５，Ｑ６のコレクタ負荷抵抗Ｒ１，Ｒ２と、トラ
ンジスタＱ５，Ｑ６の両ベースを、回路の最高電位Ｖｃ
ｃ（本例ではアース電位）からＰＮ接合の順方向電圧だ
け低い電圧に設定するダイオードＤ１とからなる。そし
て、抵抗Ｒ１，Ｒ２の各電圧降下分がセンスアンプ出力
ＳＯ，ＳＯＢとなっている。
【０００８】レベル変換回路１は、図示せぬＭＯＳ論理
回路構成のアドレスデコーダから生成されたセンスアン
プ選択信号ＹＡを入力として、このＭＯＳ論理レベルの
選択信号ＹＡを、次段のＢｉ−ＭＯＳ構成の論理レベル
の選択信号ＹＳにレベル変換するものである。
回路構成のアドレスデコーダから生成されたセンスアン
プ選択信号ＹＡを入力として、このＭＯＳ論理レベルの
選択信号ＹＡを、次段のＢｉ−ＭＯＳ構成の論理レベル
の選択信号ＹＳにレベル変換するものである。
【０００９】このレベル変換回路１は、論理振幅が小な
るＭＯＳ論理レベル（デコーダ論理レベル）の選択信号
ＹＡを入力とするＣＭＯＳインバータ（トランジスタＭ
１，Ｍ２）と、このインバータ出力を入力とするＭＯＳ
トランジスタＭ３と、このＭＯＳトランジスタＭ３のオ
ンオフとは逆のオンオフを行うＭＯＳトランジスタＭ４
とを有し、トランジスタＭ４は選択信号ＹＡによりオン
オフされる。
るＭＯＳ論理レベル（デコーダ論理レベル）の選択信号
ＹＡを入力とするＣＭＯＳインバータ（トランジスタＭ
１，Ｍ２）と、このインバータ出力を入力とするＭＯＳ
トランジスタＭ３と、このＭＯＳトランジスタＭ３のオ
ンオフとは逆のオンオフを行うＭＯＳトランジスタＭ４
とを有し、トランジスタＭ４は選択信号ＹＡによりオン
オフされる。
【００１０】そして、インバータ（Ｍ１，Ｍ２）はＶＣ
ＣとＶＥＥＭとの電源にて動作し、トランジスタＭ３，
Ｍ４は内部電源ＶＢとＶＥＥＭとにより動作する。尚、
ＶＥＥＭは外部電源電圧ＶＥＥ（図６参照）を内部降圧
して生成した電圧であり、最初に述べた如く、信頼性確
保のためにＭＯＳトランジスタに印加する電圧を低くし
たものである。
ＣとＶＥＥＭとの電源にて動作し、トランジスタＭ３，
Ｍ４は内部電源ＶＢとＶＥＥＭとにより動作する。尚、
ＶＥＥＭは外部電源電圧ＶＥＥ（図６参照）を内部降圧
して生成した電圧であり、最初に述べた如く、信頼性確
保のためにＭＯＳトランジスタに印加する電圧を低くし
たものである。
【００１１】図６は図５に示した各回路の動作電源電圧
レベルとセンスアンプ選択のための選択信号の論理レベ
ルとの関係を示している。半導体記憶回路には、外部か
ら最高電位ＶＣＣと最低電位ＶＥＥとが供給されてお
り、ＶＥＥＭ発生回路３はこの外部電源からＭＯＳ論理
回路用の降圧電圧ＶＥＥＭを生成する。
レベルとセンスアンプ選択のための選択信号の論理レベ
ルとの関係を示している。半導体記憶回路には、外部か
ら最高電位ＶＣＣと最低電位ＶＥＥとが供給されてお
り、ＶＥＥＭ発生回路３はこの外部電源からＭＯＳ論理
回路用の降圧電圧ＶＥＥＭを生成する。
【００１２】ＶＢ発生回路４は外部電源からレベル変換
回路１やセンスアンプ２の動作電源電圧ＶＢを生成す
る。
回路１やセンスアンプ２の動作電源電圧ＶＢを生成す
る。
【００１３】デコーダ論理レベルを有する選択信号ＹＡ
はＭＯＳ論理回路（デコーダ）から生成されるものであ
るために、その論理レベルはハイ／ロウがＶＣＣ／ＶＥ
ＥＭとなる。この選択信号ＹＡは次段センスアンプ２
（Ｂｉ−ＭＯＳ差動アンプ部２１）の選択信号ＹＳとな
る必要があり、よって、レベル変換回路１によりハイ／
ロウがＶＢ／ＶＥＥＭに変換されて差動アンプ部２１の
トランジスタＭ５のゲート制御信号となり、トランジス
タＭ５のオンオフ制御が可能となるのである。
はＭＯＳ論理回路（デコーダ）から生成されるものであ
るために、その論理レベルはハイ／ロウがＶＣＣ／ＶＥ
ＥＭとなる。この選択信号ＹＡは次段センスアンプ２
（Ｂｉ−ＭＯＳ差動アンプ部２１）の選択信号ＹＳとな
る必要があり、よって、レベル変換回路１によりハイ／
ロウがＶＢ／ＶＥＥＭに変換されて差動アンプ部２１の
トランジスタＭ５のゲート制御信号となり、トランジス
タＭ５のオンオフ制御が可能となるのである。
【００１４】すなわち、センスアンプ選択時には、トラ
ンジスタＭ５のゲートにＶＢレベルが印加されて差動ア
ンプの定電流源が活性化され、一対のリードデータバス
ＲＢ，ＲＢＢに差動電流信号が出力される。
ンジスタＭ５のゲートにＶＢレベルが印加されて差動ア
ンプの定電流源が活性化され、一対のリードデータバス
ＲＢ，ＲＢＢに差動電流信号が出力される。
【００１５】非選択時には、トランジスタＭ５のゲート
にＶＥＥＭレベルが印加されてこのトランジスタＭ５は
完全にオフとなるために、この差動アンプ部２１は非活
性状態となり、一対のリードデータバスＲＢ，ＲＢＢに
並列接続されている他の差動アンプ部（図示せず）が選
択活性化されることになる。
にＶＥＥＭレベルが印加されてこのトランジスタＭ５は
完全にオフとなるために、この差動アンプ部２１は非活
性状態となり、一対のリードデータバスＲＢ，ＲＢＢに
並列接続されている他の差動アンプ部（図示せず）が選
択活性化されることになる。
【００１６】
【発明が解決しようとする課題】従来の図５，６に示し
た回路の内部電圧レベルの具体的数値例を図７の左側に
示す。本例では、ＶＣＣ＝０Ｖ，ＶＥＥ＝−４．５Ｖ，
ＶＥＥＭ＝−３．５Ｖとしている。この場合、差動アン
プ部２１の差動対トランジスタＱ２，Ｑ３のエミッタ共
通点の電圧はＶＣＣからＰＮ接合順方向電圧（Ｖｆ）に
して３段分必要となり、よって−３Ｖｆ＝−２．４Ｖと
なるため、定電流用ＭＯＳトランジスタＭ５のソースに
対するドレイン電圧ＶＤは、図７から明らかな如く、約
１Ｖしか確保できない。
た回路の内部電圧レベルの具体的数値例を図７の左側に
示す。本例では、ＶＣＣ＝０Ｖ，ＶＥＥ＝−４．５Ｖ，
ＶＥＥＭ＝−３．５Ｖとしている。この場合、差動アン
プ部２１の差動対トランジスタＱ２，Ｑ３のエミッタ共
通点の電圧はＶＣＣからＰＮ接合順方向電圧（Ｖｆ）に
して３段分必要となり、よって−３Ｖｆ＝−２．４Ｖと
なるため、定電流用ＭＯＳトランジスタＭ５のソースに
対するドレイン電圧ＶＤは、図７から明らかな如く、約
１Ｖしか確保できない。
【００１７】このＭＯＳトランジスタＭ５のドレイン電
流に比例してセンスアンプ出力の振幅が変化してしまう
ので、安定したセンス動作のためには、ＭＯＳトランジ
スタＭ５は飽和領域で使用する必要があるところ、従来
の回路では、前述した如く、ＶＤ＝１Ｖであるので、Ｍ
ＯＳトランジスタＭ５は飽和領域すれすれの部分で使用
されていることになって、ＶＥＥＭがわずかに変動した
だけで不安定領域に入ってしまうという欠点がある。
流に比例してセンスアンプ出力の振幅が変化してしまう
ので、安定したセンス動作のためには、ＭＯＳトランジ
スタＭ５は飽和領域で使用する必要があるところ、従来
の回路では、前述した如く、ＶＤ＝１Ｖであるので、Ｍ
ＯＳトランジスタＭ５は飽和領域すれすれの部分で使用
されていることになって、ＶＥＥＭがわずかに変動した
だけで不安定領域に入ってしまうという欠点がある。
【００１８】そこで、本発明はこの様な従来技術の欠点
を解消すべくなされたものであって、その目的とすると
ころは、センスアンプ活性制御用のＭＯＳトランジスタ
の動作領域を十分に飽和領域とする様にして、センスア
ンプの安定動作を確保しレベルマージンを拡大可能とし
た半導体記憶回路を提供することにある。
を解消すべくなされたものであって、その目的とすると
ころは、センスアンプ活性制御用のＭＯＳトランジスタ
の動作領域を十分に飽和領域とする様にして、センスア
ンプの安定動作を確保しレベルマージンを拡大可能とし
た半導体記憶回路を提供することにある。
【００１９】
【課題を解決するための手段】本発明によれば、メモリ
セルと、外部からの供給電源電圧を降圧して得られた降
圧電源電圧により動作しＭＯＳ論理レベルのセンスアン
プ選択信号を生成する手段と、前記メモリセルからの読
出し電圧を増幅する増幅用のバイポーラトランジスタ
と、前記センスアンプ選択信号に応じてオンオフ制御さ
れて前記バイポーラトランジスタへの動作電流の活性化
制御をなすＭＯＳトランジスタとを有するＢｉ−ＭＯＳ
構成のセンスアンプと、を含む半導体記憶回路であっ
て、前記ＭＯＳ論理レベルのセンスアンプ選択信号を、
前記外部電源電圧のレベルを用いてレベル変換するレベ
ル変換手段と、を含み、この変換後の選択信号をセンス
アンプ選択信号とすると共に前記センスアンプの電源電
圧として前記外部からの供給電源電圧を用いることを特
徴とする半導体記憶回路が得られる。
セルと、外部からの供給電源電圧を降圧して得られた降
圧電源電圧により動作しＭＯＳ論理レベルのセンスアン
プ選択信号を生成する手段と、前記メモリセルからの読
出し電圧を増幅する増幅用のバイポーラトランジスタ
と、前記センスアンプ選択信号に応じてオンオフ制御さ
れて前記バイポーラトランジスタへの動作電流の活性化
制御をなすＭＯＳトランジスタとを有するＢｉ−ＭＯＳ
構成のセンスアンプと、を含む半導体記憶回路であっ
て、前記ＭＯＳ論理レベルのセンスアンプ選択信号を、
前記外部電源電圧のレベルを用いてレベル変換するレベ
ル変換手段と、を含み、この変換後の選択信号をセンス
アンプ選択信号とすると共に前記センスアンプの電源電
圧として前記外部からの供給電源電圧を用いることを特
徴とする半導体記憶回路が得られる。
【００２０】
【実施例】以下、図面を用いて本発明の実施例について
詳述する。
詳述する。
【００２１】図１は本発明のシステムブロック図であ
り、図６と同等部分は同一符号にて示している。図にお
いて、図６と異なる部分について説明すると、ＭＯＳ論
理レベルのセンスアンプ選択信号ＹＡをレベル変換する
レベル変換回路１の低い方の電源電圧を、内部降圧電圧
ＶＥＥＭの他に外部電源電圧ＶＥＥとして、レベル変換
後の選択信号ＹＳの論理レベルのハイ／ロウをＶＢ／Ｖ
ＥＥとなる様にして、論理振幅を従来に比し拡大可能と
している。
り、図６と同等部分は同一符号にて示している。図にお
いて、図６と異なる部分について説明すると、ＭＯＳ論
理レベルのセンスアンプ選択信号ＹＡをレベル変換する
レベル変換回路１の低い方の電源電圧を、内部降圧電圧
ＶＥＥＭの他に外部電源電圧ＶＥＥとして、レベル変換
後の選択信号ＹＳの論理レベルのハイ／ロウをＶＢ／Ｖ
ＥＥとなる様にして、論理振幅を従来に比し拡大可能と
している。
【００２２】選択信号ＹＳの論理振幅が拡大したことに
よって、センスアンプ２の低い方の動作電源電圧を、同
様に外部電源電圧ＶＥＥとすることが可能となり、セン
スアンプの差動アンプ部２１内の定電流用ＭＯＳトラン
ジスタＭ５（図２参照）のソースに対するドレイン電圧
ＶＤを従来に比し更に１Ｖだけ多く確保できる様になる
のである。
よって、センスアンプ２の低い方の動作電源電圧を、同
様に外部電源電圧ＶＥＥとすることが可能となり、セン
スアンプの差動アンプ部２１内の定電流用ＭＯＳトラン
ジスタＭ５（図２参照）のソースに対するドレイン電圧
ＶＤを従来に比し更に１Ｖだけ多く確保できる様になる
のである。
【００２３】レベル変換回路１の低側電源電圧をＶＥＥ
に拡大するためには、このレベル変換回路１の内部回路
構成を変更する必要があり、図２にその一例を示してい
る。尚、図２において、図５と同等部分は同一符号によ
り示している。
に拡大するためには、このレベル変換回路１の内部回路
構成を変更する必要があり、図２にその一例を示してい
る。尚、図２において、図５と同等部分は同一符号によ
り示している。
【００２４】ＭＯＳ論理レベルのセンスアンプ選択信号
ＹＡは、ＭＯＳトランジスタＭ１，Ｍ２からなるＣＭＯ
Ｓインバータへ入力されている。このＣＭＯＳインバー
タはＶＣＣとＶＥＥＭにて動作するもので、ＭＯＳ論理
レベル（ハイ／ロウがＶＣＣ／ＶＥＥＭ）の選択信号Ｙ
Ａにより動作可能となっていることは従来と同じであ
る。このインバータ出力は、ソースを定電圧ＶＢとした
ＮＭＯＳトランジスタＭ３のゲート入力となる。
ＹＡは、ＭＯＳトランジスタＭ１，Ｍ２からなるＣＭＯ
Ｓインバータへ入力されている。このＣＭＯＳインバー
タはＶＣＣとＶＥＥＭにて動作するもので、ＭＯＳ論理
レベル（ハイ／ロウがＶＣＣ／ＶＥＥＭ）の選択信号Ｙ
Ａにより動作可能となっていることは従来と同じであ
る。このインバータ出力は、ソースを定電圧ＶＢとした
ＮＭＯＳトランジスタＭ３のゲート入力となる。
【００２５】また、ＭＯＳ論理レベルの選択信号ＹＡは
ＮＭＯＳトランジスタＭ４のゲート入力ともなってお
り、このトランジスタＭ４のソースはバイポーラトラン
ジスタＱ１のベースに、ドレインはコレクタに夫々接続
されている。トランジスタＱ１のエミッタには外部電源
電圧ＶＥＥが供給されており、そのコレクタはトランジ
スタＭ３のドレインに接続されると共にレベル変換出力
ＹＳが導出される。
ＮＭＯＳトランジスタＭ４のゲート入力ともなってお
り、このトランジスタＭ４のソースはバイポーラトラン
ジスタＱ１のベースに、ドレインはコレクタに夫々接続
されている。トランジスタＱ１のエミッタには外部電源
電圧ＶＥＥが供給されており、そのコレクタはトランジ
スタＭ３のドレインに接続されると共にレベル変換出力
ＹＳが導出される。
【００２６】そして、差動アンプ部２１の定電源用ＭＯ
ＳトランジスタＭ５のゲートにこのレベル変換後の選択
信号ＹＳが印加されており、このトランジスタＭ５のソ
ースには外部電源電圧ＶＥＥが降圧されることなくその
まま印加されている。
ＳトランジスタＭ５のゲートにこのレベル変換後の選択
信号ＹＳが印加されており、このトランジスタＭ５のソ
ースには外部電源電圧ＶＥＥが降圧されることなくその
まま印加されている。
【００２７】かかる構成において、センスアンプ選択信
号ＹＡの論理レベルは、ＭＯＳトランジスタの信頼性確
保のために、内部降圧電圧を用いて得られるレベルであ
って、ハイ／ロウがＶＣＣ／ＶＥＥＭであることは従来
と同じである。
号ＹＡの論理レベルは、ＭＯＳトランジスタの信頼性確
保のために、内部降圧電圧を用いて得られるレベルであ
って、ハイ／ロウがＶＣＣ／ＶＥＥＭであることは従来
と同じである。
【００２８】センスアンプ非選択時には、トランジスタ
Ｍ４はオンするために、トランジスタＱ１のベースに電
流が供給され、トランジスタＱ１もオンする。このと
き、Ｍ３はＣＭＯＳインバータの作用によりオフとなっ
ているので、レベル変換後の出力ＹＳは最低電位ＶＥＥ
まで引下げられることになる。
Ｍ４はオンするために、トランジスタＱ１のベースに電
流が供給され、トランジスタＱ１もオンする。このと
き、Ｍ３はＣＭＯＳインバータの作用によりオフとなっ
ているので、レベル変換後の出力ＹＳは最低電位ＶＥＥ
まで引下げられることになる。
【００２９】一方、センスアンプ選択時には、トランジ
スタＭ３はオンし、トランジスタＭ４はオフとなるため
に、トランジスタＱ１もオフとなって、信号ＹＳはＶＢ
レベルまで引上げられる。
スタＭ３はオンし、トランジスタＭ４はオフとなるため
に、トランジスタＱ１もオフとなって、信号ＹＳはＶＢ
レベルまで引上げられる。
【００３０】ここで、トランジスタＭ３，Ｍ４のオンす
る電圧は、ＭＯＳトランジスタの閾値電圧をＶＴＨとす
ると、 ＶＥＥ＋Ｖｆ＋ＶＴＨ＝ＶＥＥ＋１．８Ｖ となる。
る電圧は、ＭＯＳトランジスタの閾値電圧をＶＴＨとす
ると、 ＶＥＥ＋Ｖｆ＋ＶＴＨ＝ＶＥＥ＋１．８Ｖ となる。
【００３１】従って、選択信号ＹＡのロウ側のレベルＶ
ＥＥＭがこの（ＶＥＥ＋１．８Ｖ）以上でなければ、Ｍ
ＯＳトランジスタＭ３，Ｍ４をオンオフ制御することが
可能であり、よって図１の回路構成により、トランジス
タＭ３，Ｍ４，Ｑ１が全てオンとなることによって生ず
る貫通電流の発生なしに、論理動作が可能となることが
判る。
ＥＥＭがこの（ＶＥＥ＋１．８Ｖ）以上でなければ、Ｍ
ＯＳトランジスタＭ３，Ｍ４をオンオフ制御することが
可能であり、よって図１の回路構成により、トランジス
タＭ３，Ｍ４，Ｑ１が全てオンとなることによって生ず
る貫通電流の発生なしに、論理動作が可能となることが
判る。
【００３２】また、レベル変換後の信号ＹＳのハイレベ
ルへの引上げに、ＮＭＯＳトランジスタＭ３を用い、ロ
ーレベルへの引下げにバイポーラトランジスタＱ１を用
いているので、出力負荷駆動能力が高くなり、高速動作
が可能となる。
ルへの引上げに、ＮＭＯＳトランジスタＭ３を用い、ロ
ーレベルへの引下げにバイポーラトランジスタＱ１を用
いているので、出力負荷駆動能力が高くなり、高速動作
が可能となる。
【００３３】以上の構成とすることによって、差動アン
プ部２１の定電流源用ＭＯＳトランジスタＭ５のソース
対ドレイン電圧ＶＤが、図７の右側に示すレベル関係の
如く、従来の１Ｖに対して２Ｖと拡大可能となり、充分
なマージン（従来の２倍）を持って飽和領域での動作が
可能となるのである。
プ部２１の定電流源用ＭＯＳトランジスタＭ５のソース
対ドレイン電圧ＶＤが、図７の右側に示すレベル関係の
如く、従来の１Ｖに対して２Ｖと拡大可能となり、充分
なマージン（従来の２倍）を持って飽和領域での動作が
可能となるのである。
【００３４】図３（Ａ），（Ｂ）は本発明のレベル変換
回路１の他の例を示す図である。
回路１の他の例を示す図である。
【００３５】図３（Ａ）のレベル変換回路は、この回路
自身に論理機能を兼ね備えたものであり、本例では、２
つの入力ＹＡ，ＹＢの２入力ノア（ＮＯＲ）型論理機能
を有する場合である。
自身に論理機能を兼ね備えたものであり、本例では、２
つの入力ＹＡ，ＹＢの２入力ノア（ＮＯＲ）型論理機能
を有する場合である。
【００３６】ＰＭＯＳトランジスタＭ１Ａ，Ｍ１Ｂを直
列接続して設け、ＮＭＯＳトランジスタＭ２Ａ，Ｍ２Ｂ
及びＭ４Ａ，Ｍ４Ｂを並列接続して設けている。この回
路では、出力ＹＳの引下げ、引上げ用トランジスタのオ
ン／オフ電圧条件は図２の例と同一である。この論理機
能の追加により、前段までのＭＯＳ論理回路を簡単化で
き、全体の論理ゲートの段数削減及び選択速度の向上が
図れることになる。
列接続して設け、ＮＭＯＳトランジスタＭ２Ａ，Ｍ２Ｂ
及びＭ４Ａ，Ｍ４Ｂを並列接続して設けている。この回
路では、出力ＹＳの引下げ、引上げ用トランジスタのオ
ン／オフ電圧条件は図２の例と同一である。この論理機
能の追加により、前段までのＭＯＳ論理回路を簡単化で
き、全体の論理ゲートの段数削減及び選択速度の向上が
図れることになる。
【００３７】ナンド（ＮＡＮＤ）機能を持たせるには、
入力数に応じてＰＭＯＳトランジスタを並列とし、ＮＭ
ＯＳトランジスタを直列に接続すれば良いことは明白で
ある。
入力数に応じてＰＭＯＳトランジスタを並列とし、ＮＭ
ＯＳトランジスタを直列に接続すれば良いことは明白で
ある。
【００３８】図２及び図３（Ａ）の各回路はレベル変換
回路の素子数増加を伴うものである。図３（Ｂ）を用い
て説明する例では、この点に着目している。すなわち、
引上げ用ＭＯＳトランジスタにＰＭＯＳトランジスタを
使用しているため、入力信号ＹＡの反転信号を作る必要
がなく、直接トランジスタＭ３のゲートに入力してい
る。引下げ用の素子は図２の例と同じで、トランジスタ
Ｍ４とトランジスタＱ１との組合わせにて実現してい
る。
回路の素子数増加を伴うものである。図３（Ｂ）を用い
て説明する例では、この点に着目している。すなわち、
引上げ用ＭＯＳトランジスタにＰＭＯＳトランジスタを
使用しているため、入力信号ＹＡの反転信号を作る必要
がなく、直接トランジスタＭ３のゲートに入力してい
る。引下げ用の素子は図２の例と同じで、トランジスタ
Ｍ４とトランジスタＱ１との組合わせにて実現してい
る。
【００３９】出力ＹＳの引上げ動作はトランジスタＭ３
のオンにて行われるが、このオン条件は、ＹＡ［ロウ］
−ＶＢがトランジスタＭ３のしきい値ＶＴＨより大きい
必要がある。通常はこの条件は満足できるため、従来例
より少ないわずか３素子にて実現可能となっている。
のオンにて行われるが、このオン条件は、ＹＡ［ロウ］
−ＶＢがトランジスタＭ３のしきい値ＶＴＨより大きい
必要がある。通常はこの条件は満足できるため、従来例
より少ないわずか３素子にて実現可能となっている。
【００４０】センスアンプ回路を複数個並べ、アレイ上
にレイアウトするのが一般的な半導体記憶回路において
は、チップ面積の削減に効果がある。
にレイアウトするのが一般的な半導体記憶回路において
は、チップ面積の削減に効果がある。
【００４１】さらにその他の影響について図４を用いて
説明する。代表的な多ビット出力のスタティックＲＡＭ
における各回路ブロックの電源供給関係と消費電流割合
を表している。本発明のセンスアンプ回路構成は内部降
圧回路によるＶＥＥＭ電源を使用しないため、この約２
０％分の電流負荷がＶＥＥＭから減らされることにな
る。つまり、内部降圧回路の制御電流量で比較すると３
０％以上削減がされるため、内部降圧回路やＶＥＥＭ安
定化用コンデンサ素子のサイズを削減することができ
る。
説明する。代表的な多ビット出力のスタティックＲＡＭ
における各回路ブロックの電源供給関係と消費電流割合
を表している。本発明のセンスアンプ回路構成は内部降
圧回路によるＶＥＥＭ電源を使用しないため、この約２
０％分の電流負荷がＶＥＥＭから減らされることにな
る。つまり、内部降圧回路の制御電流量で比較すると３
０％以上削減がされるため、内部降圧回路やＶＥＥＭ安
定化用コンデンサ素子のサイズを削減することができ
る。
【００４２】
【発明の効果】以上説明してきたように本発明の半導体
記憶回路は、内部降圧電源使用時にもセンスアンプ回路
のＭＯＳトランジスタ定電流源の電源には、最低電位の
ＶＥＥを使用している。このため従来の内部降圧電源使
用に比べドレイン電圧にして約２倍のレベルマージンが
確保できる。そして、ばらつきを考慮しても飽和領域で
の安定動作が可能となる。さらに、内部降圧回路の制御
電流量を３０％以上削減できるため、これらの回路規模
の縮小が可能となる。
記憶回路は、内部降圧電源使用時にもセンスアンプ回路
のＭＯＳトランジスタ定電流源の電源には、最低電位の
ＶＥＥを使用している。このため従来の内部降圧電源使
用に比べドレイン電圧にして約２倍のレベルマージンが
確保できる。そして、ばらつきを考慮しても飽和領域で
の安定動作が可能となる。さらに、内部降圧回路の制御
電流量を３０％以上削減できるため、これらの回路規模
の縮小が可能となる。
【００４３】また、内部降圧電源使用の内部論理レベル
から定電流ＭＯＳ用の選択レベルに変換する回路をゲー
ト１段にて可能とした。この回路はＮＭＯＳおよびバイ
ポーラトランジスタを駆動素子としているため高速動作
が可能であり、貫通電流を発生することも無い。さら
に、ＭＯＳトランジスタの組合わせにて、論理機能を兼
ねさせることや素子数を僅か３素子にて実現することも
可能となる。
から定電流ＭＯＳ用の選択レベルに変換する回路をゲー
ト１段にて可能とした。この回路はＮＭＯＳおよびバイ
ポーラトランジスタを駆動素子としているため高速動作
が可能であり、貫通電流を発生することも無い。さら
に、ＭＯＳトランジスタの組合わせにて、論理機能を兼
ねさせることや素子数を僅か３素子にて実現することも
可能となる。
【図１】本発明の実施例のブロック図である。
【図２】レベル変換回路及びセンスアンプの一例を示す
図である。
図である。
【図３】レベル変換回路の他の例を夫々示す図である。
【図４】代表的なスタティックＲＡＭの各ブロックの電
源電圧関係と電流配分を示す図である。
源電圧関係と電流配分を示す図である。
【図５】従来のレベル変換回路及びセンスアンプの一例
を示す図である。
を示す図である。
【図６】従来の半導体記憶回路のブロック図である。
【図７】センスアンプ入力信号及びデコーダ論理信号の
関係を、従来と本発明とで対比して示す電圧関係図であ
る。
関係を、従来と本発明とで対比して示す電圧関係図であ
る。
ＶＣＣ 最高電源電圧 ＶＢ 内部定電圧 ＶＥＥＭ 内部降圧電圧 ＶＥＥ 最低電源電圧 １ レベル変換回路 ２ センスアンプ ３ ＶＥＥ発生回路 ４ ＶＢ発生回路 ２１ 差動アンプ部 ２２ カスケードアンプ部
Claims (5)
- 【請求項１】 メモリセルと、 外部からの供給電源電圧を降圧して得られた降圧電源電
圧により動作しＭＯＳ論理レベルのセンスアンプ選択信
号を生成する手段と、 前記メモリセルからの読出し電圧を増幅する増幅用のバ
イポーラトランジスタと、前記センスアンプ選択信号に
応じてオンオフ制御されて前記バイポーラトランジスタ
への動作電流の活性化制御をなすＭＯＳトランジスタと
を有するＢｉ−ＭＯＳ構成のセンスアンプと、 を含む半導体記憶回路であって、 前記ＭＯＳ論理レベルのセンスアンプ選択信号を、前記
外部電源電圧のレベルを用いてレベル変換するレベル変
換手段と、 を含み、この変換後の選択信号をセンスアンプ選択信号
とすると共に前記センスアンプの電源電圧として前記外
部からの供給電源電圧を用いることを特徴とする半導体
記憶回路。 - 【請求項２】 前記レベル変換手段は、 前記のＭＯＳ論理レベルのセンスアンプ選択信号により
オンオフ制御される第１のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタのソース及びドレインに
夫々ベース及びコレクタが接続され、エミッタに前記外
部からの供給電源電圧が印加されたバイポーラトランジ
スタと、 前記第１のＭＯＳトランジスタのオンオフ動作に対して
逆のオンオフ動作を行い、オン動作時に前記バイポーラ
トランジスタのコレクタ出力に対して所定電位レベルを
導出するスイッチング手段と、 を有し、前記コレクタ出力を前記レベル変換出力とする
ことを特徴とする請求項１記載の半導体記憶回路。 - 【請求項３】 前記スイッチング手段は、前記第１のＭ
ＯＳトランジスタとは逆導電型でかつ前記ＭＯＳ論理レ
ベルのセンスアンプ選択信号によりオンオフ制御され、
前記所定電位と前記コレクタとの間に設けられた第２の
ＭＯＳトランジスタからなることを特徴とする請求項２
記載の半導体記憶回路。 - 【請求項４】 前記スイッチング手段は、前記降圧電源
電圧により動作し、前記ＭＯＳ論理レベルのセンスアン
プ選択信号を入力とするＣＭＯＳインバータと、このイ
ンバータ出力によりオンオフ制御され前記所定電位と前
記コレクタとの間に設けられかつ前記第１のＭＯＳトラ
ンジスタとは同一導電型の第３のＭＯＳトランジスタと
からなることを特徴とする請求項２記載の半導体記憶回
路。 - 【請求項５】 前記ＭＯＳ論理レベルのセンスアンプ選
択信号はｎ本（ｎは２以上の整数）生成されており、前
記レベル変換手段を構成するＭＯＳトランジスタが夫々
並列または直列にｎ個接続されることにより、前記レベ
ル変換手段は前記ｎ本のＭＯＳ論理レベルのセンスアン
プ選択信号のノア論理、ナンド論理機能を有するよう構
成されていることを特徴とする請求項２〜４記載のいず
れかの半導体記憶回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5268198A JPH0798985A (ja) | 1993-09-29 | 1993-09-29 | 半導体記憶回路 |
| US08/311,869 US5550778A (en) | 1993-09-29 | 1994-09-26 | Semiconductor integrated circuit device implemented by bipolar and field effect transistors and having stable sense amplifier |
| DE69421491T DE69421491T2 (de) | 1993-09-29 | 1994-09-27 | Mit Bipolar- und Feldeffekt-Transistoren implementierte integrierte Halbleiterschaltung mit einem stabilen Abfühlverstärker |
| EP94115196A EP0646929B1 (en) | 1993-09-29 | 1994-09-27 | Semiconductor integrated circuit device implemented by bipolar and field effect transistors and having stable sense amplifier |
| KR1019940024722A KR0137711B1 (ko) | 1993-09-29 | 1994-09-29 | 바이폴라 및 전계 효과 트랜지스터에 의해 구현되고 안정된 감지 증폭기를 갖는 반도체 집적 회로 소자 |
| US08/528,556 US5577002A (en) | 1993-09-29 | 1995-09-15 | Semiconductor integrated circuit device implemented by bipolar and field effect transistors and having stable sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5268198A JPH0798985A (ja) | 1993-09-29 | 1993-09-29 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0798985A true JPH0798985A (ja) | 1995-04-11 |
Family
ID=17455291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5268198A Pending JPH0798985A (ja) | 1993-09-29 | 1993-09-29 | 半導体記憶回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5550778A (ja) |
| EP (1) | EP0646929B1 (ja) |
| JP (1) | JPH0798985A (ja) |
| KR (1) | KR0137711B1 (ja) |
| DE (1) | DE69421491T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19957323C1 (de) * | 1998-05-22 | 2001-01-25 | Hitachi Powdered Metals | Sinterlegierung mit besserer Abriebbeständigkeit und Verfahren zu ihrer Herstellung |
| US7572312B2 (en) | 2005-06-13 | 2009-08-11 | Hitachi Powdered Metals Co., Ltd. | Sintered valve seat and production method therefor |
| US7892481B2 (en) | 2005-10-12 | 2011-02-22 | Hitachi Powdered Metals Co., Ltd. | Manufacturing method for wear resistant sintered member, sintered valve seat, and manufacturing method therefor |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945085A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体メモリ |
| TW326535B (en) * | 1995-08-08 | 1998-02-11 | Hitachi Ltd | Semiconductor memory device and read-out circuit |
| JP3031298B2 (ja) * | 1997-06-18 | 2000-04-10 | 日本電気株式会社 | 電流検出型センスアンプ |
| US5949725A (en) * | 1997-08-20 | 1999-09-07 | Micron Technology, Inc. | Method and apparatus for reprogramming a supervoltage circuit |
| FI105993B (fi) * | 1997-08-20 | 2000-10-31 | Nokia Mobile Phones Ltd | Menetelmä ja järjestelmä radiotiedonsiirtoverkon hallitsemiseksi ja radioverkko-ohjain |
| US6496027B1 (en) * | 1997-08-21 | 2002-12-17 | Micron Technology, Inc. | System for testing integrated circuit devices |
| DE10051613C2 (de) * | 2000-10-18 | 2002-10-24 | Infineon Technologies Ag | Schaltungsanordnung zur Generierung von Leseverstärker-Steuersignalen |
| KR100750100B1 (ko) * | 2001-06-13 | 2007-08-17 | 삼성전자주식회사 | 아날로그/디지털 변환기를 구비한 영상처리장치 |
| DE10145556C2 (de) * | 2001-09-14 | 2003-10-30 | Infineon Technologies Ag | Bewerter für Halbleiterspeicher |
| DE102004053486B4 (de) * | 2004-11-05 | 2011-06-22 | Qimonda AG, 81739 | Integrierter Halbleiterspeicher und Verfahren zum Betreiben eines integrierten Halbleiterspeichers |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6221323A (ja) * | 1985-07-22 | 1987-01-29 | Hitachi Ltd | 半導体記憶装置 |
| JPH03205692A (ja) * | 1990-01-08 | 1991-09-09 | Hitachi Ltd | 半導体メモリ |
| JPH04103094A (ja) * | 1990-08-22 | 1992-04-06 | Nec Corp | 半導体記憶回路 |
| JPH04339397A (ja) * | 1991-05-15 | 1992-11-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2530821B2 (ja) * | 1985-07-01 | 1996-09-04 | 日本電気株式会社 | 半導体メモリ |
| JP2598412B2 (ja) * | 1987-07-10 | 1997-04-09 | 株式会社日立製作所 | 半導体記憶装置 |
| US5229967A (en) * | 1990-09-04 | 1993-07-20 | Nogle Scott G | BICMOS sense circuit for sensing data during a read cycle of a memory |
| US5257227A (en) * | 1991-01-11 | 1993-10-26 | International Business Machines Corp. | Bipolar FET read-write circuit for memory |
| JP3068389B2 (ja) * | 1993-09-29 | 2000-07-24 | 日本電気株式会社 | 半導体記憶装置 |
-
1993
- 1993-09-29 JP JP5268198A patent/JPH0798985A/ja active Pending
-
1994
- 1994-09-26 US US08/311,869 patent/US5550778A/en not_active Expired - Fee Related
- 1994-09-27 EP EP94115196A patent/EP0646929B1/en not_active Expired - Lifetime
- 1994-09-27 DE DE69421491T patent/DE69421491T2/de not_active Expired - Fee Related
- 1994-09-29 KR KR1019940024722A patent/KR0137711B1/ko not_active IP Right Cessation
-
1995
- 1995-09-15 US US08/528,556 patent/US5577002A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6221323A (ja) * | 1985-07-22 | 1987-01-29 | Hitachi Ltd | 半導体記憶装置 |
| JPH03205692A (ja) * | 1990-01-08 | 1991-09-09 | Hitachi Ltd | 半導体メモリ |
| JPH04103094A (ja) * | 1990-08-22 | 1992-04-06 | Nec Corp | 半導体記憶回路 |
| JPH04339397A (ja) * | 1991-05-15 | 1992-11-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19957323C1 (de) * | 1998-05-22 | 2001-01-25 | Hitachi Powdered Metals | Sinterlegierung mit besserer Abriebbeständigkeit und Verfahren zu ihrer Herstellung |
| US7572312B2 (en) | 2005-06-13 | 2009-08-11 | Hitachi Powdered Metals Co., Ltd. | Sintered valve seat and production method therefor |
| US7892481B2 (en) | 2005-10-12 | 2011-02-22 | Hitachi Powdered Metals Co., Ltd. | Manufacturing method for wear resistant sintered member, sintered valve seat, and manufacturing method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0646929A2 (en) | 1995-04-05 |
| KR0137711B1 (ko) | 1998-06-01 |
| EP0646929A3 (en) | 1995-11-29 |
| US5577002A (en) | 1996-11-19 |
| KR950010063A (ko) | 1995-04-26 |
| EP0646929B1 (en) | 1999-11-03 |
| DE69421491D1 (de) | 1999-12-09 |
| DE69421491T2 (de) | 2000-03-23 |
| US5550778A (en) | 1996-08-27 |
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